JPH088988A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 クロック信号の位相を位相差分信号の位相に
高速に引込み、引込んだ後のクロック信号を安定化させ
る。 【構成】 受信信号６が所定位置の検出軸をクロスした
タイミングを検出する検出軸の値が異なっている複数の
検出軸交差検出手段７０１、７０２と、検出タイミング
に基づいて受信信号６の変化軌跡を判別分類し分類結果
に応じたタイミング調整信号を出力する軌跡分類手段７
１０と、タイミング調整信号により補正してクロック再
生用信号とするタイミング制御手段７０７とを備えたク
ロック再生用信号発生回路７１Ａと、内部クロック信号
の位相が受信信号６のクロック位相と逆位相のときは送
受信周波数のずれの最大値で決まるクロック再生用信号
のジッタの２倍又はそれ以上とする位相角で位相修正を
行うＤＰＬＬ７２とにより構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、π／４シフトＱＰＳＫ
信号の遅延検波回路内に設けられているクロック発生回
路に関するものである。

【０００２】

【従来の技術】デジタル移動通信用デジタル変調方式と
しては、各種のものが提案されているが、ここでは、一
例として、１シンボル期間毎に位相軸をπ／４だけシフ
トさせながら変調を行なうπ／４シフトＱＰＳＫ方式が
採用されている（文献１）。また、復調構成の小型化や
低消費電力化を実現できるπ／４シフトＱＰＳＫ方式の
遅延検波回路も提案されている（例えば文献２）。

【０００３】文献１『赤岩芳彦、永田善紀共著、「ディ
ジタル移動通信用線形変調方式の提案」、昭和６０年電
子通信学会総合全国大会、Ｎｏ．２３８４』 文献２『信田仁、須田勉、占部健三共著、「ディジタル
コードレス電話用π／４シフトＱＰＳＫ遅延検波回
路」、１９９２年電子情報通信学会春季大会、Ｎｏ．Ｂ
−３４４』 図７において、入力端子１には、π／４シフトＱＰＳＫ
で変調された搬送波（変調波）が入力される。そして、
この変調波は、瞬時位相検出回路３に与えられる。例え
ば、この変調波周波数として、１．２ＭＨｚ等の受信機
中間周波が用いられる。発振器２は、キャリアを発生し
て瞬時位相検出回路３に与える。ここで、キャリアは、
入力端子１に入力された変調波の周波数にほぼ等しい周
波数を有している。

【０００４】例えば、瞬時位相検出回路３は、イクスク
ルーシブオア回路やＤ型フリップフロップ回路等の位相
検出回路とアナログローパスフィルタとアナログ／デジ
タル変換器とを有している（文献２参照）。そして、瞬
時位相検出回路３は変調波と発振器２のキャリアとの瞬
時位相差を計算し、デジタルデータ（瞬時位相信号）４
を位相差計算回路５に与える。ここで、アナログローパ
スフィルタ及びアナログ／デジタル変換器の代わりに、
特公平１−３８２４４号公報に開示された移動平均検出
装置を用いた瞬時位相検出回路３も存在する。

【０００５】位相差分計算回路５は、ベースバンド遅延
検波を行なうものであり、入力された瞬時位相信号４
と、１シンボル時間だけ遅延された瞬時位相信号４とを
減算してデジタルデータ（位相差分信号）６を得る。

【０００６】クロック再生回路７は、位相差分信号６に
基づいて、タイミングクロック信号を再生する。データ
再生回路８は、クロック信号に同期して位相差分信号６
を処理してデータを判定するものである。再生されたク
ロック信号及びデータはそれぞれ出力端子９及び１０を
介して次段の回路に与えられる。

【０００７】図８（Ａ）は、位相差分信号６をデジタル
／アナログ変換した後、オシロスコープに表したアイパ
タンを示すものである。

【０００８】クロック再生回路７は、図９に示すよう
に、クロック再生用信号発生回路７１及びデジタルフェ
ーズロックトループ（以下、ＤＰＬＬと略称する）７２
から構成されている。そして、クロック再生回路７は、
アイパタンの目の開いたタイミングＴｎにおいてタイミ
ングクロック信号を再生する。再生されたタイミングク
ロック信号は、データ再生回路８がデータ判定を行うた
めに用いられる。

【０００９】クロック再生用信号発生回路７１は、マグ
ニチュードコンパレータ７１１及びレベル設定回路７１
２から構成されている。レベル設定回路７１２は検出レ
ベル（検出軸）、例えば位相差分０に対応したレベル１
（図８（Ａ）参照）を設定している。マグニチュードコ
ンパレータ７１１は、位相差分信号６がこの検出レベル
を横切った瞬間にパルス（図８（Ｂ）参照）を発生す
る。それにより、クロック再生用信号発生回路７１は、
位相差分信号６からクロック再生用信号を抽出する。Ｄ
ＰＬＬ７２は、クロック再生用信号発生回路７１より与
えられたクロック再生用信号とクロック信号の位相を合
わせる。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
クロック再生回路７では、クロック信号を良好に再生で
きない場合も生じていた。

【００１１】図１０は、バースト的に送信されてくる伝
送信号の構成例を示すものである。伝送信号の頭の部分
には、例えばパタン「１００１」が繰返されたクロック
信号の再生用のプレアンブルと呼ばれるビットパタンが
挿入されており、次に、データの頭を示す特定パタンで
なるＵＷが挿入されており、その後にデータ本体が挿入
されている。従って、当然に、プレアンブル期間でクロ
ック信号の位相を位相差分信号６の位相に引込み、安定
化させておくことが求められる。プレアンブル期間で
は、位相差分信号６は、図８（Ａ）に太線で示す軌跡を
たどり、位相差分信号６がレベル１の検出レベルを横切
ると、クロック再生用信号発生回路７１から図８（Ｂ）
に示すようなクロック再生用信号が出力される。

【００１２】しかし、クロック再生用信号は、図８
（Ｂ）に示すように、ジッタ±δを伴っており、ＤＰＬ
Ｌ７２によって再生されたクロック信号が位相差分信号
の位相と１８０°だけ異なっている場合にはいわゆるデ
ッドロックの状態になって良好に再生できないという問
題が生じる。

【００１３】デッドロック状態の問題については、特開
平４−３３２２３１号公報に詳述されており、また、こ
の特開平４−３３２２３１号公報は、このデッドロック
状態の問題を解決できるクロック再生方式も開示してい
る。すなわち、クロック再生用信号とＤＰＬＬ７２によ
って再生されたクロック信号との位相差が所定位相角よ
り大きいときには、ジッタδの２倍の値２δを位相検出
１回に対する位相制御量にすることで、デッドロック状
態の問題を解決できることを開示している。

【００１４】しかしながら、クロック再生用信号発生回
路７１から出力されたクロック再生用信号が有するジッ
タδの値は４０°近くに達しており、この２倍の値２δ
（約８０°）は位相制御量としては大きすぎて特開平４
−３３２２３１号公報に開示のクロック再生方式を常に
適用することができない。言い換えると、従来のクロッ
ク再生用信号発生回路７１から出力されたクロック再生
用信号をＤＰＬＬ７２に与えてクロック再生した場合に
は、デッドロック状態となる恐れが残っている。

【００１５】ところで、クロック再生用信号の形成を次
のように行なうことも考えられている。すなわち、プレ
アンブル期間では、検出レベルを、位相差分π／４に対
応する図８（Ａ）に示すレベル２に設定してクロック再
生用信号を発生させる。このようにすれば、マグニチュ
ードコンパレータ７１１から、ジッタδがほぼ０のクロ
ック再生用信号が得られ、ＤＰＬＬ７２を動作させるの
に好都合となる。

【００１６】しかしながら、プレアンブル期間が終了し
た後もレベル設定をレベル２（π／４）にしておくと、
ジッタδがほぼ０のクロック再生用信号（パルス）の発
生確率が低くなってクロック信号の位相制御を良好に行
なうことができなくなる。図８（Ａ）に示すように、ジ
ッタδがほぼ０のとなる軌跡は、全１６通りのうちの２
通りしかなく、レベル２のレベル設定が不適当というこ
とができる。

【００１７】そこで、プレアンブル期間が終了したら図
８（Ａ）のレベル１に設定した方が良く、このようにす
ればジッタδがほぼ０となる軌跡は１６通り中の４通り
となり、クロック信号の再生をより良好にできる。

【００１８】しかしながら、この方法では、今受信して
いるデータがプレアンブルか他のＵＷやデータ本体なの
かを判別する必要がある（図１０参照）。実際上、デー
タ種別を判別することはかなり難しく、外部のマイクロ
プロセッサ等のインテリジェントな回路の助けが必要と
なり、単純な回路構成では実現することが不可能であ
る。外部のマイクロプロセッサは、他の処理機能を実現
することに忙しく、実際上、データ種別の区別処理を行
なうことが困難であり、その結果、上述したデータ種別
に応じて設定レベルを切り替える方法を適用することは
困難になっているという問題点があった。

【００１９】本発明は、以上の点を考慮してなされたも
のであり、ＤＰＬＬがクロック信号を引込み時及び引込
み後においても良好に再生できるようなクロック再生用
信号を発生するクロック再生用信号発生回路を提供しよ
うとしたものである。

【００２０】更に、送信機と受信機との間でお互いに周
波数のずれが生じることによりクロック再生用信号にジ
ッタが生じた場合にも、支障なく動作ができるクロック
再生回路を提供しようとするものである。

【００２１】

【課題を解決するための手段】本発明のクロック再生回
路は、ディジタルデータで変調された受信信号からクロ
ック再生用の位相信号を発生して出力するクロック再生
用信号発生回路において、受信信号が所定位置の検出軸
をクロスしたタイミングを検出する検出軸の値が異なっ
ている複数の検出軸交差検出手段と、各検出軸交差検出
手段による検出タイミングに基づいて受信信号の変化軌
跡を判別分類しこの分類結果に応じたタイミング調整信
号を出力する軌跡分類手段と、タイミング調整信号が指
示するいずれかの上記検出軸交差検出手段による検出タ
イミングをタイミング調整信号が指示する時間だけ補正
してクロック再生用の位相信号とするタイミング制御手
段とを備えたことを特徴とするクロック再生用信号発生
回路と、内部クロック信号の位相が受信信号のクロック
位相と逆位相になっていることが検出タイミング判定時
間内に判明したときは１回の位相修正として送受信周波
数のずれの最大値で決まるクロック再生用信号のジッタ
の２倍又はそれ以上とする位相角で位相修正を行うＤＰ
ＬＬとにより構成される。

【００２２】

【作用】本発明のクロック再生用信号発生回路におい
て、複数の検出軸交差検出手段はそれぞれ、入力された
位相差分信号が自己に設定されている所定値の検出軸を
クロスしたタイミングを検出し、検出タイミングを軌跡
分類手段に通知する。軌跡分類手段は、各検出軸交差検
出手段による検出タイミングに基づいて、位相差分信号
の変化軌跡を判別分類し、この分類結果に応じたタイミ
ング調整信号をタイミング制御手段に出力する。タイミ
ング制御手段は、タイミング調整信号が指示するいずれ
かの検出軸交差検出手段による検出タイミングを、タイ
ミング調整信号が指示する時間だけ補正して、クロック
再生用の位相信号としてＤＰＬＬに与える。

【００２３】更に、再生されたクロック信号の位相とク
ロック再生用の位相信号の位相との誤差が一定値以下と
なったことを検出する位相差判定手段を設け、軌跡分類
手段が、位相差判定手段が検出動作したときに、いずれ
か１個の上記検出軸交差検出手段による検出タイミング
だけを用いて処理するようにすれば、クロック信号の位
相を位相差分信号の位相に高速に引込むことができると
共に、引込んだ後のクロック信号の一段の安定化を実現
することができるようになる。

【００２４】

【実施例】以下、本発明のクロック発生回路の第１の実
施例を図面を用いて説明する。図１は、本発明の第１の
実施例の詳細構成を示すブロック図である。

【００２５】第１の実施例のクロック発生回路７Ａは、
クロック再生用信号発生回路７１Ａと、ＤＰＬＬ７２
と、制御回路７３とにより構成されている。

【００２６】初めに、クロック再生用信号発生回路７１
Ａについて説明する。クロック再生用信号発生回路７１
Ａは、マグニチュードコンパレータ７０１、７０３と、
レベル設定回路７０２、７０４と、軌跡分類回路７１０
と、タイミング制御回路７０７とにより構成されてい
る。軌跡分類回路７１０は、タイマ回路７０５と、判定
回路７０６とにより構成されている。ここで、マグニチ
ュードコンパレータ７０１はレベル設定回路７０２と対
応して設けられ、マグニチュードコンパレータ７０３は
レベル設定回路７０４と対応して設けられている（図３
（Ａ）参照）。

【００２７】レベル設定回路７０２、７０４には、検出
レベル（検出値）があらかじめ設定されている。ここ
で、レベル設定回路７０２には位相差分０に対応したレ
ベル１が検出レベルとして設定され、レベル設定回路７
０４には位相差分π／２に対応したレベル０が検出レベ
ルとして設定されている。

【００２８】マグニチュードコンパレータ７０１は、位
相差分信号６とレベル１を与えられる。そして、マグニ
チュードコンパレータ７０１は、与えられた位相差分信
号６が与えられたレベル１を横切ったときに瞬時的なパ
ルスを発生する（以下、マグニチュードコンパレータ７
０１が発生するパルスをレベル１クロスパルスと略称す
る）。同様に、マグニチュードコンパレータ７０３は、
位相差分信号６とレベル０を与えられる。そして、マグ
ニチュードコンパレータ７０３は、与えられた位相差分
信号６が与えられたレベル０を横切ったときに瞬時的な
パルスを発生する（以下、マグニチュードコンパレータ
７０３が発生するパルスをレベル０クロスパルスと略称
する）。

【００２９】そして、マグニチュードコンパレータ７０
１、７０３は、各々発生したパルスを軌跡分類回路７１
０及びタイミング制御回路７０７に与える。

【００３０】タイマ回路７０５と判定回路７０６とによ
り構成される軌跡分類回路７１０は、タイミング制御回
路７０７に与えるタイミング調整信号を形成する。タイ
マ回路７０５は、レベル１クロスパルス及びレベル０ク
ロスパルスを与えられる。そして、タイマ回路７０５
は、各パルスの与えられた時からカウントの開始又はリ
セットを行う。そして、タイマ回路７０５は、カウント
値を判定回路７０６に与える。判定回路７０６は、与え
られたカウント値に基づいて位相差分信号の変化軌跡を
推定し、タイミング制御回路７０７に与えるタイミング
調整信号を形成する。

【００３１】タイミング制御回路７０７は、タイミング
調整信号とレベル１クロスパルス及びレベル０クロスパ
ルスを与えられる。そして、タイミング制御回路７０７
は、与えられたタイミング調整信号に従ってクロック再
生用信号となるパルス（位相信号）を発生する。ここ
で、クロック再生用信号となるパルスは、レベル１クロ
スパルス又はレベル０クロスパルスが与えられた時から
所定時間経過した後に発生される。

【００３２】次に、第１の実施例のクロック再生用信号
発生回路７１Ａの動作を説明すると共に、この動作説明
を通じて、タイマ回路７０５、判定回路７０６及びタイ
ミング制御回路７０７の機能を明らかにする。

【００３３】バースト信号は、上述した図１０に示すよ
うに、頭の部分に「１００１」を繰返したプレアンブル
パタンが位置し、次に、データの先頭を示す「ＵＷ」が
位置し、その後にデータ本体が位置する。クロック再生
回路７Ａは、プレアンブルパタンが送られてきている期
間に、クロック信号の位相を入力信号の位相に合わせる
必要がある。

【００３４】クロック再生用信号発生回路７１Ａは、レ
ベル０及びレベル１の２個の検出レベルを設定してい
る。そして、クロック再生用信号発生回路７１Ａは、位
相差分信号６がこの検出レベルをクロスした検出タイミ
ングから位相差分信号６（従って、遅延検波回路への入
力信号）がどのような軌跡をたどったかを推定する。そ
して、クロック再生用信号発生回路７１Ａは軌跡の推定
により、ＤＰＬＬ７２でクロック再生が容易かつ良好に
行なえるタイミングでパルスを出力する。どのような軌
跡であったかを推定できても、過去に遡ったタイミング
で、パルスを出力することはできないので、この第１実
施例では、軌跡分類回路７１０が過去の軌跡を推定して
分類し、その分類によってクロック再生用のパルスを出
力するまでの時間を選択し、この選択に従ってタイミン
グ制御回路７０７がクロック再生用のパルスを出力する
という方法を採用している。

【００３５】以下、図２及び図３を用いて第１実施例の
軌跡推定及びクロック再生用パルスの出力タイミング調
整を説明する。ここで、図２及び図３において、時間Ｔ
は１シンボル時間（３６０°相当）であり、時間Ｔｄは
例えば１５０°に相当する時間、時間ｔ0 は例えば６０
°に相当する時間であるとする。

【００３６】図２の検出番号１は、軌跡分類回路７１０
にレベル０クロスパルスが与えられた後、所定時間Ｔｄ
以内に、軌跡分類回路７１０にレベル１クロスパルスが
与えられた場合を示す。この場合、軌跡分類回路７１０
（判定回路７０６）は、タイミング制御回路７０７に対
して、レベル０クロスパルスが与えられた時点から、時
間ｔ0 ＋Ｔ／２が経過した時点でクロック再生用パルス
を出力するように制御する。

【００３７】検出番号２は、軌跡分類回路７１０にレベ
ル１クロスパルスが与えられた後、所定時間Ｔｄ以内
に、軌跡分類回路７１０にレベル０クロスパルスが与え
られた場合を示す。この場合にも、軌跡分類回路７１０
（判定回路７０６）は、タイミング制御回路７０７に対
して、レベル１クロスパルスが与えられた時点から、時
間ｔ0 ＋Ｔ／２が経過した時点でクロック再生用パルス
を出力するように制御する。

【００３８】検出番号３は、軌跡分類回路７１０にレベ
ル１クロスパルスが与えられた後、所定時間Ｔｄ以内
に、軌跡分類回路７１０にレベル０クロスパルスが与え
られなかった場合を示す。この場合、軌跡分類回路７１
０（判定回路７０６）は、タイミング制御回路７０７に
対して、レベル１クロスパルスが与えられた時点から、
時間Ｔ／２が経過した時点でクロック再生用パルスを出
力するように制御する。なお、軌跡分類回路７１０は、
レベル０クロスパルスが与えられた後に与えられた最初
のパルスがレベル０クロスパルスである場合、及び、レ
ベル１クロスパルスが与えられた後に与えられた最初の
パルスがレベル１クロスパルスである場合には、後者の
パルスによってタイマ７０５をリセットし、計時を最初
からやり直すようになされている。

【００３９】図３（Ａ）に太線で示した軌跡は、図８
（Ａ）に示したものと同様に「１００１１００１…」の
プレアンブル期間での軌跡である。なお、π／４シフト
ＱＰＳＫ信号の場合、位相差分信号６の位相差分値がそ
のままデータ値を表しているものではなく位相差分信号
６の軌跡がデータ値を表している。

【００４０】図３（Ａ）において、レベル０クロスパル
ス（時点ア）が軌跡分類回路７１０に与えられた後、所
定時間Ｔｄ以内にレベル１クロスパルス（時点イ）が軌
跡分類回路７１０に与えられている。従って、軌跡分類
回路７１０は、検出番号１に従うタイミング調整信号を
タイミング制御回路７０７に与える。よって、タイミン
グ制御回路７０７は、図３（Ｂ）に示すように、時点ア
から時間ｔ0 ＋Ｔ／２が経過した時点ウでクロック再生
用パルスを発生する。

【００４１】ここで、軌跡分類回路７１０にレベル１ク
ロスパルス（時点イ）が与えられた後に、最初に与えら
れたパルスが同一のレベル１クロスパルス（時点エ）で
あるので、このときには、タイマ７０５はリセットさ
れ、タイミング制御回路７０７に対してなんらの制御も
実行しない。

【００４２】さらに、レベル１クロスパルス（時点エ）
が軌跡分類回路７１０に与えられた後、所定時間Ｔｄ以
内にレベル０クロスパルス（時点オ）が軌跡分類回路７
１０に与えられている。従って、軌跡分類回路７１０
は、検出番号２に従うタイミング調整信号をタイミング
制御回路７０７に与える。よって、タイミング制御回路
７０７は、図３（Ｂ）に示すように、時点エから時間ｔ
0 ＋Ｔ／２が経過した時点カでクロック再生用パルスを
発生する。

【００４３】以下、同様にして、プレアンブル期間で
は、軌跡分類回路７１０が検出番号１及び検出番号２の
タイミング調整を適用し、タイミング制御回路７０７か
らは、図３（Ｂ）に示すように、アイパタンが最も目を
開いたタイミングでクロック再生用のパルスが出力され
る。その結果、ＤＰＬＬ７２からは、図３（Ｃ）に示す
ように、このパルスに同期した正しい位相のクロック信
号が発生される。

【００４４】なお、図３（Ｂ）及び図８（Ｂ）の比較か
ら明らかなように、ジッタδを０とすると、プレアンブ
ル期間において、ＤＰＬＬ７２に与えられるクロック再
生用信号（パルス）の位相は１８０°異なっているが、
ＤＰＬＬ７２内の位相判定を１８０°変更することによ
ってＤＰＬＬ７２はこのような相違に容易に対応でき
る。

【００４５】プレアンブル期間が終了して、ＵＷやデー
タ本体の期間に進むと、ビットパタンが固定ではないの
で、クロック再生用発生回路７１Ａには、１６通りの全
ての軌跡のいずれかをとる位相差分信号６が入力され
る。上述した検出番号１及び検出番号２は、特に、プレ
アンブル期間での軌跡を考慮したものであるが、ＵＷや
データ本体の期間でもこれら検出番号１及び検出番号２
に係る軌跡をとることが生じる。検出番号３に係る軌跡
は、ＵＷやデータ本体の期間に対応したものであり、こ
の検出番号３によるタイミング調整が実行される軌跡は
後述するように８通りある。

【００４６】図４は、全１６通りの軌跡と、クロック再
生用パルスの出力タイミング調整との関係を説明するも
のである。以下、この図４を参照して、位相差分信号６
の軌跡とタイミング調整との関係を説明する。

【００４７】図４（Ａ）に太線で示す２種類の軌跡パタ
ンは、プレアンブル期間で主に生じる上述した検出番号
１及び検出番号２に係る軌跡パタンであり、プレアンブ
ル期間について説明したと同様に、軌跡分類回路７１０
によるタイミング調整を受けて、タイミング制御回路７
０７は、アイパタンが目を最も開いたタイミングでクロ
ック再生用のパルスを発生する。

【００４８】図４（Ｂ）に太線で示す６種類の軌跡パタ
ンは、レベル０及びレベル１のいずれの検出レベルとも
クロスしない軌跡パタンである。この場合は、上述した
検出番号１〜３のいずれの検出条件にも該当しないの
で、軌跡分類回路７１０によるタイミング調整は実行さ
れず、タイミング制御回路７０７はクロック再生用のパ
ルスを発生しない。

【００４９】図４（Ｃ）に太線で示す２種類の軌跡パタ
ンは、レベル０とクロスしたが、そのクロス時点から所
定時間Ｔｄ以内にレベル１とクロスすることがない軌跡
パタンである。この場合も、上述した検出番号１〜３の
いずれの検出条件にも該当しないので、軌跡分類回路７
１０によるタイミング調整は実行されず、タイミング制
御回路７０７はクロック再生用のパルスを発生しない。

【００５０】図４（Ｄ）に太線で示す４種類の軌跡パタ
ンは、レベル１とクロスしたが、そのクロス時点から所
定時間Ｔｄ以内にレベル０とクロスすることがない軌跡
パタンであり、この軌跡パタンは、上述した検出番号３
の検出条件に該当する軌跡パタンである。従って、軌跡
分類回路７１０によるタイミング調整を受けて、タイミ
ング制御回路７０７は、クロス時点から所定時間Ｔ／２
だけ経過したタイミングでクロック再生用のパルスを発
生する。

【００５１】ここで、タイミング制御回路７０７は、図
４（Ｄ）に示した４通りの軌跡パタンのうち傾斜が緩い
２通りの軌跡パタンに対しては、アイパタンが目を最も
開いたタイミングでクロック再生用のパルスを発生し、
傾斜が急な他の２通りの軌跡パタンに対しては、最も望
ましいアイパタンが目を最も開いたタイミングより所定
量（ジッタ±δ1 ）だけずれているクロック再生用のパ
ルスを発生する。

【００５２】図４（Ｅ）に太線で示す２種類の軌跡パタ
ンは、プレアンブル期間ではないが、上述した検出番号
１及び検出番号２に係る軌跡パタンである。従って、タ
イミング制御回路７０７は、軌跡分類回路７１０による
タイミング調整を受けて、検出番号１又は検出番号２に
規定するタイミングでクロック再生用のパルスを発生す
る。しかし、これらの軌跡パタンは、図４（Ａ）に示し
たプレアンブル期間に主に生じる軌跡パタンより、後側
のクロスが速く生じたり遅く生じたりしているものであ
る。そのため、クロック再生用パルスの発生タイミング
は、最も望ましいアイパタンが目を最も開いたタイミン
グより所定量（ジッタ±δ2 ）だけずれている。

【００５３】以上のように、第１実施例のクロック再生
用信号発生回路７１Ａにおいては、プレアンブルパタン
を受信しているときには、ジッタがないクロック再生用
のパルスを１００％取り出してＤＰＬＬ７２に与えるこ
とができ、ＤＰＬＬ７２から出力されるクロック信号の
位相を正しい位相角に迅速に引き込むことができると共
に、その正しい位相角を安定に維持することができる。

【００５４】また、プレアンブルパタンが過ぎても、第
１実施例のクロック再生用信号発生回路７１Ａにおいて
は、半分（８通り／１６通り）の確率でクロック再生用
のパルスを取り出してＤＰＬＬ７２に与えることがで
き、ＤＰＬＬ７２から出力されるクロック信号の位相制
御に利用させることができる。このように取り出したク
ロック再生用パルスには、１／２（４通り／８通り）の
確率でをジッタを有するものが含まれるが、このような
ジッタを有するクロック再生用パルスをＤＰＬＬ７２が
利用しても、プレアンブル期間で、再生されたクロック
信号と入力信号との位相誤差を充分に小さくしているの
で、入力信号に再生クロック信号を追従させるには充分
に機能する。

【００５５】従って、上記第１実施例によれば、位相差
分信号６における位相を、複数の検出レベル（検出軸）
に対するクロス位相を利用して検出してジッタがないク
ロック再生用のパルスを発生するようにしたので、プレ
アンブル期間においてクロック信号を入力信号の位相に
迅速に正しく同期させることができる。ジッタがないク
ロック再生用のパルスを発生させているので、いわゆる
デッドロック状態の発生を未然に防止できる。

【００５６】以上、送信機と受信機との間で周波数のず
れが生じていない場合を説明したが、実際には、送信機
と受信機との間で周波数のずれが生じる場合がある。こ
こで、図１１を用いて、送受信機間で周波数のずれが生
じた場合を説明する。図１１（Ａ）は、プレアンブル時
の軌跡を示す図であり、１シンボル時間を３６０°に割
り当てている。図中、横軸をθ、縦軸をＸとする。符号
パタン「１００１」の繰り返しのアイパタンは、送信側
の帯域制限フィルタや受信側の雑音除去フィルタ等で、
様々の影響を受ける。そのため、符号パタン「１００
１」の軌跡は一概に決定できないが、ここではサイン波
形に従った変化をするものと仮定して説明する。

【００５７】π／４シフトＱＰＳＫを適用するディジタ
ルコードレス電話システムでは、３８４ｋｂｐｓ（１９
２ｋシンボル／秒）で、１９００ＭＨｚで送受信が行わ
れる。そして、送信・受信において、それぞれ、±３Ｐ
ＰＭの周波数偏差が許容されている。送信・受信の各周
波数偏差は、最大値の（２）１／２倍をとることが多
い。ここで、最大値として、３×（２）１／２＝４．２
（ＰＰＭ）の場合を考えると、周波数のずれは、 １９００×１０６×４．２×１０−６＝７９８０（Ｈｚ） となる。これは、１シンボル（１／１９２×１０３秒）
間で、 ｛７９８０×（１／１９２×１０３）｝×３６０°＝１５（度） ＝１５π／１８０（ｒａｄ） の位相変化となる。そのため、図１１（Ａ）のサイン波
形は、最大１５π／１８０だけ上方又は下方にずれる。
そして、送信側の周波数が高い方にずれ、受信側の周波
数が低い方にずれた場合、サイン波形は上方にずれる。
ここでは、サイン波形が固定され、検出レベル（検出
軸）が移動すると考える。すると、検出レベル１は１５
π／１８０だけ下方に移動し、−１５π／１８０となる
（レベル１’）。したがって、サイン波形と検出レベル
１’とがクロスするθは、 −１５π／１８０＝π／４＋π｛ｓｉｎ（θ／２）｝／２ θ＝−１．４４（ｒａｄ） ＝−８２．５（度） となる。そして、 −８２．５°＋６０°＋１８０°＝１５７．５° のθにおいて、クロック再生用信号が出力される（図１
１（ｃ）に記載）。この場合のクロック再生用信号は、
送受信機間で周波数のずれがない場合（図１１（ｂ）に
記載）よりも、２２．５°進んでいる。同様に次のシン
ボルの場合、クロック再生用信号は２２．５°遅れて出
力される。そのため、ジッタδは±２２．５°となる。

【００５８】逆に、送信側の周波数が低い方にずれ、受
信側の周波数が高い方にずれた場合、検出レベル１は１
５π／１８０だけ上方にずれる。この場合においても、
ジッタδは±２２．５°となる。

【００５９】そのため、送信機と受信機との間でお互い
に周波数のずれが生じることによりクロック再生用信号
にジッタが生じた場合にも、支障なく動作ができるため
に、クロック再生回路に制御回路７３を設ける。ここ
で、制御回路７３は、タイミング調整信号とクロック信
号を与えられる。そして、制御回路７３は、後述する検
出番号１及び検出番号２の区間に内部クロック信号の立
ち上がりがある場合、ＤＰＬＬ７２に情報を与える。

【００６０】次に、送信機と受信機との間に周波数のず
れがない場合の第１の実施例のクロック発生回路７Ａの
動作を説明する。そして、この動作説明を通じて、タイ
マ回路７０５、判定回路７０６、タイミング制御回路７
０７の機能を明らかにする。次に、送信機と受信機との
間に周波数のずれが生じた場合における、第１の実施例
のクロック発生回路７Ａの動作を説明する。そして、こ
の動作説明を通じて、制御回路７３の機能を明らかにす
る。

【００６１】制御回路７３は、再生されたクロック信号
（内部のクロック信号）の立ち上がりが検出番号１又は
検出番号２の区間（以下、検出タイミング判定時間と略
称する）内にあるか否かを判断する。即ち、再生された
クロックが正しいクロック位相に対して逆位相になって
いないかどうかを判断する。図３（ｃ）は正しい再生ク
ロックで、図３（Ｄ）は逆位相となってしまった再生ク
ロックである。もし再生したクロック信号の立ち上がり
が検出タイミング判定時間内にあるならば、再生したク
ロックは逆位相となっていると判断して制御回路７３は
ＤＰＬＬ７２に対し１回当りの位相修正のための位相角
γを与える。この場合、与える位相角γは、送受信機間
における周波数のずれの最大値から決定されるジッタδ
の２倍である。例えば、ジッタδが±２２．５°である
場合のγは、２２．５°×２＝４５°である。また、ク
ロック信号の立ち上がりが検出タイミング判定時間内に
ないならば、ＤＰＬＬ７２に位相修正γの情報を与えな
い。

【００６２】このような制御回路７３を設けることによ
り、図１０に示すバースト信号がクロック再生回路７Ａ
に入力され、送受信機間に周波数のずれが生じている場
合でも、支障なく位相修正が行われる。そのため、クロ
ック信号は、正しいクロック位相に収束される。

【００６３】この場合は、図３（Ｃ）が正しい再生クロ
ック位相であると仮定した場合であって、設計の都合
上、図３（Ｃ）の逆位相が正しい位相であると仮定した
場合には、クロック信号の立ち下がりが判定時間内か否
かを判定することになる。また、設計によっては、その
他の判定条件が存在する。

【００６４】以上、第１の実施例によれば、プレアンブ
ル期間が終了しても高い確率でクロック再生用パルスを
発生し、クロック位相追従を継続でき、同期外れの恐れ
を従来より格段に小さくすることができる。また、送受
信機間で周波数のずれが生じた場合でも、確実に正しい
クロック信号が再生できる。

【００６５】さらに、第１の実施例によれば、遅延検波
回路への入力信号がプレアンブルか他のＵＷやデータ本
体かを区別する必要がない。そのため、クロック再生用
発生回路の大型化を最小限に止めることができると共
に、外部のマイクロプロセッサに負担を掛けることもな
い。

【００６６】次に、本発明のクロック発生回路の第２の
実施例を図面を用いて説明する。図５は、本発明の第２
の実施例の詳細構成を示すブロック図である。ここで、
図１との同一、対応部分には、同一符号を示している。
また、図６は、この第２実施例の軌跡推定及びクロック
再生用パルスの出力タイミング調整の一例を説明するた
めの図である。

【００６７】ここで、第２の実施例のクロック発生回路
７Ｂには、クロック発生用信号発生回路７１Ｂに位相差
判定回路７２１が設けられ、軌跡分類回路７１０Ａにゲ
ート回路７０８が設けられている。

【００６８】この第２の実施例のクロック再生用信号発
生回路７１Ｂは、ＤＰＬＬ７２として、位相追従を低速
で行なう低速制御モードと、位相追従を高速で行なう高
速制御モードとを、クロック再生用信号と発生されたク
ロック信号との位相差の大小に応じて切り替えるものを
適用することを前提としたものである。例えば、このよ
うなＤＰＬＬ７２は、特開昭６１−２６５９２２号公報
に開示されている。

【００６９】更に、第１の実施例と同様に、制御回路７
３は、与えられたクロック信号の立ち上がりが検出番号
１又は検出番号２の区間（以下、検出タイミング判定時
間と略称する）内にあるか否かを判断する。そして、も
しクロック信号の立ち上がりが検出タイミング判定時間
内にあるならば、制御回路７３はＤＰＬＬ７２に対し１
回当りの位相修正のための位相角γを与える（以下、超
高速制御と略称する）。この場合、与える位相角γは、
送受信機間における周波数のずれの最大値から決定され
るジッタδの２倍である。

【００７０】第２実施例のクロック再生用信号発生回路
７１Ｂは、図５に示すように、ＤＰＬＬ７２を構成する
一要素であるモード選択用の位相差判定回路７２１（Ｄ
ＰＬＬ７２の一要素であるが、図５ではＤＰＬＬ本体と
区別して示している）も一構成要素としている。また、
第２実施例のクロック再生用信号発生回路７１Ｂは、レ
ベル０のクロス検出用のマグニチュードコンパレータ７
０３の出力段側にゲート回路７０８（これも軌跡分類回
路７１０Ａの一要素である）を備えており、マグニチュ
ードコンパレータ７０３からの検出パルスの通過を制御
できるようになされている。

【００７１】このゲート回路７０８には、上述した位相
差判定回路７２１からモード信号がゲート制御信号とし
て与えられるようになされており、ゲート回路７０８
は、モード信号が高速制御モードを指示するときに通過
動作し、モード信号が低速制御モードを指示するときに
非通過動作するようになされている。

【００７２】軌跡分類回路７１０Ａは、図６に示すよう
に、図示しない位相差分計算回路からの位相差分信号６
の軌跡を推定し、タイミング制御回路７０７からのパル
ス出力のタイミングを調整する。

【００７３】図６において、検出番号１〜検出番号３の
軌跡推定動作及び出力パルスタイミング調整動作は、第
１実施例の場合と同様であり、この第２実施例の場合に
は、高速制御モードにおいて実行される。これら検出番
号１〜検出番号３の動作では、レベル１及びレベル０を
クロスしたタイミングを表すパルスが共に必要であるの
で、上述したようにゲート回路７０８は通過動作するよ
うになされている。

【００７４】検出番号４は、低速制御モードにおいて軌
跡分類回路７１０Ａが実行する動作を示すものであり、
軌跡分類回路７１０Ａは、マグニチュードコンパレータ
７０１からレベル１クロスパルスが与えられたときに、
その時点から時間Ｔ／２だけ経過した時点でタイミング
制御回路７０７からクロック再生用のパルスを出力させ
るように制御する。

【００７５】この第２実施例のクロック再生用信号発生
回路７１Ｂにおいても、プレアンブル期間を受信してい
るときには、高速制御モードにおける検出番号１又は２
の動作が実行され、ジッタがないクロック再生用のパル
スを１００％取り出してＤＰＬＬ７２に与えることがで
きる。また、送信機と受信機の間に周波数のずれが生じ
ていない場合、ＤＰＬＬ７２から出力されるクロック信
号の位相を正しい位相角に迅速に引き込むことができ
る。

【００７６】このようにしてプレアンブル期間の途中又
は終了時において、クロック信号を正しい位相角（例え
ば４５°以内）に引込んでくると、位相差判定回路７２
１によってモードが低速制御モードに切り替わる。

【００７７】従って、軌跡分類回路７１０Ａは、レベル
１クロスパルスだけに基づいた検出番号４の動作を実行
すると共に、ＤＰＬＬ７２も低速制御モードに切り替わ
って、ＤＰＬＬ７２はその安定化させた状態を維持する
ように低速でクロック信号の発生位相の制御を実行す
る。

【００７８】ここで、送信機と受信機の間に周波数のず
れが生じている場合、第１の実施例と同様に、制御回路
７３は、内部クロック信号の立ち上がりが検出番号１又
は検出番号２の区間（以下、検出タイミング判定時間と
略称する）内にあるか否かを判断する。そして、もしク
ロック信号の立ち上がりが検出タイミング判定時間内に
あるならば、制御回路７３はＤＰＬＬ７２に対し１回当
りの位相修正のための位相角γを与える。この場合、与
える位相角γは、送受信機間における周波数のずれの最
大値から決定されるジッタδの２倍である。また、クロ
ック信号の立ち上がりが検出タイミング判定時間内にな
いならば、ＤＰＬＬ７２に位相修正γの情報を与えな
い。

【００７９】第２の実施例は、第１の実施例と同様に、
位相差分信号６の位相が複数の検出レベル（検出軸）を
クロスしたことを検出し、クロック再生用のパルスを発
生する。そのため、第２の実施例は、プレアンブル期間
が終了しても高い確率でクロック再生用パルスを発生で
き、追従を継続でき、同期外れの恐れを従来より格段に
小さくすることができる。また、クロック信号を入力信
号の位相に引き込んだ後は、低速で位相制御するように
したので、雑音等によってマグニチュードコンパレータ
７０１や７０３からパルスが出力されてもほぼそれを無
視した安定したクロック信号の位相を得ることができ
る。

【００８０】すなわち、第２の実施例によれば、第１の
実施例以上に、急速なクロック引込みと、安定なクロッ
ク再生という矛盾した要求に応じることができる。

【００８１】なお、上記各実施例においては、位相差分
信号の軌跡推定用の検出レベル（検出軸）が２個のもの
を示したが、本発明はこれに限定されず、３個以上の検
出レベルを利用したものであっても良い。この場合、検
出レベルの数に応じて、軌跡の分類数（タイミング制御
回路７０７の制御種類）も適宜選定すれば良い。ここ
で、検出レベルが４個の場合は、２個の場合よりもより
正確に位相差分信号の軌跡推定ができる。

【００８２】また、上記各実施例においては、プレアン
ブル期間のパタンが「１００１」の繰返しパタンである
ことを前提としたものであるが、プレアンブルパタンが
他のものであっても良く、この場合にはそれに応じて軌
跡分類及びクロック再生用パルスの出力タイミング調整
を行なえば良い。

【００８３】本発明は、π／４シフトＱＰＳＫ信号の遅
延検波回路内の位相差分信号を入力するものに限定して
説明してきた。しかし、本発明はこれに限定するもので
はなく、ディジタルデータで変調された受信信号は、一
般的にアイパタンを得ることができるため、一般的に適
用することが可能である。

【００８４】

【発明の効果】以上のように、本発明によれば、位相差
分信号が所定値の検出軸をクロスしたタイミングを検出
する、検出軸の値が異なっている複数の検出軸交差検出
手段と、各検出軸交差検出手段による検出タイミングに
基づいて、位相差分信号の変化軌跡を判別分類し、この
分類結果に応じたタイミング調整信号を出力する軌跡分
類手段と、タイミング調整信号が指示するいずれかの検
出軸交差検出手段による検出タイミングを、タイミング
調整信号が指示する時間だけ補正して、クロック再生用
の位相信号とするタイミング制御手段とでクロック再生
用信号発生回路を構成し、内部クロック信号の位相が受
信信号のクロック位相と逆位相になっていることが、検
出タイミング判定時間内に判明したときは、１回の位相
修正として、送受信周波数ずれの最大値で決まるクロッ
ク再生用信号のジッタの２倍又はそれ以上とする位相角
で、位相修正を行うＤＰＬＬでクロック再生回路を構成
したので、クロック信号を引込み時及び引込み後におい
ても良好に再生できるようになる。

【図面の簡単な説明】

【図１】第１の実施例のクロック発生回路の構成を示す
ブロック図である。

【図２】第１の実施例の位相差分信号の軌跡分類（軌跡
検出）及びクロック再生用パルスの出力タイミング調整
の説明図である。

【図３】本発明のクロック信号とアイパタンとの関係を
示す説明図である。

【図４】１６通りの軌跡を示す説明図である。

【図５】第２の実施例のクロック発生回路の構成を示す
ブロック図である。

【図６】第２の実施例の位相差分信号の軌跡分類（軌跡
検出）及びクロック再生用パルスの出力タイミング調整
の説明図である。

【図７】遅延検波回路の構成を示すブロック図である。

【図８】従来のクロック再生用パルスとアイパタンとの
関係を示す説明図である。

【図９】従来のクロック再生回路の構成を示すブロック
図である。

【図１０】伝送信号の構成を示す説明図である。

【図１１】プレアンブル期間におけるアイパタンを示す
説明図である。

【符号の説明】

７Ａ、７Ｂ…クロック発生回路 ７１Ａ、７１Ｂ…クロック再生用信号発生回路 ７０１、７０３…マグニチュードコンパレータ ７０２、７０４…レベル設定回路 ７０７…タイミング制御回路 ７１０、７１０Ａ…軌跡分類回路 ７２１…位相差判定回路 ７３…制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ディジタルデータで変調された受信信号
   からクロック再生用の位相信号を発生して出力するクロ
   ック再生用信号発生回路において、 受信信号が所定位置の検出軸をクロスしたタイミングを
   検出する検出軸の値が異なっている複数の検出軸交差検
   出手段と、各検出軸交差検出手段による検出タイミング
   に基づいて受信信号の変化軌跡を判別分類しこの分類結
   果に応じたタイミング調整信号を出力する軌跡分類手段
   と、タイミング調整信号が指示するいずれかの上記検出
   軸交差検出手段による検出タイミングをタイミング調整
   信号が指示する時間だけ補正してクロック再生用の位相
   信号とするタイミング制御手段とを備えたことを特徴と
   するクロック再生用信号発生回路と、 内部クロック信号の位相が受信信号のクロック位相と逆
   位相になっていることが検出タイミング判定時間内に判
   明したときは１回の位相修正として送受信周波数のずれ
   の最大値で決まるクロック再生用信号のジッタの２倍又
   はそれ以上とする位相角で位相修正を行うＤＰＬＬとに
   より構成されることを特徴とするクロック再生回路。
2. 【請求項２】 再生されたクロック信号の位相とクロッ
   ク再生用の位相信号の位相との誤差が一定値以下となっ
   たことを検出する位相差判定手段を設けると共に、 上記軌跡分類手段が、上記位相差判定手段が検出動作し
   たときに、いずれか１個の上記検出軸交差検出手段によ
   る検出タイミングだけを用いて処理を行うことを特徴と
   するクロック再生用信号発生回路を用いた請求の範囲第
   １項記載のクロック再生回路。