JPH0888666A - 通信プロトコルの並列処理のためのバッファ制御方法 - Google Patents
通信プロトコルの並列処理のためのバッファ制御方法Info
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- JPH0888666A JPH0888666A JP6248317A JP24831794A JPH0888666A JP H0888666 A JPH0888666 A JP H0888666A JP 6248317 A JP6248317 A JP 6248317A JP 24831794 A JP24831794 A JP 24831794A JP H0888666 A JPH0888666 A JP H0888666A
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- pdu
- layer
- buffer
- processing
- control method
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Abstract
(57)【要約】 （修正有）
【目的】 共有メモリ型のマルチプロセッサを用いて通
信プロトコルの並列処理を行う場合に、ＣＰＵの処理の
間で、送受信データを格納するバッファに対する排他制
御を極力回避できる通信プロトコルの並列処理のための
バッファ制御装置を提供する。 【構成】 送受信データ（ＰＤＵ）を保持するバッファ
を、ＰＤＵバッファ本体と、複数のＰＤＵバッファ本体
を連結させるためのＰＤＵバッファディスクリプタＰＢ
Ｄとから構成し、ＰＤＵバッファ本体は、その中のリフ
ァレンス・カウントを除いて、複数のレイヤから同時に
アクセスできるようにし、ＰＢＤは、各レイヤが必要な
場合には個別に確保できるようにし、ＰＤＵの読み書き
に対する処理を、複数のＣＰＵが並列的に行うことを可
能にした。
信プロトコルの並列処理を行う場合に、ＣＰＵの処理の
間で、送受信データを格納するバッファに対する排他制
御を極力回避できる通信プロトコルの並列処理のための
バッファ制御装置を提供する。 【構成】 送受信データ（ＰＤＵ）を保持するバッファ
を、ＰＤＵバッファ本体と、複数のＰＤＵバッファ本体
を連結させるためのＰＤＵバッファディスクリプタＰＢ
Ｄとから構成し、ＰＤＵバッファ本体は、その中のリフ
ァレンス・カウントを除いて、複数のレイヤから同時に
アクセスできるようにし、ＰＢＤは、各レイヤが必要な
場合には個別に確保できるようにし、ＰＤＵの読み書き
に対する処理を、複数のＣＰＵが並列的に行うことを可
能にした。
Description
【０００１】
【産業上の利用分野】この発明は通信プロトコルの並列
処理のためのバッファ制御方法に関し、例えば、ＡＴＭ
ネットワークに接続される機器の通信処理等において、
通信プロトコルを高速に処理できるようにした通信プロ
トコルの並列処理のためのバッファ制御方法に関する。
処理のためのバッファ制御方法に関し、例えば、ＡＴＭ
ネットワークに接続される機器の通信処理等において、
通信プロトコルを高速に処理できるようにした通信プロ
トコルの並列処理のためのバッファ制御方法に関する。
【０００２】
【従来の技術】従来からも、通信プロトコルの並列処理
方式は提案されている。例えば、特開平３−１６４９５
７号公報には、複数のＣＰＵを用いて、受信したデータ
のうちの異なるレイヤに関する制御情報を並列に処理す
る方法を提案している。また、Proc.SIGCOMM'93 に掲載
された論文“Locking Effect in Multiprocessor Imple
mentations of Protocols ”では、１つのデータに対す
る複数レイヤの処理を並列処理の単位として、例えば、
受信したデータに対する複数レイヤのプロトコルの処理
を、データ毎に並列に処理させる方法を提案している。
方式は提案されている。例えば、特開平３−１６４９５
７号公報には、複数のＣＰＵを用いて、受信したデータ
のうちの異なるレイヤに関する制御情報を並列に処理す
る方法を提案している。また、Proc.SIGCOMM'93 に掲載
された論文“Locking Effect in Multiprocessor Imple
mentations of Protocols ”では、１つのデータに対す
る複数レイヤの処理を並列処理の単位として、例えば、
受信したデータに対する複数レイヤのプロトコルの処理
を、データ毎に並列に処理させる方法を提案している。
【０００３】
【発明が解決しようとする課題】しかしながら、前記し
た特開平３−１６４９５７号公報あるいは前記論文に開
示されている方法を、メモリを共有するタイプのマルチ
プロセッサを用いて実現する場合には、共有メモリ上の
データにアクセスする場合の競合を避ける必要がある。
た特開平３−１６４９５７号公報あるいは前記論文に開
示されている方法を、メモリを共有するタイプのマルチ
プロセッサを用いて実現する場合には、共有メモリ上の
データにアクセスする場合の競合を避ける必要がある。
【０００４】例えば、上記の公開公報に開示された方法
では、共有メモリ上の受信データに複数のＣＰＵがアク
セスする場合は、排他制御を行う必要があると考えられ
る。また、上記の論文に開示されている方法では、ＣＰ
Ｕの間で、コネクションの状態等を保持する状態管理テ
ーブルを供するため、そのアクセスにおいて、排他制御
を行わなければならない。このため、並列に実行可能で
あるべき各ＣＰＵが、排他制御の影響で、自由に並列処
理を行うことが不可能となる。また、上記の論文に開示
された方法では、コネクションを用いる通信プロトコル
に対しては、ＣＰＵを増やしても３倍程度の処理性能し
か得られないと報告されている。
では、共有メモリ上の受信データに複数のＣＰＵがアク
セスする場合は、排他制御を行う必要があると考えられ
る。また、上記の論文に開示されている方法では、ＣＰ
Ｕの間で、コネクションの状態等を保持する状態管理テ
ーブルを供するため、そのアクセスにおいて、排他制御
を行わなければならない。このため、並列に実行可能で
あるべき各ＣＰＵが、排他制御の影響で、自由に並列処
理を行うことが不可能となる。また、上記の論文に開示
された方法では、コネクションを用いる通信プロトコル
に対しては、ＣＰＵを増やしても３倍程度の処理性能し
か得られないと報告されている。
【０００５】以上のように、メモリを共有するタイプの
マルチプロセッサを用いて、通信プロトコルを並列処理
しようとすると、排他制御を行う必要が生じ、自由に並
列処理を行うことができないという問題、またこれゆえ
に通信プロトコルを高速に処理することができないとい
う問題があった。
マルチプロセッサを用いて、通信プロトコルを並列処理
しようとすると、排他制御を行う必要が生じ、自由に並
列処理を行うことができないという問題、またこれゆえ
に通信プロトコルを高速に処理することができないとい
う問題があった。
【０００６】本発明の目的は、前記した従来技術の問題
点に鑑み、共有メモリ型のマルチプロセッサを用いて通
信プロトコルの並列処理を行う場合に、ＣＰＵの処理の
間で、送受信するデータ（ＰＤＵ）を格納するバッファ
に対する排他制御を極力回避できる通信プロトコルの並
列処理のためのバッファ制御方法を提供することにあ
る。
点に鑑み、共有メモリ型のマルチプロセッサを用いて通
信プロトコルの並列処理を行う場合に、ＣＰＵの処理の
間で、送受信するデータ（ＰＤＵ）を格納するバッファ
に対する排他制御を極力回避できる通信プロトコルの並
列処理のためのバッファ制御方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】前記した目的を達成する
ために、この発明は、プロトコルデータ単位（ＰＤＵ）
を保持するバッファを、ＰＤＵバッファ本体と、該ＰＤ
Ｕバッファ本体の中のＰＤＵデータの位置や長さを記述
し複数のＰＤＵバッファ本体を連結させるためのＰＤＵ
バッファディスクリプタとから構成し、前記ＰＤＵバッ
ファ本体は、その中のリファレンス・カウントを除い
て、複数のレイヤから同時にアクセスできるようにし、
前記ＰＤＵバッファディスクリプタは、各レイヤが必要
な場合には個別に確保できるようにすることにより、各
レイヤのプロトコル処理を個別のＣＰＵに割り当てて、
あるレイヤの処理が終了した後に、作成したＰＤＵを次
のレイヤに渡し、該レイヤは次のＰＤＵの処理を行うと
いうふうに、ＰＤＵの読み書きに対する処理を、複数の
ＣＰＵが並列的に行うことを可能にした点にある。
ために、この発明は、プロトコルデータ単位（ＰＤＵ）
を保持するバッファを、ＰＤＵバッファ本体と、該ＰＤ
Ｕバッファ本体の中のＰＤＵデータの位置や長さを記述
し複数のＰＤＵバッファ本体を連結させるためのＰＤＵ
バッファディスクリプタとから構成し、前記ＰＤＵバッ
ファ本体は、その中のリファレンス・カウントを除い
て、複数のレイヤから同時にアクセスできるようにし、
前記ＰＤＵバッファディスクリプタは、各レイヤが必要
な場合には個別に確保できるようにすることにより、各
レイヤのプロトコル処理を個別のＣＰＵに割り当てて、
あるレイヤの処理が終了した後に、作成したＰＤＵを次
のレイヤに渡し、該レイヤは次のＰＤＵの処理を行うと
いうふうに、ＰＤＵの読み書きに対する処理を、複数の
ＣＰＵが並列的に行うことを可能にした点にある。
【０００８】
【作用】この発明によれば、各レイヤのプロトコル処理
を個別のＣＰＵに割り当て、あるレイヤの処理が終了し
た後に、次のレイヤに作成したＰＤＵを渡し、そのレイ
ヤは次のＰＤＵの処理を行うという形で、パイプライン
的な並列処理を実現することができるようになる。
を個別のＣＰＵに割り当て、あるレイヤの処理が終了し
た後に、次のレイヤに作成したＰＤＵを渡し、そのレイ
ヤは次のＰＤＵの処理を行うという形で、パイプライン
的な並列処理を実現することができるようになる。
【０００９】また、ＰＤＵバッファ本体は、リファレン
ス・カウントにアクセスする場合を除いて、複数のレイ
ヤから同時にアクセスできるようにし、ＰＢＤは各レイ
ヤが必要とする場合には個別に確保するようにしたの
で、ＰＤＵの読み書きに対する処理を、複数のＣＰＵが
並列的に行うことができるようになる。
ス・カウントにアクセスする場合を除いて、複数のレイ
ヤから同時にアクセスできるようにし、ＰＢＤは各レイ
ヤが必要とする場合には個別に確保するようにしたの
で、ＰＤＵの読み書きに対する処理を、複数のＣＰＵが
並列的に行うことができるようになる。
【００１０】この結果、該複数のＣＰＵがレイヤ間で共
有されるＰＤＵを格納したバッファにアクセスする時の
排他制御を最小限にすることができるようになり、通信
プロトコルを高速に処理できるようになる。
有されるＰＤＵを格納したバッファにアクセスする時の
排他制御を最小限にすることができるようになり、通信
プロトコルを高速に処理できるようになる。
【００１１】
【実施例】以下に、図面を参照して、本発明を詳細に説
明する。図１は本発明が適用されるコンピュータ１の概
略のハード構成を示すブロック図である。本発明では、
階層構造をもつ通信プロトコルを実行する処理手順（ソ
フトウェア）が、図示されているようなコンピュータ１
上、すなわち、複数のＣＰＵ（中央処理装置）１ａ、１
ｂおよび１ｃが、内部バス１ｄを経由して、メモリ１ｅ
を共有するコンピュータ１上に実装されている。
明する。図１は本発明が適用されるコンピュータ１の概
略のハード構成を示すブロック図である。本発明では、
階層構造をもつ通信プロトコルを実行する処理手順（ソ
フトウェア）が、図示されているようなコンピュータ１
上、すなわち、複数のＣＰＵ（中央処理装置）１ａ、１
ｂおよび１ｃが、内部バス１ｄを経由して、メモリ１ｅ
を共有するコンピュータ１上に実装されている。
【００１２】また、前記階層構造をもつ通信プロトコル
を実行する処理手順は、図２に示されているように、各
階層（レイヤ）のプロトコル毎に、個別のプログラムモ
ジュール２、３、…が、全てのモジュールからアクセス
可能な、共有データ領域４上のデータを共有しつつ処理
を行うものとする。ここに、前記プログラムモジュール
２、３、…は、図１のＣＰＵ１ａ、１ｂ、…に対応させ
ることができる。
を実行する処理手順は、図２に示されているように、各
階層（レイヤ）のプロトコル毎に、個別のプログラムモ
ジュール２、３、…が、全てのモジュールからアクセス
可能な、共有データ領域４上のデータを共有しつつ処理
を行うものとする。ここに、前記プログラムモジュール
２、３、…は、図１のＣＰＵ１ａ、１ｂ、…に対応させ
ることができる。
【００１３】上記のような形態は、市販の共有メモリ型
マルチプロセッサを用いたワークステーション上で、各
レイヤのプロトコルモジュールを同一ユーザ空間の下で
動作するプログラムとして実装し、プロトコルモジュー
ルをオペレーティングシステムが提供するスレッドを用
いて動作させることにより実現可能である。
マルチプロセッサを用いたワークステーション上で、各
レイヤのプロトコルモジュールを同一ユーザ空間の下で
動作するプログラムとして実装し、プロトコルモジュー
ルをオペレーティングシステムが提供するスレッドを用
いて動作させることにより実現可能である。
【００１４】次に、本発明で使用する各レイヤのプロト
コルモジュールの構成について説明する。各レイヤのプ
ロトコルモジュールは、レイヤ間のユーザデータのコピ
ーを行わないように、図３に示されているような、プロ
トコルデータ単位（ＰＤＵ：Protcol Data Unit ）のバ
ッファを使用する。すなわち、前記共有データ領域４の
中に、ＰＤＵのデータ自身を蓄えるための、ＰＤＵバッ
ファ本体４１と、ＰＤＵバッファ本体４１の中のＰＤＵ
データの位置や長さを記述し、複数のＰＤＵバッファ本
体を連結させるための、ＰＤＵバッファディスクリプタ
（以下、ＰＢＤと呼ぶ）を設ける。
コルモジュールの構成について説明する。各レイヤのプ
ロトコルモジュールは、レイヤ間のユーザデータのコピ
ーを行わないように、図３に示されているような、プロ
トコルデータ単位（ＰＤＵ：Protcol Data Unit ）のバ
ッファを使用する。すなわち、前記共有データ領域４の
中に、ＰＤＵのデータ自身を蓄えるための、ＰＤＵバッ
ファ本体４１と、ＰＤＵバッファ本体４１の中のＰＤＵ
データの位置や長さを記述し、複数のＰＤＵバッファ本
体を連結させるための、ＰＤＵバッファディスクリプタ
（以下、ＰＢＤと呼ぶ）を設ける。
【００１５】前記ＰＢＤは、図示されているように、Ｐ
ＤＵバッファ本体４１の先頭を示すバッファ先頭ポイン
タ４２ａ、ＰＤＵバッファ本体４１の長さを示すバッフ
ァ長４２ｂ、ＰＤＵの作成に利用できる作業領域の先頭
ポインタ４２ｃ、実際のＰＤＵデータ本体の先頭ポイン
タを示すＰＤＵ領域先頭ポインタ４２ｄ、その領域長４
２ｅ、ＰＤＵ全体長４２ｆを有している。また、複数の
ＰＤＵバッファ本体を用いて、１つのＰＤＵを構成する
ことを可能にするために、前方ＰＢＤポインタ４２ｇ
と、後方ＰＢＤポインタ４２ｈが準備されている。複数
のＰＤＵバッファ本体を用いて１つのＰＤＵを構成する
場合は、ＰＢＤのＰＤＵ全体長４２ｆに、ＰＤＵの全体
の長さ（各ＰＤＵバッファ本体におけるＰＤＵ領域長の
総和）が保持される。
ＤＵバッファ本体４１の先頭を示すバッファ先頭ポイン
タ４２ａ、ＰＤＵバッファ本体４１の長さを示すバッフ
ァ長４２ｂ、ＰＤＵの作成に利用できる作業領域の先頭
ポインタ４２ｃ、実際のＰＤＵデータ本体の先頭ポイン
タを示すＰＤＵ領域先頭ポインタ４２ｄ、その領域長４
２ｅ、ＰＤＵ全体長４２ｆを有している。また、複数の
ＰＤＵバッファ本体を用いて、１つのＰＤＵを構成する
ことを可能にするために、前方ＰＢＤポインタ４２ｇ
と、後方ＰＢＤポインタ４２ｈが準備されている。複数
のＰＤＵバッファ本体を用いて１つのＰＤＵを構成する
場合は、ＰＢＤのＰＤＵ全体長４２ｆに、ＰＤＵの全体
の長さ（各ＰＤＵバッファ本体におけるＰＤＵ領域長の
総和）が保持される。
【００１６】一方、前記ＰＤＵバッファ本体４１には、
それを指しているＰＢＤが何個あるかを示すリファレン
ス・カウント４１ａと、後述するように並列に実行され
る複数のレイヤのプロトコルモジュールがリファレンス
・カウント４１ａにアクセスする競合を回避するために
設けられたリファレンス・カウント用ロック４１ｂと、
ＰＤＵデータ本体４１ｃが設けられている。
それを指しているＰＢＤが何個あるかを示すリファレン
ス・カウント４１ａと、後述するように並列に実行され
る複数のレイヤのプロトコルモジュールがリファレンス
・カウント４１ａにアクセスする競合を回避するために
設けられたリファレンス・カウント用ロック４１ｂと、
ＰＤＵデータ本体４１ｃが設けられている。
【００１７】次に、図４、図５を参照して、本実施例の
動作を説明する。以下では、送信時における、レイヤ
（Ｎ＋１）プロトコルモジュール１２とレイヤ（Ｎ）プ
ロトコルモジュール１３とを並列処理する場合の手順例
について説明する。図４のステップ１では、レイヤ（Ｎ
＋１）プロトコルモジュール１２は、共有データ領域上
に作成された( Ｎ＋２)-ＰＤＵの送信要求を、レイヤ
（Ｎ＋２）プロトコルモジュール１１から通知される。
ＰＢＤ１は、該( Ｎ＋２)-ＰＤＵに対するＰＤＵバッフ
ァディスクリプタである。
動作を説明する。以下では、送信時における、レイヤ
（Ｎ＋１）プロトコルモジュール１２とレイヤ（Ｎ）プ
ロトコルモジュール１３とを並列処理する場合の手順例
について説明する。図４のステップ１では、レイヤ（Ｎ
＋１）プロトコルモジュール１２は、共有データ領域上
に作成された( Ｎ＋２)-ＰＤＵの送信要求を、レイヤ
（Ｎ＋２）プロトコルモジュール１１から通知される。
ＰＢＤ１は、該( Ｎ＋２)-ＰＤＵに対するＰＤＵバッフ
ァディスクリプタである。
【００１８】ステップ２では、レイヤ（Ｎ＋１）プロト
コルモジュール１２は、通知された( Ｎ＋２)-ＰＤＵに
対して、レイヤ（Ｎ＋１）プロトコル制御情報（ＰＣ
Ｉ：Protocol Control Information）である( Ｎ＋１)-
ＰＣＩを付加して、( Ｎ＋１)-ＰＤＵを作成する。図で
は、( Ｎ＋１)-ＰＣＩを保持する新たなＰＤＵバッファ
本体が確保され、それに対するＰＢＤ２と、上位レイヤ
から渡されたＰＢＤ１を、ＰＢＤ内の前方ＰＢＤポイン
タ４２ｇと後方ＰＢＤポインタ４２ｈにより連結する。
コルモジュール１２は、通知された( Ｎ＋２)-ＰＤＵに
対して、レイヤ（Ｎ＋１）プロトコル制御情報（ＰＣ
Ｉ：Protocol Control Information）である( Ｎ＋１)-
ＰＣＩを付加して、( Ｎ＋１)-ＰＤＵを作成する。図で
は、( Ｎ＋１)-ＰＣＩを保持する新たなＰＤＵバッファ
本体が確保され、それに対するＰＢＤ２と、上位レイヤ
から渡されたＰＢＤ１を、ＰＢＤ内の前方ＰＢＤポイン
タ４２ｇと後方ＰＢＤポインタ４２ｈにより連結する。
【００１９】図５に示されるステップ３では、レイヤ
（Ｎ＋１）プロトコルモジュール１２が、作成した( Ｎ
＋１)-ＰＤＵを後に再送する可能性がある。本実施例で
は、再送時には、別の( Ｎ＋１)-ＰＣＩを使用する。こ
のため、レイヤ（Ｎ＋１）プロトコルモジュール１２
は、再送時に使用するＰＢＤを、現時点のものとは別に
作成する。図示されているように、ＰＢＤ３およびＰＢ
Ｄ４を作成する。
（Ｎ＋１）プロトコルモジュール１２が、作成した( Ｎ
＋１)-ＰＤＵを後に再送する可能性がある。本実施例で
は、再送時には、別の( Ｎ＋１)-ＰＣＩを使用する。こ
のため、レイヤ（Ｎ＋１）プロトコルモジュール１２
は、再送時に使用するＰＢＤを、現時点のものとは別に
作成する。図示されているように、ＰＢＤ３およびＰＢ
Ｄ４を作成する。
【００２０】さらに、( Ｎ＋１)-ＰＣＩについても、別
のＰＤＵバッファ本体を割り当てて、前記ＰＢＤ３はこ
の新たなＰＤＵバッファ本体を指すようにする。また、
前記ＰＢＤ４は前記上位レイヤから渡された( Ｎ＋２)-
ＰＤＵを含むＰＤＵバッファ本体を指すようにする。し
たがって、該( Ｎ＋２)-ＰＤＵを含むＰＤＵバッファ本
体のリファレンス・カウントは、１増加されることにな
る。この後、レイヤ（Ｎ＋１）プロトコルモジュール１
２は、前記( Ｎ＋１)-ＰＤＵの送信を、レイヤ（Ｎ）プ
ロトコルモジュール１３に通知する。
のＰＤＵバッファ本体を割り当てて、前記ＰＢＤ３はこ
の新たなＰＤＵバッファ本体を指すようにする。また、
前記ＰＢＤ４は前記上位レイヤから渡された( Ｎ＋２)-
ＰＤＵを含むＰＤＵバッファ本体を指すようにする。し
たがって、該( Ｎ＋２)-ＰＤＵを含むＰＤＵバッファ本
体のリファレンス・カウントは、１増加されることにな
る。この後、レイヤ（Ｎ＋１）プロトコルモジュール１
２は、前記( Ｎ＋１)-ＰＤＵの送信を、レイヤ（Ｎ）プ
ロトコルモジュール１３に通知する。
【００２１】ステップ４では、レイヤ（Ｎ）プロトコル
モジュール１３は、通知された( Ｎ＋１)-ＰＤＵに対し
て、そのレイヤのＰＣＩである( Ｎ)-ＰＣＩを付加す
る。この処理は、新たなＰＤＵバッファ本体と、ＰＢＤ
５を用いて行われる。
モジュール１３は、通知された( Ｎ＋１)-ＰＤＵに対し
て、そのレイヤのＰＣＩである( Ｎ)-ＰＣＩを付加す
る。この処理は、新たなＰＤＵバッファ本体と、ＰＢＤ
５を用いて行われる。
【００２２】また、並列に動作するレイヤ（Ｎ＋１）プ
ロトコルモジュール１２が、レイヤ（Ｎ）プロトコルモ
ジュール１３における処理と同時に、再送用の( Ｎ＋
１)-ＰＤＵの操作を行う場合がある。この場合にも、レ
イヤ（Ｎ＋１）プロトコルモジュール１２が書き替える
のは、ＰＢＤ３の指す( Ｎ＋１)-ＰＣＩだけであり、Ｐ
ＢＤ１の指す( Ｎ＋２)-ＰＤＵにはアクセスする場合が
あっても、それは単にリードアクセスのみである。した
がって、この時点で、レイヤ（Ｎ）プロトコルモジュー
ル１３に送信するＰＤＵに含まれる、ＰＢＤ２の指す(
Ｎ＋１)-ＰＣＩと、ＰＢＤ１の指す( Ｎ＋２)-ＰＤＵ
は、レイヤ（Ｎ＋１）プロトコルモジュール１２とレイ
ヤ（Ｎ）プロトコルモジュール１３とが並列して処理さ
れた場合も、次の場合を除き、排他制御を行う必要がな
くなる。すなわち、ＰＤＵバッファ本体中のリファレン
ス・カウントにアクセスする場合は、それに対するロッ
クを用いて、排他制御を行う必要があるが、この場合以
外は、排他制御を行う必要がなくなる。しかしながら、
リファレンス・カウントに対する処理は、通常非常に短
い時間で済むため、この排他制御によるオーバヘッド
も、一般に、非常に小さいものとなる。
ロトコルモジュール１２が、レイヤ（Ｎ）プロトコルモ
ジュール１３における処理と同時に、再送用の( Ｎ＋
１)-ＰＤＵの操作を行う場合がある。この場合にも、レ
イヤ（Ｎ＋１）プロトコルモジュール１２が書き替える
のは、ＰＢＤ３の指す( Ｎ＋１)-ＰＣＩだけであり、Ｐ
ＢＤ１の指す( Ｎ＋２)-ＰＤＵにはアクセスする場合が
あっても、それは単にリードアクセスのみである。した
がって、この時点で、レイヤ（Ｎ）プロトコルモジュー
ル１３に送信するＰＤＵに含まれる、ＰＢＤ２の指す(
Ｎ＋１)-ＰＣＩと、ＰＢＤ１の指す( Ｎ＋２)-ＰＤＵ
は、レイヤ（Ｎ＋１）プロトコルモジュール１２とレイ
ヤ（Ｎ）プロトコルモジュール１３とが並列して処理さ
れた場合も、次の場合を除き、排他制御を行う必要がな
くなる。すなわち、ＰＤＵバッファ本体中のリファレン
ス・カウントにアクセスする場合は、それに対するロッ
クを用いて、排他制御を行う必要があるが、この場合以
外は、排他制御を行う必要がなくなる。しかしながら、
リファレンス・カウントに対する処理は、通常非常に短
い時間で済むため、この排他制御によるオーバヘッド
も、一般に、非常に小さいものとなる。
【００２３】また、レイヤ（Ｎ＋１）プロトコルモジュ
ール１２は、レイヤ（Ｎ）プロトコルモジュール１３の
処理とは独立に、レイヤ（Ｎ＋２）プロトコルモジュー
ル１１からＰＢＤ６で示される次の( Ｎ＋２)-ＰＤＵの
送信要求を通知され、その処理を開始することも可能で
ある。
ール１２は、レイヤ（Ｎ）プロトコルモジュール１３の
処理とは独立に、レイヤ（Ｎ＋２）プロトコルモジュー
ル１１からＰＢＤ６で示される次の( Ｎ＋２)-ＰＤＵの
送信要求を通知され、その処理を開始することも可能で
ある。
【００２４】以上のように、本実施例によれば、各レイ
ヤのプロトコル処理を個別のプロトコルモジュール（Ｃ
ＰＵ）に割り当て、あるレイヤの処理が終了した後に、
次のレイヤに作成した送受信データを渡し、そのレイヤ
は次の送受信データの処理を行うという形で、パイプラ
イン的な並列処理を実現することができるようになる。
また、ＰＤＵバッファ本体は、リファレンス・カウン
トにアクセスする場合を除いて、複数のレイヤから同時
にアクセスできるようにし、ＰＢＤは各レイヤが必要と
する場合には個別に確保するようにしたので、ＰＤＵの
読み書きに対する処理を、複数のＣＰＵが並列的に行う
ことができるようになる。
ヤのプロトコル処理を個別のプロトコルモジュール（Ｃ
ＰＵ）に割り当て、あるレイヤの処理が終了した後に、
次のレイヤに作成した送受信データを渡し、そのレイヤ
は次の送受信データの処理を行うという形で、パイプラ
イン的な並列処理を実現することができるようになる。
また、ＰＤＵバッファ本体は、リファレンス・カウン
トにアクセスする場合を除いて、複数のレイヤから同時
にアクセスできるようにし、ＰＢＤは各レイヤが必要と
する場合には個別に確保するようにしたので、ＰＤＵの
読み書きに対する処理を、複数のＣＰＵが並列的に行う
ことができるようになる。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、各レイヤのプロトコル処理を個別のＣＰＵに
割り当てて全体の通信処理を並列的に行う場合、複数の
ＣＰＵがレイヤ間で共有されるＰＤＵを格納したバッフ
ァにアクセスする時の競合を、リファレンス・カウント
にアクセスする場合を除いて、無視することができるよ
うになる。このため、該複数のＣＰＵがレイヤ間で共有
されるＰＤＵを格納したバッファにアクセスする時の競
合防止処理、換言すれば排他制御を最小限にすることが
できるようになり、通信プロトコルを高速に処理できる
ようになる。
によれば、各レイヤのプロトコル処理を個別のＣＰＵに
割り当てて全体の通信処理を並列的に行う場合、複数の
ＣＰＵがレイヤ間で共有されるＰＤＵを格納したバッフ
ァにアクセスする時の競合を、リファレンス・カウント
にアクセスする場合を除いて、無視することができるよ
うになる。このため、該複数のＣＰＵがレイヤ間で共有
されるＰＤＵを格納したバッファにアクセスする時の競
合防止処理、換言すれば排他制御を最小限にすることが
できるようになり、通信プロトコルを高速に処理できる
ようになる。
【００２６】また、本発明によれば、コネクション型の
通信プロトコルの並列処理における並列度を、従来より
も、増加することができるようになる。すなわち、ＣＰ
Ｕを増やすと、増やした個数に応じた処理性能を上げる
ことができるようになる。
通信プロトコルの並列処理における並列度を、従来より
も、増加することができるようになる。すなわち、ＣＰ
Ｕを増やすと、増やした個数に応じた処理性能を上げる
ことができるようになる。
【図１】 本発明が適用されるコンピュータのハード構
成を示すブロック図である。
成を示すブロック図である。
【図２】 階層構造をもつ通信プロトコルを実行するソ
フトウェアの概念図である。
フトウェアの概念図である。
【図３】 ＰＤＵの構成の概念図である。
【図４】 送信時のＣＰＵの並列処理の手順例を示す図
である。
である。
【図５】 図４の続きの手順例を示す図である。
１…コンピュータ、１ａ〜１ｃ…ＣＰＵ、１ｄ…内部バ
ス、１ｅ…共有メモリ、２、１２…レイヤ（Ｎ＋１）プ
ロトコルモジュール、３、１３…レイヤ（Ｎ）プロトコ
ルモジュール、４…共有データ領域、１１…レイヤ（Ｎ
＋２）プロトコルモジュール。
ス、１ｅ…共有メモリ、２、１２…レイヤ（Ｎ＋１）プ
ロトコルモジュール、３、１３…レイヤ（Ｎ）プロトコ
ルモジュール、４…共有データ領域、１１…レイヤ（Ｎ
＋２）プロトコルモジュール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/10 9371−5Ｋ Ｈ０４Ｌ 13/00 ３０９ Ｚ
Claims (4)
- 【請求項１】 送受信するプロトコルデータ単位（ＰＤ
Ｕ）を保持するバッファを、ＰＤＵバッファ本体と、該
ＰＤＵバッファ本体の中のＰＤＵデータの位置や長さを
記述し複数のＰＤＵバッファ本体を連結させるためのＰ
ＤＵバッファディスクリプタとから構成し、 前記ＰＤＵバッファ本体は、その中のリファレンス・カ
ウントを除いて、複数のレイヤから同時にアクセスでき
るようにし、 前記ＰＤＵバッファディスクリプタは、各レイヤが必要
な場合には個別に確保できるようにすることにより、 各レイヤのプロトコル処理を個別のＣＰＵに割り当て
て、あるレイヤの処理が終了した後に、作成したＰＤＵ
を次のレイヤに渡し、該レイヤは次のＰＤＵの処理を行
うというように、ＰＤＵの読み書きに対する処理を、複
数のＣＰＵが並列的に行うことを可能にしたことを特徴
とする通信プロトコルの並列処理のためのバッファ制御
方法。 - 【請求項２】 請求項１の通信プロトコルの並列処理の
ためのバッファ制御方法において、 前記ＰＤＵを渡された次のレイヤを処理するＣＰＵは、
渡されたＰＤＵに自身のレイヤのプロトコル制御情報
（ＰＣＩ）を付加または除去することにより、新たなＰ
ＤＵを作成するようにしたことを特徴とする通信プロト
コルの並列処理のためのバッファ制御方法。 - 【請求項３】 請求項１または２の通信プロトコルの並
列処理のためのバッファ制御方法において、 前記ＰＤＵバッファ本体は、その中のリファレンス・カ
ウントに対してのみ、そのアクセスにロックを用いた排
他制御を行うようにしたことを特徴とする通信プロトコ
ルの並列処理のためのバッファ制御方法。 - 【請求項４】 請求項１または２の通信プロトコルの並
列処理のためのバッファ制御方法において、 ＣＰＵは再送用のＰＣＩを作成し、ＰＤＵの再送時に
は、該ＰＣＩのみを書き替え、上位レイヤから渡された
ＰＤＵには単にリードアクセスのみをするようにしたこ
とを特徴とする通信プロトコルの並列処理のためのバッ
ファ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6248317A JPH0888666A (ja) | 1994-09-19 | 1994-09-19 | 通信プロトコルの並列処理のためのバッファ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6248317A JPH0888666A (ja) | 1994-09-19 | 1994-09-19 | 通信プロトコルの並列処理のためのバッファ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888666A true JPH0888666A (ja) | 1996-04-02 |
Family
ID=17176288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6248317A Pending JPH0888666A (ja) | 1994-09-19 | 1994-09-19 | 通信プロトコルの並列処理のためのバッファ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888666A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-09-19 JP JP6248317A patent/JPH0888666A/ja active Pending
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