JPH0550021B2 - - Google Patents

Description

ユー１４２ を含み、 前記インターフエースユニツト出力処理手段の
レギユラーメツセージの再伝送手段は、 クイツクメツセージレジスタバツフア手段９２
３によるメツセージの記憶に応答して、いずれの
応答タイプがそれにより保有されているかを判定
するために、記憶されているメツセージをクイツ
クメツセージレジスタバツフア手段から取り出し
（621−623）、 応答が肯定応答であると判定された場合、クイ
ツクメツセージレジスタバツフア手段から取り出
されたメツセージにより応答されたメツセージを
示す情報を出力キユー１４４から抹消し、また応
答が否定応答であると判定された場合、クイツク
メツセージレジスタバツフア手段から取り出され
たメツセージにより応答されたメツセージを示す
情報を記憶する応答キユー１４２により記憶され
た情報によつて示されるメツセージの伝送を遅延
させる（624、625） ことを特徴とする特許請求の範囲第６項に記載の
ステーシヨン。

９ 通信媒体１５０に接続され、レギユラメツセ
ージ（データパケツト）と肯定応答メツセージ
（クイツクメツセージ）の両方を送受信する複数
のステーシヨン１０１間の通信方法において、 (a) 第１ステーシヨンに付属の第１優先順位とそ
れより高位の第２優先順位とのうちの第１優先
順位に従つて、第１プロセツサから通信媒体へ
のアクセスを探索するステツプ（1301−1305、
第９図ないし第１０図）と、 (b) 通信媒体へのアクセスが成立した後に、レギ
ユラメツセージを第１ステーシヨンから通信媒
体を介して第２ステーシヨンへ伝送するステツ
プ（1306−1308第１０図）と、 (c) レギユラメツセージを受取る第１記憶手段９
２３と肯定応答メツセージを分離して受取る第
２記憶手段９１８とを有する第２ステーシヨン
において、伝送されたレギユラメツセージを前
記第１記憶手段９２３内に受取るステツプ（第
１７図、第１９図）と、 (d) レギユラメツセージの受取りに応答して、第
２ステーシヨンに付属した第１優先順位と第２
優先順位との内の第２優先順位に従つて、第２
ステーシヨンから通信媒体へのアクセスを探索
するステツプ（1301−1305、1314、第２１図）
と、 (e) 通算媒体へのアクセスが成立した後、肯定応
答メツセージを第２ステーシヨンから通信媒体
を介して第２のステーシヨンへ伝送するステツ
プ（1306−1308、第１８図、第２１図）と、 (f) レギユラメツセージを受取る第１記憶手段９
２３と肯定応答メツセージを分離して受取る第
２記憶手段９１８とを有する第１ステーシヨン
において、伝送された肯定応答メツセージを第
２記憶手段９１８内に受取るステツプ（第８−
１１図、第１７図）と からなることを特徴とする複数のステーシヨン間
の通信方法。

１０ 前記ステツプ(e)は： (g) 第２ステーシヨンの第１記憶手段により受取
られたメツセージは第１タイプの条件により影
響されるか否かを判定するステツプ（1514）
と、 (h) 受取られたメツセージが影響されるというス
テツプ(g)の判定に応答して、第２ステーシヨン
においてこの影響されるメツセージを抹消する
ステツプ（1530）と、 (i) 通信媒体へのアクセスが成立した後、受取ら
れたメツセージが第１タイプの条件により影響
されないというステツプ(g)の判定に応答して、
受取られたレギユラメツセージの肯定応答メツ
セージを第２ステーシヨンから第１ステーシヨ
ンへ伝送するステツプ（1545、1547、第２１
図）と、 (j) 通信媒体へのアスセスが成立した後、受取ら
れたメツセージが第１タイプの条件により影響
されると判定されると、受取られたレギユラメ
ツセージの否定応答メツセージを第２ステーシ
ヨンから第１ステーシヨンに伝送するステツプ
（1532、第２１図）と を含み 前記ステツプ(f)は、 (k) 否定応答メツセージを保有するレギユラメツ
セージの受取りに応答して、否定応答メツセー
ジを第２ステーシヨンに再伝送するために、第
１ステーシヨンにおいて、ステツプ(a)および(b)
を反復するステツプ（第８図−第１１図）を含
む ことを特徴とする特許請求の範囲第９項に記載の
方法。

１１ ステツプ(a)は、 第１ステーシヨンの第１記憶手段９２１におい
て複数の出力キユーのうちの１つの出力キユー１
４４のエントリからのレギユラメツセージのパケ
ツトを形成するステツプ（第９図−第１０図）
と、 ここでエントリを記憶する各出力キユーは各々
付属の論理経路を介して伝送するレギユラメツセ
ージのパケツトを定義し、またパケツトはキユー
に付属の論理経路を識別するものであり、 第１記憶手段におけるパケツトの形成に応答し
て、第１ステーシヨンに付属の第１優先順位と高
位の第２優先順位の内の第１優先順位に従つて第
１ステーシヨンにおいて通信媒体へのアクセスを
探索するステツプ（1301−1305、1314）と、を含
み 前記ステツプ(b)は、 通信媒体へのアクセスが成立後、形成されたパ
ケツトを第１ステーシヨンから通信媒体を介して
第２ステーシヨンへ伝送するステツプ（1306−
1308）を含み； 前記ステツプ(c)は、 レギユラメツセージのパケツトを受取る第２記
憶手段と肯定応答メツセージのパケツトを分離し
て受取る第３記憶手段とを有する第２ステーシヨ
ンにおいて、伝送されたレギユラメツセージのパ
ケツトを第２記憶手段で受信するステツプ（第１
７図）と、 受取られたパケツトにより識別された論理経路
に付属の入力キユー１４３内に第２記憶手段内に
受取られたレギユラメツセージのパケツトを示す
エントリを形成するステツプ（第１９図）と、 ここで入力キユーは、各々他のステーシヨンの
出力キユーから第２ステーシヨンに伸長する異な
る通信経路に付属する複数の入力キユーからな
り、各入力キユーは付属の論理経路を介して受取
られたレギユラメツセージのパケツトを示す各エ
ントリを記憶するためのものである、 を含み、 前記ステツプ(d)は、 第２記憶手段内に受取られたレギユラメツセー
ジのパケツトを肯定応答するメツセージのパケツ
トを第２ステーシヨンの第１記憶手段内に形成す
るステツプ（第２１図）と、 第１記憶手段内におけるパケツトの形成に応答
して、第２ステーシヨンに付属の低位の第１優先
順位および第２優先順位の内の第２優先順位に従
つて、第２ステーシヨンにおいて通信媒体へのア
クセスを探索するステツプ（1301−1305、1314）
とを含み、 前記ステツプ(e)は、 媒体へのアクセスが成立した後、形成されたパ
ケツトを第１記憶手段から通信媒体を介して第１
ステーシヨンに伝送するステツプ（1306−1308）
を含み、 前記ステツプ(f)は、 レギユラメツセージのパケツトを分離して受取
る第２記憶手段と肯定応答メツセージのパケツト
を受取る第３記憶手段とを有する第１ステーシヨ
ンにおいて、伝送された肯定応答メツセージのパ
ケツトを第３記憶手段９１８内で受取るステツプ
（たとえば第１７図）と、 肯定応答メツセージのパケツトの受取りに応答
して、レギユラメツセージの肯定応答パケツトを
示すエントリを出力キユーから抹消するステツプ
（第１０図−第１１図）、を含む ことを特徴とする特許請求の範囲第９項に記載の
方法。

【発明の詳細な説明】

（発明の背景） ［発明の属する技術分野］ 本発明は一般的にはプロセツサ間の通信に関
し、特に、このような通信のプロトコル（通信規
約）に関する。

多重プロセツサ計算機システムにおいては、シ
ステム業務遂行時に複数のプロセツサが相互に協
働する。この協働には情報の交換が含まれる。従
つて、プロセツサ・アクテイビテイのかなりの部
分はプロセツサ間の通信からなる。通信が実行さ
れるときの速度および効率はシステムの性能に直
接かつ大きな影響を及ぼす。従つて、あるプロセ
ツサから他のプロセツサへ通信を伝送してから返
答応答を受取るまでの待ち時間は、できるだけ短
くしなければならない。

［従来技術の説明］ 代表的な既存のプロトコルは、待ち時間を最小
にするものでない。例えば、現在最もよく使用さ
れている大部分の通信プロトコルにおいては、通
信されるデータは複数のプロトコル層を介して伝
送される。データは、プロトコル層を上昇および
下降するときに何回も変換される。この各変換は
プロトコルのオーバーヘツドに加えられて待ち時
間を増大し、スループツトを低減させる。他の例
として、既存の大部分のプロトコルは、広範囲か
つ複雑なエラー回復方式と低速の通信応答手順と
を含み、これにより、通信内容が失われたり伝送
中に変形加工されたりする。エラー回復方式を実
行するコストを節減するために、代表的なプロト
コルはこれをソフトウエア上で実行する。この方
式の複雑さは、ソフトウエア実行の緩慢さと組合
わさつてプロトコルのオーバーヘツドに付加され
て待ち時間を増大し、スループツトが犠牲にされ
る。肯定応答手順の実行に要するコストを節約す
るために、代表的なプロトコルは複数の通信に応
答を出すことが可能なシングル応答方式を採用
し、また他の通信への応答も「負担している」。
この方式は、応答に遅れが出る為に、やはり待ち
時間の問題を悪化させている。従つて、この技術
の従来問題点は、待ち時間を最小にする最適化通
信プロトコルがないことである。

（発明の概要） 本発明によれば、通信媒体とこの通信媒体に通
信結合された複数のステーシヨン（プロセツサ）
とからなる通信システムにおいて、各ステーシヨ
ン（プロセツサ）には、通信媒体へのアクセスを
探索する為に二つの優先順位、即ち、レギユラ・
タイプのメツセージを伝送する為の低位の優先順
位と、肯定応答タイプの「クイツク」メツセージ
を伝送する為の高位の優先順位とが割当てられて
いる。この構成においては、肯定応答は最優先の
優先順位を有し、従つて、時間遅れは最小とな
り、待ち時間は最小となる。実施例によると、
「クイツク」メツセージが、またはその他の信号
メツセージかについてのレギユラ・メツセージの
応答は、各レギユラー・パケツトの伝送中または
伝送後に、受取側ステーシヨンから送出側ステー
シヨンへ返されてくる。従つて、応答は「負担す
べき」他の通信を待つ必要もなく、複数の応答を
単一の通信に保存し「バツチ処理した」ものでも
ない。応答は、迅速に返されてくるので、これに
より待ち時間を最小にできる。さらに本発明によ
れば、受取側ステーシヨンにおいて、肯定応答を
有する「クイツク」メツセージは、レギユラ・メ
ツセージとは分離して、バツフア（受取られて作
業領域に記憶）される。従つて、「クイツク」メ
ツセージは、受取側ステーシヨンにおいて、到着
した他のレギユラ・メツセージとは独立にアクセ
スされて処理される。このとき、「クイツク」メ
ツセージがアクセスされる前に、「クイツク」メ
ツセージより前にバツフアされたすべてのレギユ
ラ・メツセージを（たとえば代表的な先入れ先出
しバツフア装置におけるように）処理する必要が
ないので有利である。このように、肯定応答に対
しては他の通信に優先する優先順位が与えられ、
迅速な処理が可能なので、これにより待ち時間は
最小になる。

肯定応答は、転送データの正確さの逐次確認を
行う。実施例によれば、肯定応答は、２つの別個
の機構により行われ、両方とも迅速に肯定応答を
与えるように最適化される。メツセージが受取ら
れている間に、エラー条件がないか、または受取
りバツフアがオーバーフローしていないかがモニ
タされる。いずれかが発生すると、制御信号が発
信される前に、送出側ステーシヨンに直ちに否定
応答（RNACK）信号が送り返される。従つて、
受取側ステーシヨンは、否定応答信号を発信する
前には、通信媒体へのアクセス権が競合すること
はない。メツセージの受取り中に否定応答信号が
送られないならば、受信メツセージの処理中に前
記の「クイツク」メツセージ機構により、肯定応
答または否定応答が与えられる。「クイツク」メ
ツセージ機構は、前述のように待ち時間を最小に
し、メツセージが受取られてからそれが処理され
るまでの間は、通信媒体を他の通信伝送に自由に
開放することにより、他の「クイツク」メツセー
ジ含めて、「他の」通信の待ち時間も最小にする。

さらに本発明によれば、レギユラ・メツセージ
用に、入力キユー（待ち行列）と出力キユーとを
設ける。このキユーは、送出メツセージおよび受
取りメツセージの順序を維持する単純な機構の役
をなす。論理チヤンネル毎に、ユーザ・キユーが
設けられる。チヤネル付き入力キユーは、受取ら
れたれたパケツトに含まれるデータを、ステーシ
ヨンの主メモリに配置された最終行先への移動を
可能とし、受信データを、その空き時間に要求す
る他の通信エンテイテイと干渉したり、その作業
を待ち必要がない。チヤンネル付き出力キユーに
より、各通信エンテイテイが出力キユーへの出力
要求を非同期式に出すことができ、他の通信エン
テイテイや通信制御機構を妨害することもない。

入出力キユーのエントリは、パケツトを保有せ
ず、パケツトの代表値のみを保有する。特にパケ
ツトにより伝送されるユーザ・データは、他の場
所（実施例ではステーシヨンの主メモリ内）に記
憶され、エントリは、データに対するポインタを
記憶するにすぎない。伝送用のパケツトは送出側
バツフア内にまとめられ、パケツトはここから直
接通信媒体上へ伝送され、受取側バツフアにより
受取られたパケツトは、受取側バツフアから読取
られた後は直ちに廃棄される。従つて、プロトコ
ル層間のデータの転換および複写が省かれる。ま
たこれにより待ち時間が短縮する。

複雑なエラー回復方式も省略できる。例えば、
パリテイ・エラー、受取側バツフアのオーバーフ
ロー、および入力キユー・フル条件等の好ましく
ない条件により影響されることが判明した受取り
メツセージは、受取側ステーシヨンで単に放棄さ
れ、否定応答「クイツク」メツセージ（RNACK
信号）により送出側ステーシヨンから再伝送する
ように指示される。この単純な方式により、他の
エラー回復方式による複雑さと面倒さは回避で
き、従つて、この方式は通信の待ち時間の短縮に
も有効である。この方式は、待ち時間の点からも
故障回数を少なくし、再伝送オーバーヘツドを小
さくすることが出来る。

本発明によれば、ステーシヨンは、それに付属
する２つの優先順位を従つて通信通信媒体へのア
クセス権を探索するアービタと、通信媒体上で他
のステーシヨンから受取つた２つのタイプのメツ
セージ（例、レギユラーメツセージ・パケツトと
「クイツク」メツセージ・パケツト）用の個別の
記憶装置（例、受取りFIFOレジスタと「クイツ
ク」メツセージ・レジスタ）とを含む。送出側ス
テーシヨンの制御装置は、アービタによるアクセ
ス探求の成功に応答して、通信媒体を介して他の
ステーシヨンに、いずれかのタイプのメツセージ
を伝送する。MSBIユニツトの出力処理部分は、
低位の優先順位に従つて、アービタに通信媒体ア
クセス権を探索され、制御装置に一つのタイプ
（例、レギユラ・タイプ）のメツセージを伝送さ
せる。MSBIユニツトの入力処理部分は、第２の
ステーシヨンから受取られたレギユラ・メツセー
ジ用記憶装置（受取りFIFOレジスタ）内に記憶
されたメツセージに応答して、高位の優先順位に
従つて、アービタに通信媒体アクセス権を探索さ
せ、制御装置に他のタイプ（例、「クイツク」タ
イプ）のメツセージを伝送させる。受取側ステー
シヨンの制御装置内のインターフエースユニツト
出力処理手段は、レギユラ・メツセージ用の記憶
装置（受取りFIFOレジスタ）が、第１の条件
（例、パリテイエラーまたは受取りFIFOレジスタ
のオーバーフロー）により影響されるか否かを判
定する。影響される場合、制御装置内のインター
フエースユニツト入力処理手段は、通信媒体上の
信号（例、RNACK）を送る。影響を受けたメツ
セージは結局放棄される。MSBIユニツトの入力
処理部分は、通信媒体上における信号の受取りに
応答して、このステーシヨンから伝送されたメツ
セージを、この信号が受取られたときに再伝送す
る。

またステーシヨンは、受取られたレギユラ・メ
ツセージ用記憶装置（受取りFIFOレジスタ）か
ら抜出されたメツセージを表わす情報用の記憶装
置（例、入力キユー）を含む。MSBIユニツトの
入力処理部分は、受取られたレギユラ・メツセー
ジ用記憶装置から抜出されたメツセージが第２の
条件（例、パリテイエラー・記憶装置のオーバー
フロー、または入力キユー・フル）により影響さ
れるか否かを判定する。影響される場合、メツセ
ージは放棄され、また受取側ステーシヨン制御装
置が、メツセージの受取り中に何も信号を送らな
かつた場合、MSBIユニツトの入力処理部分に否
定応答の「クイツク」メツセージが送られてく
る。メツセージが第２の条件により影響されない
場合、MSBI入力処理部分はメツセージ表示情報
用の記憶装置（入力キユー）内のメツセージを表
示し、また第MSBIユニツトの入力処理部の肯定
応答の「クイツク」メツセージが送られてくる。

否定応答「クイツク」メツセージが受取られる
と、その結果応答されたメツセージが再伝送され
る。実施例によると、ステーシヨンは複数の出力
キユーを有し、各出力キユーは他のステーシヨン
の入力キユーに接続する異なる論理通信経路に接
続されている。各出力キユーは、付属の論理経路
を介して経路の他端にある入力キユーに伝送する
ための、レギユラ・パケツトを定義する各エント
リを記憶する。送出側ステーシヨン制御装置によ
り伝送されたレギユラ・メツセージは、これらの
エントリにより形成され、付属の論理経路を識別
する（実施例ではその経路のポートを識別するこ
とによる）。実施例において、受取られた「クイ
ツク」メツセージは、応答されたレギユラ・メツ
セージの特定の論理通信経路を識別する。否定応
答が受取られると、応答パケツトのエントリを含
む出力キユー（その特定の論理通信経路に対応す
る）のエントリからのパケツトの形成および伝送
は一時停止される。肯定応答が受取られると、応
答パケツトを示すエントリは、出力キユーから抹
消される。

本発明の複数のステーシヨン間の通信方法は、
下記のステツプを有する。第１のステーシヨンは
それに付属の低位の第１の優先順位にしたがつて
通信媒体へのアクセス権を探索し、アクセスが成
立した後に第１のタイプレギユラのメツセージを
通信媒体を介して第２のステーシヨンへ伝送す
る。この第２のステーシヨンは伝送されたメツセ
ージを第１のタイプのメツセージ用記憶装置内に
受取り、そのメツセージに応答して、それに付属
の高位の第２の優先順位に従つて通信媒体へのア
クセス権を探索し、第２のタイプ肯定応答のメツ
セージを通信媒体を介して第１のステーシヨンへ
伝送する。この第１のステーシヨンは、そのメツ
セージを第２のタイプのメツセージ用の記憶装置
内に受取る。更に、第２のタイプのメツセージ
が、否定応答であるならば、これにより応答を受
けた第１のタイプのメツセージは第２のステーシ
ヨンで放棄され、従つて、第１のステーシヨンは
（実施例では第２のステーシヨンから受取られ他
のメツセージに続いて）第１のタイプのメツセー
ジを第２のステーシヨンに再伝送する為に、最初
の二つのステツプを反復する。

（実施例の説明） ［システム構成］ 第１図は、本発明を実行する多重プロセツサシ
ステムを示す。この多重プロセツサは、複数のプ
ロセツサ１０１を含み、これらのプロセツサは、
この実施例では同一であるが必ずしも同一である
必要はない。プロセツサ１０１は、バス１５０を
介して相互通信が可能なように結合される。各プ
ロセツサ１０１は、それ自身のバス・インターフ
エース回路（BIC）１１０を介して、バス１５０
に接続される。第１図では、２台のプロセツサ１
０１しか図示されていないが、例えば、10台を超
える多数のプロセツサ１０１がバス１５０に結合
され、バス１５０へのインターフエースとして、
バス・インターフエース回路（BIG）１１０を用
いてもよい。プロセツサ１０１は、たとえば
WE32100単一ボード・コンピユータ、
Motorola68000単一ボート・コンピユータ、AT
＆T3B15コンピユータ、バス・インターフエー
ス回路（BIC）１１０のような回路を介してバス
１５０に接続可能なその他のいずれのコンピユー
タのように異なるコンピユータでもよく、またそ
れが何台でもよい。バス１５０はこの実施例にお
いては、例えば、IEEE Journal on Selected
Areas of Communication Vol.SAC−１、No.５
（Nov.1983）の雑誌内のS.R.AhujaによるuS／
NET：Ａ High−Spead Interconnect for
Multiple Computers（多重コンピユータ用高速中
間結合器：Ｓ／NET）という文献に記載されて
いる高速パケツト・バスである。

各プロセツサ１０１は、中央処理装置（CPU）
および主記憶メモリ（図示せず）を含む。この
CPUおよびメモリは、オペレーテイング・シス
テムおよびアプリケーシヨン・プロセス（以下一
般的にユーザ・プロセス１４０と呼ぶ）を実行・
記憶する。あるプロセツサ１０１のユーザ・プロ
セス１４０は、バス・インターフエース回路
（BIC）１１０のバツフア１４７を介して、他の
プロセツサ１０１のユーザプロセス１４０と通信
連絡をする。しかし、プロセス１４０は、バツフ
ア１４７と直接アクセスせず、プロセツサ１０１
のメモリ内に設けられたキユー（待ち行列）構造
１４５を介した間接アクセスを行う。

プロセス１４０は、キユー構造１４５を直接ア
クセスしてもよく、または共通のインターフエー
ス・フアシリテイ１４１を介して間接アクセスし
てもよい。実施例では、このフアシリテイ１４１
は、デバイス・ドライバとしてプロセツサ１０１
上に設けられる。一方、キユー構造１４５は、主
記憶装置−バス・インタフエース回路（BIC）イ
ンターフエス（MSBI）１４６を介して、バス・
インタフエース回路（BIC）１１０のバツフア１
４７に結合される。MSBI１４６は、デバイス・
ドライバとしてプロセツサ１０１上に設けてもよ
く、またはプロセツサ１０１とは独立のハードウ
エア・ユニツトとして設けてもよい。

前記構造は、連係層１０と、パケツト層１１
と、ユーザ層１２とからなる三層通信プロトコル
を形成する。バス１５０とバス・インタフエース
回路（BIC）１１０とで形成される連係層１０
は、複数のプロセツサ１０１を物理的に相互結合
する。この層１０は、送出側プロセツサ１１０と
受取側プロセツサ１１０との間の単純な先入れ先
出しパイプである。この為、全ての情報が他端に
正確に到達することは保証できない。MSBI１４
６と、キユー構造１４５と、インターフエース、
フアシリテイ１４１とから形成されるパケツト層
１１は、全ての情報が正確に送出側プロセツサ１
０１のメモリから受取側プロセツサ１０１のメモ
リに伝送されることを保証する。それは、送出側
ユーザ・プロセス１４０と受取側ユーザ・プロセ
ス１４０との間の信頼性のある一方向仮想通信チ
ヤンネルを提供するからである。またユーザ・プ
ロセス１４０で形成されるユーザ層１２は、通信
データの発送者または受信者である。実施例で
は、ユーザ層１２は、AT＆ＴのUNIXオペレー
テイング・システムと第１図の多重プロセツサに
適用可能な全てのプロセスとからなる。

［パケツト層］ キユー構造１４５は、複数の入力キユー１４３
と複数の出力キユー１４４とを含み、この入力キ
ユー１４３は、ユーザ・プロセス１４０がそれを
介して他のプロセツサ１０１から通信を受取り、
出力キユー１４４は、ユーザ・プロセス１４０が
それを介して他のプロセツサ１０１に通信を送出
する。MSBI１４６が分離型ハードウエア・ユニ
ツトの場合は、キユー構造１４５は応答キユー１
４２も含む。MSBI１４６は、応答キユー１４２
を用いて、インターフエース・フアクシミリ１４
１へ通信を送出する。

第２図はキユー構造１４５により構成されるプ
ロセツサ間の論理通信構造を示す。各単一（一方
向）仮想または論理通信チヤンネル２００は、異
なるプロセツサ１０１上に配置された２つのユー
ザ・プロセス１４０間の（物理的にはバス１５０
で構成された）論理経路である。この単一チヤン
ネル２００，２００は、入力キユー１４３と出力
キユー１４４とをそれに割当てることにより設定
され、この割当てられたキユーは、チヤンネルが
存在する間、単一チヤンネル２００への割当てが
維持される。単一チヤンネル２００が遮断される
と、それに割当てられていたキユー１４３，１４
４は新しいチヤンネルの設定に際し、利用可能と
なる。

このチヤンネル付き入力キユーにより、ユーザ
プロセス１４０を干渉することなく、MSBI１４
６を介して、入力データをバス・インタフエース
回路（BIC）１１０からのメモリのユーザ・アド
レス空間内の最小宛先バツフアへ直接移動させる
ことが可能になる。また、チヤンネル付き出力キ
ユーにより、他のユーザプロセス１４０または
MSBI１４６を干渉することなく、各ユーザ・プ
ロセス１４０を介して、その出力キユーに非同期
的に作業を行わせることが可能になる。関連する
エントリを専用キユー内に固定順序でグループ化
することにより、送出側プロセスと受取側プロセ
スとの間の速度不一致は、送出側MSBI１４６が
「入力キユー・フル」または「受取りバツフア・
オーバーフロー」の指示（後述する）を受取つた
ときに、特定出力キユー内の残りの全ての出力キ
ユー・エントリから送出を遅らせることにより、
処理できる。

２つのプロセツサ１４０間の二重チヤンネル
（二方向プロセツサ間通信連係）２０１は、２つ
の逆方向単一チヤンネル２００を含む。各二重チ
ヤンネル２０１は、プロセツサ１０１上で、二重
チヤンネルの構成単一チヤンネル２００の入力キ
ユー１４３と出力キユー１４４とを含むポート２
０２で終端する。

キユー構造１４５を第３−５図で詳細に示す。
各ポート２０２は、それに付属するポート構造３
８０を有する。このポート構造３８０は、付属ポ
ート２０２の出力キユー１４４の見出し（ヘツ
ダ）３４０を指示する出力キユー・ポインタ３８
１と、付属ポート２０２の入力キユー１４３の見
出し３４１を指示する入力キユーポインタ３８２
とを含む。ポインタ３８１，３８２が協働してポ
ート２０２を構成する。

キユー構造１４５は、ブートストラツプ時にシ
ステムにより形成される。しかし、ユーザの非同
期式チヤンネルの入力キユーおよび出力キユー
は、ポート実際にチヤンネルに割当てられている
時にのみ割当てられ、連係される。

ポート構造３８０はまた、ポインタ３８１によ
り指示される出力キユー１４４にロードされる次
のパケツトのトグル・ビツト値を指定する出力キ
ユー・トグル３８３と、ポインタ３８２により指
示される入力キユー１４３にロードされる次に受
取られるパケツトのトグル・ビツトの予想値を指
定する入力キユー・トグル３８４とを含む。トグ
ル３８３，３８４は、「ユーザ非同期式」チヤン
ネル２０１に対し１ビツトを含み、「カーネル同
期式」および「カーネル非同期式」チヤンネル２
０１に対しては各プロセツサ１０１毎に１ビツト
を含む複数ビツトを含む。前記チヤンネルタイプ
については更に以下で説明する。トグル３８３，
３８４は、ポート２０２に付属の単一チヤンネル
２００上を流れるデータの一体性を維持するのに
使用される。単一チヤンネル２００を介して順次
に伝送されるパケツトのトグル・ビツトの値に入
替わる。順次に受取られるパケツトのトグル・ビ
ツト値が入替らない場合、これは、伝送中の応答
パケツトのロスのようなエラーの指示を表す。

ポート構造３８０は、ポート２０２が付属する
チヤンネル・タイプ、すなわちカーネル同期式、
カーネル非同期式またはユーザ非同期式を指定す
るチヤンネル・タイプ・インデイケータ３８５を
含む。ポート構造３８０は、さらに、付属の二重
チヤンネル２０１の他端におけるポート２０２を
識別する他ポートID３８６を含む。インデイケ
ータ３８５が、付属チヤンネル２０１をユーザ非
同期式として識別すると、他ポートID３８６は、
他ポートのIDを保有し、これにより他のポート
を直接識別する。インデイケータ３８５が付属チ
ヤンネルをカーネル・チヤンネルとして識別する
と、他ポートID３８６は、各プロセツサ１０１
上の他ポートを指示するアレー（図示なし）を指
示することにより、直接他のポートを識別する。
ポート構造３８０は、付属ポート２０２のステー
タス（状態）（即ち、チヤンネル２０１に割当
て）、他ポート２０２に接続と他ポート２０２か
らの切断（即ち、相手先プロセツサが作動中止）、
フリー（即ち、未使用）、または「ゾンビ
（zombie：とんま）」を示す。「ゾンビ」ポート
は、フリー・ステータスが好ましいポートである
が、関連出力キユー１４４が空きではないので、
このポートはフリーになりえないポートである。

出力キユー１４４には、項目３０１−３０８か
らなる出力キユー制御構造３００が付属する。カ
ーネル同期式出力キユー・ポインタ３０１は、ポ
ート２０２の出力キユー１４４の見出し３４０を
指示する。これは、ユーザ・プロセス１４０の内
のカーネル同期式チヤンネル用のオペレーテイン
グ・システム・カーネル・プロセスにより使用さ
れる。カーネル同期式チヤンネルは、プロセツサ
１０１のオペレーテイング・システム・カーネル
間のインターフエースのようなサブルーチン・コ
ールをサポートする。カーネルが他のプロセツサ
にカーネル同期式リクエストを一旦出すと、丁度
サブルーチンのコールおよびリターンのように、
カーネルは、その応答を待たなければならない。
カーネルは、それが係属中のリクエストに応答し
ている限り、他のカーネル同期式リクエストを出
すことができない。しかし、カーネルは、その応
答を待つている間は、いかなるカーネル同期式リ
クエストに対しても、応答を出すことが可能であ
る。プロセツサは、その係属中のリクエストが応
答されるまでは、新たなカーネル同期式リクエス
トを発生することができないので、カーネル同期
式二重チヤンネル２０１はただ１つしかなく、従
つて、各プロセツサ１０１上にはカーネル同期式
ポート２０２はただ１つしかない。同じ理由で、
「入力キユー・フル」条件は、カーネル同期式チ
ヤンネル２０１では起こり得ない。カーネル同期
式チヤンネル２０１の入力キユー１４３および出
力キユー１４４に、シスタム内の各プロセツサ１
０１が利用可能な１データ・エントリが割付けら
れる。これにより、プロセツサ１０１は、それが
カーネル同期応答を待つている間にカーネル同期
式リクエストを受けることが可能になる。

出力キユー制御構造３００に戻ると、「最初の
出力キユー・ポインタ」３０２は、ポート２０２
の出力キユー１４４の連係リスト上の最初の出力
キユー１４４を指示する。未使用出力キユー１４
４は、ポート２０２の部分ではなく、従つて、出
力キユーの連係リスト上にはない。カーネル同期
式以外のポート２０２は、「カーネル非同期式」
および「ユーザ非同期式」二重チヤンネル２０１
に対して使用される。カーネル非同期式チヤンネ
ル２０１は、ユーザ層肯定応答を必要とせず、プ
ロセツサ１０１のオペレーテイング・システム・
カーネル間のメツセージ通過型インターフエース
をサポートする。これらは、即時応答待ちを必要
としない。即ち、きわめて長いサービス時間を有
するオペレーテイング・システム・サービスを実
行する。ユーザ非同期式チヤンネル２０１は、異
なるプロセス上に配置されたユーザ・プロセスの
部分間のチヤンネルである。

「送り出しFIFO空き」（SFE）タイムアウト・
インデイケータ３０３は、パケツトのバス・イン
タフエース回路（BIC）１１０からの伝送が必要
とする最大時間を指示し、肯定応答タイムアウ
ト・インデイケータ３０４は、パケツト肯定応答
を受取側プロセツサ１０１から受取るために必要
な最大時間を指示する。タスク・インデイケータ
３０５は、一般処理が行われるべきか否かを、
MSBI１４６を指示し、パラメータ・インデイケ
ータ３０６は、その処理のパラメータを指示す
る。出力係属・インデイケータ３０７は、出力キ
ユー１４４が処理されるべきエントリを有するか
否かを指示するフラツグである。出力キユー制御
構造３００は、特定の実行に必要なだけの他のエ
ントリを含んでもよい。

各出力キユー１４４は、包括的な情報（キユー
１４４のすべてのデータ・エントリに共通な情
報）を記憶する項目３１１−３１６および３１８
−３１９を含む見出し３４０を有する。次の出力
キユー・ポインタ３１１が、連係リスト内の次の
出力キユーの見出し３４０を指示する。このキユ
ー１４４は、一般出力キユー連係リスト上にない
ので、このポインタはカーネル同期式出力キユー
１４４に対してはヌル（空白）である。スキツ
プ・フラツグ３１２は、MSBI１４６により操作
され、MSBI１４４が、この出力キユーの処理を
飛越すべきか否かを指示する。プロセス待機中フ
ラツグ３１３は、いずれかのプロセスがこの出力
モード１４４上で待機内（「寝込み中」）であるか
否かを指示する。エントリ数インデイケータ３１
４は、このキユー上に存在するデータ・エントリ
の数を指示する。これは、キユー割付けおよび割
付け解除の目的に使用される。ロード・ポインタ
３１５は、送出パケツトをロードするのに利用可
能な次のデータ・エントリ３１７を指示する。ま
たアンロード・ポインタ３１６は、送出されるべ
き次のデータ・エントリ３１７を指示する。中断
（aborted）フラツグ３１８は、オレペーテイン
グ・システム・カーネルにより周期的にチエツク
され、カーネル・ユーザ・プロセスがこのキユー
１４４上で寝込み中であつた間、このキユー１４
４に付属するチヤンネル２０１は中断されるか否
かを示す。またデアロケーシヨン機能３１９は、
キユー１４４に割付けられた共有メモリの割付け
を解除するときに使用されるメモリ割付け解除
（デアロケーシヨン）機能を指定する任意のイン
デイケータである。もしキユー１４４が、インタ
ーフエース・フアクシリテイ１４１の私有メモリ
から割付けられたメモリを有するならば、それは
空白である。この場合も特定の実行により必要な
ときは見出しは追加エントリを含めてもよい。

出力キユー１４４の各データ・エントリ３１７
は、他のプロセツサ１０１に送出されるべきパケ
ツトを示しかつ定義する。データ・エントリ３１
７は多重語エントリである。パケツト制御語
（PCW）３２０は、トグル・ビツト・フイールド
３３１と、パケツトデータを含むメモリ内のバツ
フア・サイズを指定するバツフア・サイズ・フイ
ールド３３２と、送出側バス・インタフエース回
路（BIC）IDフイールド３３３と、出力キユー１
４４内で空きであるフイールド３３４とを含む。
（パケツト内では、フイールド３３４は、クイツ
ク・メツセージ・シーケンス番号を含む。）バツ
フア・アドレス語３２１は、バツフアの開始アド
レスを指定する。相手先ポートID後３２２は、
相手先プロセツサ１０１上の相手先ポート２０２
のIDを指定する。またバス・インタフエース回
路（BIC）制御語３２３は、特に、相手先プロセ
ツサ１０１を指定するバスインタフエース回路
（BIC）１１０用の制御語である。実施例ではエ
ントリ３１７は、４つのユーザ制御語３２４−３
２７を含み、そのうちの１つは、オペレーテイン
グ・システム・カーネルによりパケツト・タイプ
を指定するフラツグとして使用され、残りの３つ
はユーザ指定である。

データ・エントリは、相互間および見出し３４
０と物理的に隣接している必要はない。実施例で
はデータ・エントリ３１７は、循環連係リストと
して実行される。この場合に見出し３４０も、ま
たキユーの最初のエントリ３１７を示すポインタ
を含み、各エントリ３１７は、連係リスト上の次
のエントリ３１７を示すポインタを含む。

各入力キユー１４３は、包括的な情報を有する
項目３４８−３５３および３５６−３５８を含む
見出し３４１を有する。入力キユー・フル・フラ
ツグ３４８は、キユーが満杯であると見なされる
か否かを指示する。低位マーク３４９は、満杯の
キユーが、満杯とはみなされなくなるまでに、い
くつのエントリ３５４を解放しなければならない
かを指示する。プロセス待機中フラツグ３５０
は、プロセス１４０がこの入力キユー１４３の上
で待機中であるか否かを指示する。エントリ数３
５１は、キユー１４３上に存在するデータ・エン
トリ３５４の数を指示する。ロード・ポインタ３
５２は、来入するパケツトで満たされるべき利用
可能な次のデータ・エントリ３５４を指示する。
またアンロード・ポインタ３５３は、ユーザ１４
０に返される最終データ・エントリ３５４を指示
する。中断フラツグ３５６は、出力キユー１４４
の中断フラツグ３１８に相当する入力キユーのフ
ラツグである。アロケーシヨン・フラツグ３５７
は、キユー１４３に割付けられたメモリがインタ
ーフエース・フアシリテイ１４１の私有空間から
のメモリかまたはオペレーテイング・システム・
カーネルにより割付けられた共有メモリかを指定
する。またデキユー・タイプ・インデイケータ３
５８は、データ・エントリ３５４が、どのように
キユー１４３から取外されるか、即ち、割込みに
応答してフアンクシヨン・コールによる同期的
か、またはユーザ・プロセス１４０による直接的
な非同期的か、を指定する。見出しは、同様に追
加のエントリを含んでもよい。データ・エントリ
３５４は、多重語エントリである。各データ・エ
ントリ３５４は、他のプロセツサ１０１から受取
られたパケツトを示す。１つのデータ・エントリ
３５４は、受取られたパケツトから得られたパケ
ツト制御語３２０と、パケツトを介して受取られ
たデータが記憶されているバツフアの最初のメモ
リ内のアドレスを指定するバツフア・アドレス語
３５５とを含む。データ・エントリ３５４は、実
施例では、受取られたパケツトから得られた４つ
のユーザ制御語３２４−３２７をも含む。

出力キユー・データ・エントリ３１７の場合と
同様に、エントリ３５４は、物理的に隣接してい
る必要はなく、循環連係リストとして実行可能で
ある。この場合もまた、見出し３４１は、キユー
の最初のエントリ３５４を示すポインタをを含
み、各エントリ３５４は、連係リスト上の次のエ
ントリ３５４を示すポインタを含む。

応答キユー１４２は、入力されるべき次の応答
エントリ３６２を示すロード・ポインタ３６０
と、取外される最後の応答エントリ３６２を指す
アンロード・ポインタ３６１とを含むヘツダ３４
３を有する。応答エントリ３６２は単一語エント
リである。ダグ・フラツグ３７０は、エントリの
種類（例、入力キユーに関連するかまたは出力キ
ユーに関連するか）を識別し、これによりデー
タ・フイールド３７１が含むデータの種類を指定
する。応答エントリ３６２は、見出し３４３とま
たは相互に隣接する必要はない。

第６図および第７図は、パケツトを他のプロセ
ツサ１０１に送出するときのインターフエース・
フアシリテイ１４１の作業を示すフローチヤート
で、キユー構造１４５の出力キユー１４４の用法
を示す。

パケツトを他のプロセツサ１０１に送出するこ
とを希望するユーザ・プロセス１４０は、出力キ
ユー１４４の中の利用可能なデータ・エントリ３
１７を得るために、ステツプ400で、GETPコー
ルを介してフアシリテイ１４１を呼出す。呼出し
の一部として呼出しプロセス１４０はパケツトを
取出したいポート２０２を指定する。

呼出しに応答して、フアシリテイ１４１は、ス
テツプ401で、指定された送出側ポート２０２の
ロードポインタ３１５を得る。フアシリテイ１４
１は、指定された送出側ポート２０２のポート構
造３８０にアクセスすることにより、そこから出
力キユー・ロード・ポインタ３８１を得、次にポ
インタ３８１により指示された出力キユー１４４
の見出し３４０をアクセスして、ロード・ポテン
タ３１５を得る。インターフエースフアシリテイ
１４１は、次にテツプ402で、キユーのロードポ
インタ３１５とアンロード・ポインタ３１６とを
比較することにより、この出力キユー１４４上で
空きのデータ・エントリ３１７が利用可能である
か否かをチエツクする。もし両ポインタが等しく
なければ、エントリ３１７は利用可能で、フアシ
リテイ１４１は、ステツプ409で、ユーザ・プロ
セス１４０を呼出すためのロード・ポインタ３１
５をリターンする。

ロード・ポインタ３１５とアンロード・ポイン
タ３１６が等しい場合、出力キユー１４４は、満
杯である。従つて、フアシリテイ１４１は、ステ
ツプ403で、プロセス待機中フラツグ３１３をセ
ツトして、プロセス１４０がこのキユー上で待機
中であることを指示する。次にフアシリテイ１４
１は、ステツプ404でアンロード・ポインタ３１
６の値をチエツクして、ステツプ402でのチエツ
ク以後は、その値が変つたか否かを判定する。こ
の値の変化は、データ・エントリ３１７に空きが
できたことを示し、従つて、フアシリテイ１４１
は、ステツプ405で、プロセス待機中フラツグ３
１３をクリヤして、ステツプ401へ戻る。

アンロード・ポインタ３１６が変化しなかつた
場合、出力キユー１４４は、まだ満杯のままであ
る。従つて、フアシリテイ１４１は、ステツプ
406で、通常のUNIXシステムの方法で、プロセ
ス１４０にこの出力キユー１４４上で寝込む（待
機する）ようリクエストを出す。プロセスを寝込
ませることに含まれるアクテイビテイは、プロセ
スが寝込むときのプロセサ状態を保存すること
と、この出力キユーのアドレスに付属の寝込み中
プロセス・リストにこのプロセスのIDを追記す
ることを含む。インターフエース・フアシリテイ
１４１は、次にステツプ407で、他のプロセス１
４０への応答および他のプロセス１４０からその
他の呼出しの処理などの他の作業を継続する。

パケツトを送出した結果、MSBI１４６が、プ
ロセス待機中フラツグ３１３がセツトされる出力
キユー１４４から１つのデータ・エントリ３１７
を抜出す時、MSBI１４６は、割込みを出す（第
１１図のステツプ626−629を参照）。この割込み
は、インターフエース・フアシリテイ１４１で受
取られ、第２４図に示す方法および以下の説明の
ように、処理される。この処理の一部として、寝
込み（待機）中のプロセスは呼び起される。寝込
みプロセスを呼び起こしてそのプロセスの実行を
再開するときに、プロセスが寝込んだときのプロ
セス状態が回復される。この活動は、ステツプ
408でインターフエース・フアシリテイ１４１の
実行を再開させ、フアシリテイ１４１は、ステツ
プ401に戻つてデータ・エントリ３１７の利用が
可能か否かを再びチエツクする。

インターフエース・フアシリテイ１４１は、ス
テツプで409で、出力キユーロードポインタ３１
５を戻してプロセス１４０を呼び出すと、プロセ
ス１４０は、バス・インタフエース回路（BIC）
内に制御語３２３とユーザ語３２４−３２７を入
れる。ユーザ同期式チヤンネルのデータ・エント
リ３１７の語３２０のフイールド３３１および語
３２３，３２３、またカーネル同期式または非同
期式チヤンネルの語３２０のフイールド３３３
は、出力キユー１４４が割付けられたときに入れ
られている。もし語３２１で指示されるようなデ
フオルト・バツフアの使用を望まないならば、プ
ロセス１４０は、また他のバツフアを指示するよ
うに語３２１を変えてもよい。プロセス１４０
は、送出したいデータを語３２１で指示されたバ
ツフア内に記憶する。次にプロセス１４０は、第
７図のステツプ500で、WRITEPコールを介し
て、フアシリテイ１４１を呼出し、埋められたデ
ータ・エントリ３１７によつて示されるパケツト
が送出されることをリクエストする。WRITEP
コールを付帯するパラメータは、すべてのチヤン
ネル・タイプ用の相手先ポートIDおよびカーネ
ル・チヤンネル用の相手先BIC IDを含む。

呼出しに応答して、フアシリテイ１４１は、ス
テツプ501で、相手先プロセツサ１０１がプロセ
ツサ間通信のために、活動状態とみなされるか否
かをチエツクする。フアシリテイ１４１は、これ
を、送出側ポート２０２のポート構造３８０のエ
ントリ３８５をアクセスすることにより行ない、
ステツプ500で呼出されることにより指定された
ポート２０２のチヤンネンル２０１がユーザ・チ
ヤンネルであるかまたはカーネルチヤンネルであ
るかを判定する。チヤンネル２０１が、ユーザ・
チヤンネルならば、フアシリテイ１４１は、ポー
ト構造３８０のステータス・インデイケータ３８
７をアクセスし、ポート２０２が割付けられてい
る、即ち、結合されているか否かを判定する。も
し割り付けられている場合は、相手先は活動状態
であるとみなされる。

チヤンネル２０１が、カーネル・ポートであれ
ば、フアシリテイ１４１は、ポート構造３８０の
エントリ３８６により指示されたアレーをアクセ
スし、相手先ポート２０２は、相手先プロセツサ
１０１の中に識別されるか否かを判定する。相手
先ポート２０２が識別されないならば（例、それ
用の値がヌルである場合）、相手先プロセツサ１
０１は、活動状態でなないとみなされる。

ステツプ501では、相手先が、活動状態でない
と判定されると、フアシリテイ１４１は、ステツ
プ507で、リターンし、ユーザ・プロセス１４０
をリクエストして、そのことを通知する。

相手先が活動状態であると判定されると、フア
シリテイ１４１は、ステツプ502で、送出側ポー
ト２０２の出力キユー１４４の次に利用可能なデ
ータ・エントリ３１７をアクセスする。フアシリ
テイ１４１は、送出側ポート２０２のポート構造
３８０の出力キユー・ポインタ３８１をアクセス
して、どの出力キユー１４４が送出側ポート２０
２に対応するかを判定し、次に、識別された出力
キユー１４４のロード・ポインタ３１５をアクセ
スして、次に利用可能なデータエン・エントリ３
１７を見出し、そのエントリ３１７をアクセスす
る。

ステツプ503において、フアシリテイ１４１は、
アクセスされたデータ・エントリ３１７のフイー
ルド３３１内にトグル・ビツト値をセツトする。
フアシリテイ１４１は、送出側ポート２０２のポ
ート構造３８０のエントリ３８３から固有のトグ
ル・ビツト値を得て、次にエントリ３８３内のト
グルビツト値を変更する。

ステツプ504で、フアシリテイ１４１は、アク
セスされたデータ・エントリ３１７を完成す。フ
アシリテイ１４１は、例えば、語３２１上でアド
レス変換機能を実行する。カーネル・チヤンネル
出力キユー・エントリ３１７に対しては、フアシ
リテイ１４１は、また、ステツプ501で判定され
た相手先ポート２２０IDを語３２２内に記憶し、
またステツプ500で受取られた相手先プロセツサ
１０１のバス・インタフエース回路（BIC）１０
０のIDを語３２３に記憶する。フアシリテイ１
４１は、語３２３のビツトを指示する「クイツ
ク」メツセージはセツトしない。データ・エント
リは、これで完成し、ステツプ505で、フアシリ
テイ１４１は、出力キユー１４４のロード・ポイ
ンタ３１５を進めて、次の空きデータ・エントリ
３１７を指示する。次に、ステツプ506で、フア
シイテイ１４１は、出力キユー制御構造３００の
出力係属・フラツグ３０７をセツトすることによ
り、MSBI１４６を起動して、出力キユー１４４
を処理する。次にステツプ507で、フアシリテイ
１４１は、リターンして、ユーザ・プロセス１４
０をリクエストして、前記アクテイビテイの完成
を通知する。

第８図ないし第１１図は、パケツトを他のプロ
セツサ１０１に送出す時MSBI１４６の作業をフ
ローチヤートにしたもので、これによりキユー構
造１４５の出力キユー１４４および応答キユー１
４２の用法がわかる。

第１図のシステムが、ステツプ597に起動され
ると、MSBI１４６は、出力キユー制御構造３０
０の「受取りFIFOに空きはない」のイデイケー
タおよび出力係属・フラツグ３０７のモニタを開
始する。ステツプ598で、受取りFIFOに空きでな
いことが分かると、ステツプ600で、MSBI１４
６は、受取られたパケツトの処理を実行する。こ
の受取られたパケツトの処理は、第１８−２０図
にフローチヤートで示され、後述する。受取り
FIFOに空きがあると、ステツプ599で、MSBI１
４６は、フラツグ３０７がセツトされているか否
かをチエツクする。フラツグ３０７がセツトされ
ていないか、又は、受取られたパケツトの処理が
終ると、MSBI１４６は、ステツプ598に戻る。

ステツプ599で、出力係属・フラツグ３０７を
検知したことに応答して、ステツプ601で、
MSBI１４６は、送出すべき出力キユー・デー
タ・エントリ３１７の探索を開始する。MSBI１
４６は、構造３００のポインタ３０１，３０２、
及び、次の出力キユーポインタ３１１を利用し
て、処理すべき出力キユー１４４を見出す。次
に、MSBI１４６は、その出力キユー１４４のエ
ントリ３１２をチエツクして、このキユー１４４
を飛び越すべきか否かを判定する。セツトされた
スキツプ・フラツグ３１２は、付属チヤンネル２
０１の他端におけるポート２０２の入力キユーは
満杯で、従つて、パケツトを受取ることができな
いことを示す。従つて、ステツプ602で、その出
力キユー１４４は、送出し可能なデータ・エント
リ３１７を有するとは判定されない。この場合に
は、ステツプ603の指示のように、MSBI１４６
は、ステツプ601に戻つて、他の出力キユー１４
４を探索する。

スキツプ・フラツグ３１２がセツトされていな
いと、MSBI１４６は、ポインタ３１５，３１６
を比較して、両者が等しいか否かを判定する。ポ
インタ３１５，３１６が等しい場合、出力キユー
１４４には、空きがあり、送出すべきデータ・エ
ントリ３１７を有しない。従つて、ステツプ602
では、送出可能なデータ・エントリ３１７は見出
されず、ステツプ603の指示のように、MSBI１
４６は、ステツプ601に戻つて他の出力キユー１
４４を探索する。ポインタ３１５，３１６が等し
くない場合、ステツプ602で、出力キユー１４４
は少なくとも１つの送出可能なデータ・エントリ
３１７を有し、MSBI１４６は、アンロード・ポ
インタ３１６により指示されたデータ・エントリ
３１７をアクセスし、そのエントンにより示され
るパケツトを、その相手先に送出す。

パケツトを送出した（以下に説明）後に、
MBSI１４６は、ステツプ601に戻つて、送出す
べき次のデータ・エントリ３１７を求めて、その
出力キユー１４４を探索し、キユー１４４のすべ
てのエントリが送出されるまで、この処理を反復
する。次に、ステツプ603で、MSBI１４６は、
ステツプ601に戻つて他の出力キユー１４４を探
索する。

MSBI１４６は、カーネル同期式チヤンネルの
出力キユー１４４で、出力キユー処理を開始す
る。ステツプ601で、MSBI１４６は、まず出力
キユー制御構造３００のエントリ３０１をアクセ
スし、カーネル同期式チヤンネルの出力キユー１
４４を見出す。カーネル同期式チヤンネルの出力
キユー１４４を処理した後に、MSBI１４６は、
出力キユー制御構造３００に戻つて、出力キユー
制御構造３００のポインタ３０２をアクセスし
て、出力キユーの連係リスト上の最初の出力キユ
ー１４４を見出す。次にMSBI１４６は、この出
力キユーをアクセスして、前記のようにそれを処
理する。しかし、ステツプ603では、MSBI１４
６は、連係リスト上の出力キユー１４４から出力
キユーのポインタ３１１を用いて、連係リスト上
で次の出力キユー１４４を見つけ出す。MBSI１
４６は、連係リスト上で前記のような方法で各出
力キユー１４４を処理する。

連係リスト上の最終出力キユー１４４の次番出
力キユー・ポインタ３１１は、空白エントリを有
する。ステツプ603で、MSBI１４６が、この空
白エントリ３１１に遭遇したとき、それは、連係
リストの最終端に到達して、それまでの送出可能
なデータエントリ３１７はすべて送出したことを
指示する。その業務が完了すると、MSBI１４６
は、ステツプ598に戻つて新たな業務を探求する。

MSBI１４６によるパケツトを送出しならびに
MSBI１４６によるパケツトの受取りは、MSBI
１４６によるバス・インタフエース回路（BIC）
１１０のバツフア１４７との直列通信を含む。従
つて、パケツトの送り出しに含まれるステツプを
説明するまえに、少し本題を離れて、第１２図に
示すようにバツフア１４７とそのMSBI１４６へ
のインターフエースとを考えるほうが有益であ
る。

バツフア１４７は、他のプロセツサ１０１に送
出されるパケツトを一時的に保有するための送出
しFIFO９２１と、論理的には送出しFIFO９２１
の延長部分であり、そのアドレスにはパケツトの
最後の語が書き込まれるところのパケツト終端
（EOP）レジスタ９１７と、他のプロセツサ１０
１から受取られたパケツトを一時的に保有するた
めに受取りFIFO９２３と、他のプロセツサ１０
１から受取られた特定の肯定応答パケツトを一時
的に保有するための「クイツク」メツセージ・レ
ジスタ９１８と、パケツトの相手先およびタイプ
ならびにこれらに関係のないその他の種々の機能
を指定するのに使用されるBIC制御レジスタ９１
３と、バス・インタフエース回路（BIC）１１０
と、FIFOレジスタまたは「クイツク」メツセー
ジ・レジスタから読取られたあるいはそれに書込
むまれたりする最終パケツトと、の両方の状態を
MSBI１４６に送り返すのに使用される複数のシ
ングル・ビツト・インデイケータからなるステー
タス・レジスタ９１６とを含む。ステータス・レ
ジスタ９１６インデイケータは、読取られるとそ
の後クリヤされるという性質を有する。

FIFOおよびレジスタは、プロセツサ１０１の
メモリ・アドレス空間９０１内へマツプ化されて
いる。第１２図に示すように、アドレス(J)への書
込みは、送出しFIFO９２１を書込むことになる。
アドレス(J)の読取りは、受取りFIFO９２３を読
取ることになる。アドレス(K)への書込みは、
EOPレジスタ９１７を書込むことになる。アド
レス(K)の読取りは、「クイツク」メツセージレジ
スタ９１８を読取ることになる。アドレス(L)への
書込みは、制御レジスタ９１３に書込むことにな
る。またアドレス(M)の読取りは、レジスタ９１６
を読取ることになる。前記のアドレスは、メモ
リ・スペクトル内で隣接してアドレス番号が付け
られる必要はない。

ここで第８図のステツプ602に戻るが、送出す
べきデータ・エントリ３１７を出力キユー１４４
内に見出すと、第９図のステツプ608で、MSBI
１４６は、バス・インタフエース回路（BIC）１
１０の送出しFIFO９２１に空きがあるか否かを
チエツクする。MSBI１４６は、ステータス・レ
ジスタ９１６を読取ること、およびそのSFE（送
出しFIFO空き）ビツトの状態をチエツクするこ
とにより判定する。

送出しFIFO９２１に空きがないことがわかる
と、MSBI１４６は、出力キユー制御構造３００
のインデイケータ３０３をアクセスして、SFEの
タイムアウト期間を求め、ステツプ609でその期
間を数え始める。ステツプ610、MSBI１４６は、
SFEのタイムアウト期間を数えながら、ステータ
ス・レジスタ９１６のSFEビツトのチエツクを継
続する。送出しFIFO９２１が空きになるまえに、
期間がタイムアウトすると、これは、バス・イン
タフエース回路（BIC）１１０のトラブル発生を
意味する。従つて、MSBI１４６は、ステツプ
619でバス・インタフエース回路（BIC）１１０
をリセツトして、それを初期化する。次に、
MSBI１４６は、応答キユー１４２を介して、ト
ラブルをインターフエース・フアシリテイ１４１
に通知する。ステツプ604で、MSBIは、応答キ
ユー１４２内でロード・ポインタ３６０により指
示された応答エントリにアクセスし、タグ・フイ
ールド３７０をセツトしてエラー状態を識別し、
データ・フイールド３７１内にエラー状態により
影響されるキユー１４４の識別ラベルを記憶す
る。次に、ステツプ605で、MSBI１４６は、ロ
ードポインタ３６０を進めて、次の自由な応答エ
ントリ３６２を指示し、ステツプ606でプロセツ
サ１０１のフアシリテイ１４１に割込みを出す。
次に、ステツプ640、でMSBI１４６は、非作動
状態となり、この時、MSBIは、タスク・フラツ
グ３０５をモニタする。このタスク・フラツグ３
０５がインターフエース・フアシリテイ１４１に
よりセツトされるとき、MSBI１４６は、パラメ
ータ３０６により指定されたタスクを実行する。
タスクはステツプ598へのリターンを含んでもよ
い。

フアシリテ１４１は第２４図に示すように割込
みに応答する。

ステツプ608で、送出しFIFO９２１に空きがあ
ることが判明するか、又は、ステツプ610で、
SFEタイムアウト期間がくるまえに空きになつた
とすると、MSBI１４６は、送出されるべきデー
タ・エントリ３１７のバス・インタフエース回路
（BIC）制御語３２３をアクセスし、ステツプ612
で、その相手先IDとパケツト・タイプの内容と
をBIG制御レジスタ９１３に書込む。次にステツ
プ631で、MSBI１４６は、送出されるべきデー
タ・エントリ３１７のパケツト制御語３２０にア
クセスしてクイツク・メツセージ・シーケンス番
号をパケツト制御語のフイールド３３４内に入れ
る。シーケンス番号は、丁度MSBI１４６により
保持されたシーケンス・カウントであり、返答肯
定応答メツセージをパケツトに付属させるのに使
用される。次にステツプ632で、MSBI１４６は、
このカウントを１つ増す。次にステツプ613で、
MSBI１４６は、パケツト制御語３２０を「送出
しFIFO」９２１に書込む。MSBI１４６は、ま
たステツプ633で、送出されるべきデータ・エン
トリ３１７の相手先ポートID３２２をアクセス
して、そ例を「送出しFIFO」９２１に書込む。
次に、MSBI１４６は、送出されるべきデータ・
エントリ３１７の語３２１をアクセスして、パケ
ツトにより転送されることをユーザが希望するデ
ータをホールドするバツフアの位置を決定し、ス
テツプ614でデータを「送出しFIFO」９２１のメ
モリ・マツプ化アドレスに書込むことにより、デ
ータの「送出しFIFO」９２１へのDMA転送を
実行する。

バツフアからBIC「送出しFIFO」９２１へのデ
ータ語のDMA転送の完了に続いて、MSBI１４
６は、ユーザ制御語３２４−３２７にアクセスし
て、第１０図のステツプ607で、それらを「送出
しFIFO」９２１に書込む。MSBI１４６は、ま
たプロセツサ１０１が知つている現在時刻をプロ
セツサ１０１から得て、ステツプ615で、その時
刻をパケツトに対するタイム・スタンプとして、
EOPレジスタ９１７のアドレスに書込む。この
EOPレジスタ９１７アドレスに書込むことは、
結局タイム・スタンプを「送出しFIFO」９２１
に書込むことになるが、これはその時刻が全パケ
ツトの所有であることをバス・インタフエース回
路（BIC）１１０に合図し、パケツトにバス１５
０の競合をさせ、パス１５０を介してパケツトを
その相手先まで伝送させる。

MSBI１４６が、バス・インタフエース回路
（BIC）１１０に送出したパケツトを第１３図に
示す。これは、出力キユー・データ・エントリ３
１７の語３２０，３２２および３２４−３２７
の、DMA転送によりバツフアからプロセツサ１
０１のメモリ内に転送されるデータ語１０２３、
およびタイム・スタンプを保有する語３２８とか
らなる。

第１０図に戻つて、EOPレジスタ９１７に書
込むと、MSBI１４６は、ステツプ616で、出力
キユー制御構造３００のインデイケータ３０３に
より指定されたSFEタイムアウト期間を数えはじ
める。次にMSBI１４６は、ステツプ617で、ス
テータス・レジスタ９１６をモニタして反復チエ
ツクし、ステツプ618に指示されるように、SFE
ビツトおよびRNACK（否定応答）を読取る。

ステツプ618で、「送出しFIFO」９２１に空き
がある（全パケツトが送出された結果として）こ
とをSFEビツトが指示する前に、SFEタイムアウ
ト期間が満了したならば、これは連係層１０にお
けるハードウエア・トラブルの指示である。従つ
て、MSBI１４６は、第９図のステツプ619で、
バス・インタフエース回路（BIC）１１０にリセ
ツト信号を送り、応答キユー１４２にエントリを
形成してフアシリテイ１１４に通知する。

第１０図のステツプ618で、パケツトの送り出
しが完了する前に、相手先のプロセツサ１０１の
バス・インタフエース回路（BIC）１１０から
RNACK（否定応答）信号を受けたことをステー
タス・レジスタ９１６のRNACKビツトが指示し
た場合、これは、例えば、相手先の受取りFIFO
９２３のオーバーフローの理由で相手先プロセツ
サ１０１がBIG１１０が全パケツトを受取り損つ
たことの指示である。相手先プロセツサ１０１の
バス・インタフエース回路（BIC）１１０に回復
時間を与えるために、MSBI１４６は、ステツプ
620で、（出力キユー１４４のデータ・エントリ３
１７の処理を中止して）、出力キユー１４４をバ
イパスし、第８図のステツプ601に戻つて、送出
されるべき他の出力キユー１４４のデータエント
リ３１７を探索する。

第１０図のステツプ618で、SFEタイムアウト
期間が完了となる前に、またはRNACK信号が受
取られる前に、全パケツトが送出されたことを
MSBI１４６が検出すること、これは、相手先プ
ロセツサ１０１のバス・インタフエース回路
（BIC）１１０へのパケツト転送が成功したこと
の指示である。ステツプ630で、MSBI１４６は、
構造３００のインデイケータ３０４で指定された
ACK（肯定応答）期間を数えはじめる。

次い、MSBI１４６は、ステータス・レジスタ
９１６をモニタして、ステツプ621で指示される
ように、そのQMNE（「クイツク」メツセージ・
レジスタは空白でない）ビツトをチエツクする。
QMNEビツトが相手先プロセツサ１０１MSBI
１４６から「クイツク」メツセージの受取りを指
示する前に、ACKタイムアウト期間が満了とな
つた場合、これは、相手先プロセツサ１０１の
MSBI１４６による送出しパケツトの受取りが不
成功に終つたことの指示である。相手先MSBI１
４６に回復時間を与えるために、MSBI１４６
は、ステツプ620で、現在処理中の出力キユー１
４４のデータ・エントリ３１７の処理を中止し
て、第８図のステツプ601戻り、送るべき他の出
力キユー１４４のデータ・エントリ３１７を探索
する。

第１０図のステツプ621で、前記期間内に
MSBI１４６が相手先ステツプから「クイツク」
メツセージの受取りを検出した場合、MSBI１４
６は第１１図のステツプ622で、バス・インタフ
エース回路（BIC）１１０の「クイツク」メツセ
ージ・レジスタ９１８を読取つて、、「クイツク」
メツセージを得る。

「クイツク」メツセージは、第１４図に線図で
示す。これは、このクイツク・メツセージによる
応答を受けたパケツトのクイツク・メツセージ・
シーケンス番号フイールド３３４、そのメツセー
ジの発生元を識別する「送出しBIC ID」フイー
ルド１１０１、およびこのメツセージは応答され
たパケツトの肯定応答（ACK）であるか否定応
答（NACK）であるかを指示するタイプ・フイ
ールド１１０２とから成る単一語パケツトであ
る。

第１１図のステツプ622で、「クイツク」メツセ
ージを読取つた後に、MSBI１４６は、ステツプ
623で受取られた「クイツク」メツセージのタイ
プ・フイールド１１０２を調査して、メツセー
ジ・タイプを判定する。「クイツク」メツセージ
がNACK（否定応答）であれば、これは、入力キ
ユー１４３オーバーフローが発生したので、パケ
ツトは相手先MSBI１４６により節に受取られな
かつたことを指示する。トラブル発生状態を相手
先プロセツサ１０１で回復する時間を与えるため
に、送出側MSBI１４６は、ステツプ624で、そ
れが現在処理中の出力キユー１４４スキツプ・フ
ラツグ３１２をセツトする。エントリ３１２がセ
ツトされている間は、MSBI１４６は、その出力
キユー１４４のいかなるデータ・エントリ３１７
も処理せず、送出しない。次に、MSBI１４６
は、第８図のステツプ601に戻つて、送出される
べき他の出力キユー１４４のデータ・エントリ３
１７を探索する。第１１図のステツプ623で検査
された「クイツク」メツセージが、ACK（肯定応
答）であれば、これは相手先プロセツサ１０１に
よるパケツトの受取りが成功したことを指示す
る。従つて、MSBI１４６は、出力キユー１４４
のアンロード・ポインタ３１６をアクセスして、
ステツプ625でアンドロード・ポインタ進め、こ
れにより送出されたエントリ３１７を出力キユー
１４４から有効に削除可能である。次に、ステツ
プ626で、MSBI１４６は、フラツグ３１３をチ
エツクして、この出力キユー１４４の上でいずれ
かのプロセス１４０が待機中であるかを判定す
る。待機中でなければ、MSBIは、第８図のステ
ツプ601に戻つて送られるべき他の出力キユー・
データ・エントリ３１７を探索する。

あるプロセス１４０がこの出力キユー１４４上
で待機中であれば、MSBI１４６は、パケツトの
転送の成功をフアシリテイ１４１に通知する。第
１１図のステツプ627で、MSBI１４６は応答キ
ユー１４２内にロード・ポインタ３６０により指
示された応答エントリ３６２をアクセスし、出力
キユー応答を識別するためにタグ・フラツグ３７
０をセツトし、データ・フイールド３７１内に出
力キユーの見出し３４０のアドレスを記憶する。
次にMSBI１４６は、ステツプ628で、次に自由
な応答エントリ３６２を指示するためにポインタ
３６０を進め、ステツプ629で、プロセツサ１０
１のフアシリテイ１４１に割込みを出す。次に
MSBIは、第８図のステツプ601に戻つて、送出
すべき他の出力キユーデータ・エントリ３１７を
探索する。

フアシリテイ１４１は割込みの受取りに対し第
２４図に示すように応答する。

［連係層］ 第１図のバス・インタフエース回路（BIC）１
１０およびバス１５０を第１５図に示す。バス・
インタフエース回路（BIC）１１０は、「受取り
FIFO」９２３と、「送出しFIFO」９２１と、「ク
イツク」メツセージレジスタ９１８と、からなる
データ・バツフア装置１２２０を含む。バス・イ
ンタフエース回路（BIC）１１０は、また、制御
装置１２１４、制御レジスタ９１３と、ステータ
ス・レジスタ９１６と、パケツト終端（EOP）
レジスタ９１７をも含む。これらの装置は、プロ
セツサ１０１バス・インタフエース回路（BIC）
１１０との間、およびプロセツサ１０１間の通信
内に含めらる。「受取りFIFO」９２３は、来入パ
ケツトの貯蔵所であり、一方「送出しFIFO」９
２１は、送出パケツトの貯蔵所である。「クイツ
ク」メツセージ・レジスタ９１８は、受取られた
「クイツク」メツセージ用の貯蔵所であつて、単
一語高優先順位パケツトである。制御レジスタ９
１３は、送出されるべきパケツトの相手先の識別
ラベルを指定するのに使用され、またプロセツサ
１０１は、バス・インタフエース回路（BIC）１
１０のアクテイビテイを制御する手段も備えてい
る。ステータス・レジスタ９１６は、バス・イン
タフエース回路（BIC）１１０の状態および
FIFO９２１，９２３から読取られたりまたはそ
れらに書込まれたりする最終パケツトに関する情
報をプロセツサ１０１に送り返すために使用され
る。またEOPレジスタ９１７は、バス・インタ
フエース回路（BIC）１１０のバス１５０へのア
クセスの競合を開始させるために使用される。
EOPレジスタ９１７は、機能的には「送出し
FIFO」９２１の延長部であり、EOPレジスタ９
１７のアドレスに書込まれルデータは実際には
FIFO９２１に書込まれ、またEOPレジスタ９１
７は、最終パケツト後を添付けするために「送出
しFIFO」９２１に送出す追加のパケツト終端ビ
ツトを発生する。

プロセツサ１０１は、「送出しFIFO」９２１、
制御レジスタ９１３、およびEOPレジスタ９１
７に対する書込みアクセスを有し、またステータ
ス・レジスタ９１６、「受取りFIFO」９２３、お
よび「クイツク」メツセージ・レジスタ９１８に
対する読取りアクセスを有する。実施例では、こ
れらの装置は、プロセツサ１０１のアドレス空間
内にマツプ化され（第１２図参照）、そのメモ
リ・アドレス・バスを介してアドレスされる。こ
の場合に、プロセツサ・バス１２０３は、プロセ
ツサ１０１のメモリ・バスの単なる延長部であ
る。例えば、プロセツサの周辺バスを使用するよ
うな代替バス装置は同様に容易に考案可能であ
る。

装置９１３−９１８，９２１，９２３のいずれ
かがプロセツサ１０１によりアドレスされると、
制御装置１２１４は、バス１２１５を介して、プ
ロセツサ１０１から読取りまたは書込み信号を受
取る。制御装置１２１４は、アドレスおよび特定
操作（読取りかまたは書込みか）の２つの特定ビ
ツトを調査して、４つにアドレス可能なこれら装
置のいずれかを選択し、またプロセツサ１０１か
らアドレス可能装置へのアクセスをよく知られた
方法により制御する。バツフア１４７のFIFOお
よびレジスタへの読取りおよび書込みアクセスの
個別制御を実行するために、有限状態マシンまた
は類似の論理を使用可能である。これらの操作を
実行する回路および論理は当業者には既知である
ので、ここでは触れない。

制御装置１２１４は、アドレス情報を復号する
ために必要な復号器と、有限状態マシンを実行す
るための「フイード・プログラム可能論理配列
（FPLAs）」および「フイールド・プログラム可
能論理シーケンサ（FPLSs）」と、からなる。こ
れらの装置はすべて市販され、所定機能を実行す
るこれらの使用法は周知である。

プロセツサ１０１は、メモリーマツプ化FIFO
アドレスに反復書込みを実行することにより、パ
ケツトを一時に一語ずつ「送出しFIFO」９２１
にロードする。FIFO９２１内には一時に一つの
パケツトしか入れられない。実施例では、プロセ
ツサ１０１がパケツトの語を「送出しFIFO」９
２１に書込むときに、パリテイ・ジエネレータ１
２２７が各データ語に対するパリテイ・コードを
自動的に計算し、FIFO９２１内に語と一緒にパ
リテイ・コードも記憶する。

FIFO９２１は、制御装置１２１４よりモニタ
される通常の「バツフア空き」指示を備えた標準
市販のFIFOである。FIFO９２１内に記憶される
最初の語は、「バツフア空き」の指示を否定し、
制御装置１２１４によりステータス・レジスタ９
１６のSFEビツトをクリアする。

プロセツサ１０１は、パケツトの最後の一語の
みをEOPレジスタ９１７のアドレスに書込んで、
パケツトの終端を指示する。パリテイ・ジエネレ
ータ１２１７は、同様にこの語に対するパリテ
イ・コードも計算し、それを「送出しFIFO」９
２１に送出する。

「送出しFIFO」９２１に伝送するパケツトの
データ語と共に、プロセツサ１０１は、また制御
レジスタ９１３にバス・インタフエース回路
（BIC）制御語３２３も伝送する。バス・インタ
フエース回路（BIC）制御後は、、７ビツトの相
手先識別コード（DID）と１ビツトのパケツト・
タイプ・コードとからなる。相手先コードは、パ
ケツトが伝送されるべき相手先プロセツサ１０１
のBIG１１０そのもの、またはそのアドレスであ
る。パケツト・タイプ・コードは、パケツトがレ
ギユラー・メツセージかまたは「クイツク」メツ
セージかを指示する。

この実施例のシステムにおいては、データ語
は、32ビツトからなり、各々パリテイ・ジネレー
タ１２２７により発生される４つのパリテイ・ビ
ツトが付加される。「送出しFIFO」９２１は、前
記の36ビツトとEOPレジスタ９１７により発生
されるパケツト終端ビツトを収容するように37ビ
ツトの幅を有する。更に、EOPレジスタ９１７
もまた、パケツトの最終の語が受取られたことを
制御装置１２１４に指示するEOPW（パケツト終
端語）出力信号を発生する。EOPW信号は、制
御装置１２１４に対し相互連結バス１５０に対す
る競合を行わせる。

相互連結バス１５０は、並列バスで、これはア
ービタ回路１２１１が結合されている多重ビツト
「プライオリテイ」バス１２５１を含む。バス選
択は、バス・アクセスをプライオリテイ（優先順
位）ベースで行なう多数の既知のバス選択方法の
いずれかで実行可能である。公知のバス装置は、
選択プロトコルが定義されている標準Ｓ−100バ
スである。アービタ回路１２１１は、Ｓ−100バ
スに対する指定品のような周知のアービタ回路ま
たは多数の競合物の中から選択しかつ高優先順位
取合物に許可信号を与える類似回路でよい。この
実施例のシステムにおいては、ある１つのバス・
サイクルにバス１５０を取合う（競合する）全て
のアービタ１２１１は、後続のバス・サイクルで
活性化されるアービタ１２１１がバス１５０を捕
獲することを許可される前に、サービスを受ける
ようにバス１５０に対し「公正な」アクセスを与
えるように設けられている。このようなバス割付
けを実行する装置は、「記憶装置グループ・バス
割付けシステム」という名称の米国特許第
4514725号および第4384323号に開示されている。
いわゆる「公正アクセス」システムうを用いてバ
ス１５０を取合う一群のバス・インタフエース回
路（BIC）１１０は、バス１５０のBSTリード
１２６０を指定する。取合い（競合）はいくつか
のバス・サイクルの間継続されるが、BSTリー
ド１２６０が指定されている限り、他のバス・イ
ンタフエース回路（BIC）１１０は、バス１５０
を取合うことをしない。あるバス・インタフエー
ス回路（BIC）１１０が、競合プロセスにあると
き、それは「コンテンド」（CONTEND）リード
１２６１を指定する。バス・インタフエース回路
（BIC）１１０が、バス１５０を捕獲すると、そ
れは、リード１２６１を開放して「ホールド」
（HOLD）リード１２５９を指定し、パケツト転
送期間中それを指定したまま保持する。

「プライオリテイ」（PRIORITY）バス１２５
１は、８本の優先順位リードを有する８ビツト・
バスである。このような装置は、論理的には、Ｓ
−100アービタ回路を用いて255種類の優先順位を
形成するのに使用できる。アービタ１２１１は、
「プライオリテイ」バス１２５１の８本のリード
の全てに接続される。アービタ１２１１は、ID
レジスタ１２１２から、独自の７ビツト識別語を
受取る。この識別語は、プロセツサ１０１とバ
ス・インタフエース回路（BIC）１１０との一致
を定義し、これは、またバス１５０のアクセスの
為のプロセツサ１０１の優先順位としても利用さ
れる。アービタ１２１１は、また制御レジスタ９
１３から送出されるパケツトは、通常のデータ・
パケツトかまたは優先順位の高い「クイツク」メ
ツセージかを示す単一ビツトの識別ラベルを受け
る。アービタ１２１１は、開放コレクタ論理ゲー
トなどを使用して、付属のプロセツサ１０１の優
先順位を定義するように指定された「プライオリ
テイ」バス１２５１のうちの７本の低位優先順位
リードのいくつかを保持する。受取られた単一ビ
ツト識別ラベルが、パケツトを「クイツク」メツ
セージとして識別した場合のみ、アービタ１２１
１は、「プライオリテイ」バス１２５１の最高位
の８番目のリードを保持する。このバス１２５１
の最高位リードの値により識別された送出すべき
「クイツク」メツセージを有するプロセツサ１０
１は、送出すべきレギユラ・パケツトのみを有す
るプロセツサ１０１より高位の優先順位を有す
る。８本の優先順位リード状態により定義される
高位の優先順位を有するプロセツサ１０１が存在
しない場合のみ、アービタ１２１１は、制御装置
１２１４にWON信号を提供し、これにより制御
装置にバス１５０の残りの部分をアクセスするよ
うに許可する。

各バス・インタフエース回路（BIC）１１０の
制御装置１２１４は、「データ」（DATA）バス
１２５２からのデータの読取りまたは受取りを制
御するための有限状態マシンと、データ・バス１
２５２へのデータの書込みまたは送出しを制御す
るための有限状態マシンとを含む。「バス送出し
有限状態マシン」を第１６図に示す。第１６図に
示すシーケンスは、「送出しFIFO」９２１からバ
ス１２５２へデータを転送するのに使用される。

EOPレジスタ９１７によりEOPW信号が発生
した後、有限状態マシンは、「アイドル」（IDLE）
状態1301から「準備完了」（READY）状態1302
へ移動する。EOPW信号は、バス１５０と同期
化されないので、この後者の状態が同期化状態と
して使用される。他のアービスタがバス１５０を
取合い中であることを指示するBSTリード１２
６０が指定されたならば、「準備完了」状態1302
から「待ち−１（WAIT−１）」状態1303へ移動
が行われる。有限状態マシンが、が「準備完了」
状態1302または「待ち−１」状態1303にある時、
BSTリード１２６０が指定されないならば、「取
合い−１（CONTEND−１）」1304へ移動が行わ
れる。

バス１５０に接続されたアービタ１２１１は、
「プライオリテイ」バス１２５１への一致を与え
て、より高位の優先順位をもつアービタが、「プ
ライオリテイ」バス１２５１上にあるときは引下
がることによつて、優先順位を決定する。このよ
うな装置においては、物理的な回路の電気的遅延
に応じて、、バス１５０への取合いを解決するた
めに、複数のバス・サイクル（できれば３ないし
５バス・サイクル）を採用してもよい。第１６図
では、これが、「取合い−１」状態1304と「取合
い−Ｎ」状態1314との間の点線で表わされちる。
「取合い」状態の実際の数はシステムの物理手パ
ラメータに依存する設計選択事項である。いずれ
にしても、バス１５０への競合を解決するために
通常必要な時間によりアクセスが与えられること
を指示すべく、アービタ１２１１が制御装置１１
４のWON信号を伝送いたならば、「待ち−２
（WAIT−２）」状態1305へ移動が行われる。こ
の状態1305で、制御装置１２１４は、バス１５０
の「コンデンド」リーダ１２６１をモニタし、こ
のリードがもはや指定されていないときは、「待
ち−２」状態1305から「取合い−１」状態1304へ
移動が行われる。「取合い」状態と「待ち−２」
状態1305とを介しての順序づけは、アービタ１２
１１が制御装置１２１４にWON信号を与えるま
で反復される。

制御装置１２１４、またバス１５０の「ホール
ド」リード１２５９もモニタする。このリードは
バス１５０へのアクセスを得たバス・インタフエ
ース回路（BIC）１１０によち指定されてデータ
を送出し中である。制御装置１２１４がWON信
号を受取つた後に、「ホールド」リード１２５９
が指定され続ける限り、「バス送出し有限状態マ
シン」は、「取合い−Ｎ」状態1314を継続する。
「ホールド」リード１２５９が放棄された時、「送
出し」状態1306へ移動が行われる。この状態にお
いて、制御装置１２１４は、バス１５０の「ホー
ルド」リード１２５９指定してバスの占有を指示
する。

制御信号１２１４は、「送出し」状態1306にあ
る間「送出しFIFO」９２１からのデータ語およ
びその他情報を「データ」バス１２５２に転送す
る。FIFO９２１とバス１２５２との間の時間差
を修正するために、「送出しFIFO」９２１と「デ
ータ」バス１２５２との間に周知のデータ・ラツ
チ１２３０が設けられる。「送出し」状態1306に
おいて、データをFIFO９２１からバス１２５２
へ転送させるように、ラツチ１２３０が制御装置
１２１４により可能化される。

「送出しFIFO」９２１から得られたパケツト
語は、一回に１つずつ32ビツトの「データ」バス
１２５２上に伝送される。バス１２５２上の各語
には、制御レジスタ９１３から得られかつ７ビツ
トの「相手先I.D.」バス１２５３上に伝送される
相手先アドレス（DID）と、I.D.レジスタ１２１
２から得られるかつ７ビツトの「FORM」バス
１２５６上に伝送される伝送元アドレスと、画付
記され、これらのバスは、全てバス１５０の一部
である。メツセージ・タイプ（レギユラ・メツセ
ージかまたは「クイツク」メツセージか）を指定
する１ビツト・コードおよび相手先BICリセツト
のようなメツセージの可能な副効果が制御ライン
であるQMOUT１２６２および「リセツト」１
２６３上に１ラインイ１ビツトで伝送され、これ
らのラインもまたバス１５０の一部である。

「送出し」状態1306にあるとき、制御装置１２
１４は、バス１５０のRNACKリード１２５５お
よびIAMALIVEリード１２５７をモニタする。
相手先プロセツサ１０１のバス・インタフエース
回路（BIC）１１０は、伝送の受取りの応答を送
出側制御装置１２１４に伝送する為に、
IAMALIVEリード１２５７を使用し、また「受
取りFIFO」９２３または「クイツク」メツセー
ジ・レジスタ９１８のパリテイ・エラーまたはオ
ーバーフローの検出というような伝送トラブルを
送出側制御装置１２１４に伝送する為に、
RNACKリード１２５５を使用する。送出側バ
ス・インタフエース回路（BIC）１１０が、リー
ド１２５５を指定したりまたはリード１２５７を
指定し損なつた時は、送出側制御装置１２１４の
「バス送出し有限状態マシン」は「送出し」状態
1306からRNACK状態1307に変る。状態1307にお
いては、「バス送出し有限状態マシン」は、更に、
「送出しFIFO」９２１からのデータおよびその他
情報のバス１５０への転送を停止し、「送出し
FIFO」９２１をクリアし、かつステータス・レ
ジスタ９１６のRNACKビツトを指定して、トラ
ブルをプロセツサ１０１に通知する。次に「最
終」状態１３０８において、伝送があたかも通常
のように完成したかの如く、「送出し有限状態マ
シン」の作業が継続される。

「データ」バス１２５２上で伝送されるパケツ
トの最終語のみに、EOPリード１２５４を介し
て伝送されたEOPビツトが付記される。この
EOPビツトか制御装置１２１４により検出され
たときに、「最終」状態1308に転送が行われる。
「最終」状態1308において、「送出しFIFO」９２
１およびデータ・ラツチ１２３０は、制御装置１
２１４から不能化にされる。「最終」状態1308か
らは、「アイドル」状態1301へリターンが行われ
る。

RNACK状態1307における「送出しFIFO」９
２１のクリアまたは「送出し）状態1306における
最終語のFIFO９２１からの伝送により、「バツフ
ア空き」の指示が出され、これにより制御装置１
２１４はステータス・レジスタ９１６のSFビツ
トをセツトする。

次に、バス１５０を介しての相手先プロセツサ
１０１のバス・インタフエース回路（BIC）１１
０によるパケツトの受取りを考える。

バス・インタフエース回路（BIC）１１０内の
I.D.一致回路１２２２は、「相手先I.D.バス１２５
３をモニタし、その内容をI.D.レジスタ１２１２
内で指定されたアドレスと比較する。送出側プロ
セツサ１０１のバス・インタフエース回路
（BIC）１１０が、前記のようにパケツトを相手
先プロセツサ１０１に伝送する時、I.D.一致回路
１２２２が、それ自身のプロセツサ１０１のアド
レスを確認し、一致したら「一致」信号を発生し
て、それを制御装置１２１４およびデータ・ラツ
チ１２２５に送る。データ・ラツチ１２２５は、
一致回路１２２２からの「一致」信号と制御装置
１２２４からの「可能化」信号とにより可能化さ
て、「データ」バス１２５２からのデータを、「受
取りFIFO」９２３と、「クイツク」メツセージ・
レジスタ９１８と、およびパリテイ・チエツカ１
２２８に転送する。

パリテイ・チエツカ１２２８は、データ語と付
属のパリテイ・ビツトとをラツチ１２２５から受
取り、自動的にパリテイをツエツクする。不正パ
リテイを検出したときは、チエツカ１２２８は、
１ビツトのパリテイ・エラー信号を発生して、そ
のパリテイを欠けた語に付属させる。

第１７図は、バス１５０に接続された各バス・
インタフエース回路（BIC）１１０の制御装置１
２１４内にて行われるバス１５０受取り作業を制
御するための有限状態マシンの状態を示す。「受
取り有限状態マシン」の初期状態は、「アイドル」
状態１４１０である。回路１２２２からの「一
致」信号の受取りに応答して、制御装置１２１４
は、「開放受取り」状態1411に移動し、直ちに、
IAMALIVEリード１２５７上に信号を発生しは
じめる。またこの状態においては「可能化」信号
が、データ・ラツチ１２２５に与えられ、バス１
２５２から「受取りFIFO」９２３または「クイ
ツク」メツセージ・レジスタ９１８へのデータ転
送が行われる。制御装置１２１４は、バス１５０
のQMOUTリード１２６２調査する。「クイツ
ク」メツセージが検出された場合、制御装置１２
１４は、「クイツク」メツセージ・レジスタ９１
８に「可能化」信号を出す。「クイツク」メツセ
ージが検出されない場合、制御装置１２１４、受
取りFIFO９２３に「可能化」信号を出す。バツ
フア・オーバーフローがない条件で、I.D.バス１
２５３上のアドレスが、I.D.レジスタ１２１２の
内容と一致する限り、「開放受取り」状態1411か
ら変る必要はない。

制御装置１２１４から「可能化」し号を受取る
「クイツク」メツセージ・レジスタ９１８および
「受取りFIFO」９２３にいずれかは、これにより
可能化されて受取られたデータを記憶する。「受
取りFIFO」９２３は、「バツフア・フル」および
「バツフア空き」の通常の指示を出す標準市販
FIFOであるが、単一のインデイケータを介して
これを行う。レジスタ９１８は、１語分しかない
ので、空きでないときは満杯であり、またその逆
である。「受取りFIFO」９２３内に最初の語が記
憶されると、「バツフア空き」の指示は打消され、
これにより制御装置１２１４は、ステータス・レ
ジスタ９１６内のRFNEビツトをセツトする。レ
ジスタ９１８内に語が記憶されると、「バツフア
空き」の指示は打消され、これにより制御装置１
２１４のステータス・レジスタ９１６内に
QMNEビツトをセツトする。「受取りFIFO」お
よび「クイツク」メツセージ・レジスタ９１８、
39ビツトの幅を有する。32ビツトは、受取られた
データ語を保有し、４ビツトは、付属のパリテイ
ビツトを保有する。１ビツトは、パリテイ・エラ
ーがあつたときにパリテイ・チエツカ１２２８か
ら発生されたパリテイ・エラー信号を保有する。
１ビツトは、「オーバーフロー・エラー」があつ
た時に、制御装置１２１４から発生された「オー
バーフロー」エラー信号を保有する。パケツトの
最終の語だけにバス１５０のEOPリード１２５
４上の１ビツトのEOP信号が付記され、このビ
ツトは付属のパケツト語の39番目のビツトに記憶
される。

パケツト終端（EOP）信号の受取りのまえに
形成された「受取りFIFO」９２３の「バツフ
ア・フル」条件はオーバーフロー条件と解釈され
る。同様に、単一「クイツク」メツセージの受取
りの間における「クイツク」メツセージ・レジス
タ９１８の「バツフアは空きでない」条件はオー
バーフロー条件と解釈される。通常作業において
は、プロセツサ１０１は、データ・バス１２５２
の転送速度より遅い速度で「受取りFIFO」９２
３または「クイツク」メツセージ・レジスタ９１
８からデータ語を読取るので、相手プロセツサ１
０１内に異常状態が存在しないときでも、バツフ
ア・オーバーフロー条件が起こる可能性がある。
図を簡単にするために、図においてはバツフア状
態信号を制御信号１２１４に与えるリードは、バ
ツフア装置１２２０からの出力として示されてい
る。

「開放受取り」状態1411においては、制御装置
１２１４は、「受取りFIFO」９２３の「バツフ
ア・フル」の指示と、レジスタ９１８の「バツフ
ア空き」の指示と、およびバス１５０のEOPリ
ード１２５４とをモニタする。付属パケツトに対
するEOP信号がEOPリード１２５４上で受取ら
れる前の「バツフア・フル」の発生は、「受取り
FIFO」９２３内にはパケツトがうまく記憶され
なかつたか、または一部のみしか記憶されなかつ
たことを示す、同様にレジスタ９１８空きでない
間の「クイツク」メツセージの受取りは、レジス
タ９１８のオーバーフローを示す。いずれの条件
も、「受取り有限状態マシン」をRNACK状態１
４１２へ移動させる。

「開放付取り」状態1411においても、また制御
装置１２１４は、パリテイ・チイツカ１２２８の
出力をモニタする。チエツカ１２２８が、受取ら
れた語について不正パリテイを検出してその旨の
指示を出すと、それは制御装置１２１４により検
出され、「受取り有限状態マシン」は、RNACK
状態1412へ移動する。RNACK状態１４１２にお
いては、制御装置１２１４は、IAMALIVEリー
ド１２５７の指定を解き、RNACKリード１２５
５を指定する。制御装置１２１４は、また「デー
タ」ラツチ１２２５からの「可能化」信号を取除
き、「受取りFIFO」９２３またはレジスタ９１８
へのこれ以後の書込みを禁止する。バツフア・オ
ーバーフローのときは、制御装置１２１４は、受
取りFIFO９２３またはレジスタ９１８内に最後
に受取られた語に付属させてオーバーフロー・ビ
ツトをセツトする。制御装置１２１４は、また
EOPビツトを発生して最後に記憶すべく受取ら
れた語にそれを付記する。最後に、制御装置１２
１４は、パケツトを受取りつつあつた「受取り
FIFO」９２３およびレジスタ９１８のいずれか
ら「可能化」信号を取除く。

RNACK状態1412における前記のアクテイビテ
イに続いてから、または「開放受取り」状態1411
において、バツフア・オーバーフロー・エラーお
よびパリテイ・エラーのいずれも検出することな
しにEOPリード１２５４上にEOP信号を検出し
た時、「受取り有限状態マシン」は、「アイドル」
状態1410に戻り、システム内の「データ」ラツチ
１２２５、「受取りFIFO」９２３、および「クイ
ツク」メツセージ・レジスタ９１８から「可能
化」信号を取除く。

ステータス・レジスタ９１６内にセツトされた
RFNEビツトを検すると、その結果、実施例にお
いては、メモリ・マツプ化FIFOアドレスを反復
して読取ることにより、MSBI１４６を介して一
回に一語ずつデータを「受取りFIFO」９２３か
ら読取らせる。パケツトの最終語が読取られると
制御装置１２１４は、一定時間後に、次のパケツ
トを読みたいために、プロセツサ１０１が命令で
指定した時間が満了するまで、制御装置１２１４
は、「受取りFIFO」９２３からの読取りを以後中
止する。プロセツサ１０１は、FIFO９２３が空
きになるまで、FIFO９２３からのパケツトの読
取りを継続する。この条件により「バツフア空
き」の指示を掲げ、これにより制御装置１２１４
を介してステータス・レジスタ９１６内のRENE
をリセツトさせる。

同様に、ステータス・レジスタ９１６内にセツ
トされたQMNEビツトを検出すると、その結果、
MSBI１４６を介してレジスタ９１８から「クイ
ツク」メツセージを読取らせ、これによりレジス
タ９１８を空きにする。この条件により「バツフ
ア空き」の指示を掲げ、これにより制御装置１２
１４を介して、ステータス・レジスタ９１６内の
QMNEビツトをリセツトさせる。

［パケツト層（つづき）］ 第１８図ないし第２０図は、バス・インタフエ
ース回路（BIC）１１０を介してパケツトを送出
側プロセツサ１０１から受取るときMSBI１４６
の作業をフローチヤートにして、構造１４５の入
力キユー１４３および応答キユー１４２の用法を
示す。

第１図のシステムがステツプ597に起動される
と、ステツプは、出力キユー構造３００のバス・
インタフエース回路（BIC）ステータス・レジス
タ９１６のRFNE（受取りFIFOは空きでない）ビ
ツトおよび出力係属・フラツグ３０７のモニタを
開始する。ステツプ598で、MSBI１４６は、
RFNEビツトがセツトされているか否かをチエツ
クする。RFNEがセツトされていない間は、それ
は、「受取りFIFO」９２３が空きであることを示
し、ステツプ599で、MSBI１４６は、フラツグ
３０７をチエツクする。ステツプ599で、フラツ
グ３０７でセツトされていることがかわると、ス
テツプ1503で、MSBI１４６は、出力キユー１４
４を処理し、次にステツプ598へ戻る。出力キユ
ーの処理は、第８図ないし第１１図にフローチヤ
ートで示され、これは既に説明したとおりであ
る。ステツプ598で、RFNEビツトが、「受取り
FIFO９２３は空きではい」ことを指示すると、
それは、複数のパケツトがバス・インタフエース
回路（BIC）１１０により受取られたかまたは受
取られつつあることを意味する。従つて、ステツ
プ1504で、MSBI１４６は、「受取りFIFO」９２
３に対応するメモリ・アドレスを反復して読取る
ことにより、受取られたパケツトの「受取り
FIFO」９２３からの読取りを開始する。

ステツプ1504で、「受取りFIFO」９２３で最初
の読取り作業が行われると、その結果、MSBI１
４６は、パケツト制御語３２０および相手先ポー
トID語３２２（第１３図参照）の取得し、MSBI
１４６は、ステツプ1515で、語３２０を作業記憶
領域に記憶する。読取られた語のいずれかに、パ
ケツトの最後に受取られた語であることを示す
EOP（パケツトの終端）ビツト、パケツトの受取
り中に「受取りFIFO」９２３のオーバーフロー
条件が発生したことを示すビツト、またはその語
にパリテイ・ビツト・エラーが検出されたことを
示すビツトが付記されたならば、これらの語を読
取ると、その結果、ステータス・レジスタ９１６
のそれぞれEOPビツト、SFERRビツト、または
SPERRビツトがセツトされる。これら２つの語
のみは、パケツトを形成することがえきないの
で、EOPのセツトもまた、パケツト受取りおけ
るエラーを示す。従つて、ステツプ1505で、
MSBI１４６は、ステータス・レジスタ９１６を
読取り、EOPビツト、SPERRビツト、および
SPERRをチエツクする。これらのビツトがセツ
トされていると、パケツト受取りにおけるエラー
が示され、ステツプ1505でMSBI１４６は、受取
られたパケツトを「受取りFIFO」９２３から削
除しそれを放棄する。EOPビツトがセツトされ
ていれば、MSBI１４６は、「受取りFIFO」９２
３から読取つた１つまたは複数の語を単に廃棄す
るだけである。EOPビツトがセツトされていな
ければMSBI１４６は「受取りFIFO」９２３を
読取つて、ステータス・レジスタ９１６のEOP
ビツトがセツトされるまで読取られた全ての語を
放棄する。MSBI１４６は次にステツプ598に戻
る。

ステツプ1505で、EOPビツトまたはERRビツ
トのいずれかがセツトされていなければ、ステツ
プ1507で、MSBI１４６あ、受取られたパケツト
が「再スタート」パケツトか否かをチエツクす
る。再スタート・パケツトとは、MSBI１４６に
よりある出力キユー１４４の処理を再スタートす
るために、その出力キユー１４４のスキツプ・フ
ラツグ３１２をクリアすることを目的とするパケ
ツトである。この再スタート・パケツトは、パケ
ツトの相手先ポートID語３２２内の特殊コード
により識別される。これは、それに付属する出力
キユー１４４が「呼起される」べきである相手先
プロセツサ１０１上のポート２０２を識別する語
以外はデータを有していない。従つて、ステツプ
1507で、MSBI１４６は、語３２２をチエツクし
て、それがこの特殊コードを含むか否かを判定す
る。含んでいれば、MSBIは、第２０図のステツ
プ1508で、FIFO９２３がマツプ化されているメ
モリ・アドレス上で５語の読取り作業を行うこと
により、語３２４−３２８からなるパケツトの残
り部を「受取りFIFO」９２３から読取る。

前記のように、パケツトの中で最後に受取られ
る語にはEOPビツトが付記され、また受取られ
た語の中で、バス・インタフエース回路（BIC）
１１０によりRNACK信号が送出される語には、
SFERRビツトまたはSPERRビツトが付記され
る。これら３つのビツトのいずれかが付記された
語を「受取りFIFO」９２３から読取ると、その
結果、ステータス・レジスタ９１８６の対応ビツ
トが、セツトされる。EOPビツトが付記され語
の先を読もうとしても、ステータス・レジスタ９
１６のEOPERRビツトがセツトされているので、
パケツト制御語３２０のフイールド３３２は実際
のパケツト長さに対応しないことをこれは示して
いる。従つて、MSBI１４６は、ステータス・レ
ジスタ９１６を読取つて、EOPビツトがセツト
されていないかどうか、またはSPERRビツト、
SFERRビツト、あるいはEOPERRビツトがセツ
トされているか否かを判定する。もしセツトされ
ているなら、パケツトの受取りにエラーが指示さ
れ、MSBI１４６は、ステツプ1510でパケツトを
放棄し、次にステツプ598に戻る。

ステツプ1509で、受取り中にエラーか指示され
なければ、MSBI１４６は、パケツトはどのポー
ト２０２にアドレスされかをそのパケツトから判
定し、そのポートのポート構造３８０をアクセス
してどの出力キユー１４４がそのポートに対応す
るかをその出力キユー・ポインタ３８１から判定
し、そして次に、ステツプ1511で、その出力キユ
ー１４４のスキツプ・フラツグ３１２をクリアす
る。次に、MSBI１４６は、ステツプ1512で、出
力キユー制御構造３００の出力係属・フラツグ３
０７をセツトすることにより、第８図ないし第１
１図の出力キユー処理を起動する。再スタート・
パケツトの適切な受取りに対し肯定応答するため
に、MSBI１４６は、ステツプ1547で、第２１図
のルーチンを呼出して、再スタート・パケツトの
送出元に「クイツク」メツセージを送る。次に
MSBI１４６は、ステツプ598に戻る。

第１８図のステツプ1507で、受取られたパケツ
トが、再スタート・パケツトでないと判定される
と、ステツプ1513で、MSBI１４６は、受取られ
たパケツトのパケツト制御語３２０のトグル・ビ
ツト・フイールド３３１をチエツクして、その値
が適切であるか否かを判定する。MSBI１４６
は、受取られたパケツトの「相手先ポート」ID
語３２２を利用して、そのパケツトにする相手先
ポート２０２はどれかを判定し、またそのポート
２０２のポート構造３８０のチヤンネル・タイ
プ・インデイケータ３８５をアクセスして、その
ポート２０２が付属するチヤンネル２０１は、カ
ーネル・チヤンネルかまたはユーザ・チヤンネル
であれば、MSBI１４６は、ポート構造３８０の
入力キユー・トグル３８４をアクセルスして、こ
れにより記憶された１つのトグル・ビツト値を読
む。チヤンネル２０１がカーネルチヤンネルであ
れば、MSBI１４６は、ポート構造３８０の入力
キユー・トグル３８４をアクセスしてこれにより
記憶されている複数のトグル・ビツト値の中から
パケツトの送出元であるプロセツサ１０１に対応
するものを読取る。MSBI１４６は、パケツト制
御語３２０の送出側BIC IDフイールド３３３か
ら送出側プロセツサ１０１を決定する。次に、
MSBI１４６は、アクセスされた構造３８０の入
力キユー・トグル３８４から得られたツグル・ビ
ツトの値を受取られたパケツト制御語３２０ツグ
ル・ビツト・フイールド３３１の値と比較して、
それらが等しいかどうかを判定する。それらが等
しくなければ、トグル・ビツト・フイールド３３
１の値は不適当である。

不適当なツグル・ビツト・フイールド３３１の
値は、パケツトの受取りに応答する為に、このプ
ロセツサ１０１か送出側プロセツサ１０１に送ら
れたACK（肯定応答）「クイツク」メツセージが
送出側プロセツサ１０１にり受取られなかつたこ
との指示であり、その結果、送出側プロセツサ１
０１は、パケツトを再伝送してしまう。従つて、
このパケツトは、ここでMSBI１４６により２回
送られたことになり、その必要なない。従付てス
テツプ1526でMSBI１４６は「受取りFIFO」９
２３から受取られたパケツトを削除する。MSBI
１４６は、「受取りFIFO」９２３を読取り、かつ
ステータス・レジスタ９１６のEOPビツトがセ
ツトさせるまで読取られた語は全て放棄すること
により、これを実行する。次に、MSBI１４６
は、ステータス・レジスタ９１６のSFERR、
SPERR、およびEOPERRビツトをチエツクし
て、バス・インタフエース回路（BIC）１１０
が、このパケツトの受取り語に、送出側プロセツ
サ１０１にRNACK信号を送つたか否かを判定す
る。これらのビツトの少なくとも１つがセツトさ
れているいと、RNACK信号が送られて、送出側
MSBI１４６に、…「受取りFIFO」９２３のオ
バーフロー、受取らたパケツト上のパリテイ・エ
ラーの検出、または最後パケツト語を過ぎた読取
り試み…という受取り上のトラブルを通知したは
ずであり、ま送出側MSBI１４６は。これらのパ
ケツトを将来再伝送するであろう。これ以上の情
報は送出側プロセツサ１０１には与えられず、
MSBI１４６は、ステツプ598に戻る。

ステツプ1527で、SFERRビツト、SPERRビツ
ト、またはEOPERRビツトのいずれもセツトさ
れていないとわかれば、送出側プロセツサ１０１
のMSBI１４６にRNACK信号は送られていない
はずである。従つて、受取側プロセツサ１０１の
MSBI１４６は、ステツプ1502で第２１図のルー
チンを呼出して送出側プロセツサ１０１にACK
「クイツク」メツセージを送り、前のパケツトの
受取りが成功したことを通知する。次に、MSBI
１４６は、ステツプ598に戻る。

第１８図のステツプ1513に戻つて、チエツクの
結果受取られたトグル・ビツトの値が不適当であ
れば、ステツプ1514で、MSBI１４６は、受取ら
れたパケツトの相手側ポートID語３２２により
識別されたポート２０２の入力キユー１４３が満
杯であるか否かをチエツクする。MSBI１４６
は、相手先ポート２０２のポート構造３８０の入
力キユー・ポインタ３８２をアクセスして、どれ
がこのポート２０２の入力キユー１４３であるか
を判定する。次に、MSBI１４６は、その入力キ
ユー１４３のポインタ３５２および３５３の値を
比較し、それらが等しいか否かを判定する。等し
ければ、入力キユー１４３は、満杯である。従つ
て、MSBI１４６は、第１９図のステツプ1530で
ステツプ1526と同様に、受取られたパケツトを
「受取りFIFO」９２３から削除する。次に、
MSBI１４６は、ステツプ1531で、ステツプ1527
と同様に、このパケツトの受取りに関連して
RNACKが送られた否かをチエツクする。もし送
られていれば、MSBI１４６は、単にステツプ
598に戻るだけである。しかし、もしRNACKが
送られていなければ、MSBI１４６は、ステツプ
1929で、キユー１４３の入力キユー・フル・フラ
ツグ３４８をセツトして、満杯であるるとをキユ
ー１４３にマーキングする。フラヅグ３４８は、
カウトン・フラツグであり、MSBI１４６は、そ
れを低位マーク・インデイケータ３４９に保有さ
れた値にセツトする。MSBI１４６は、また、ス
テツプ1532で、第２１図のルーチンを呼出して、
丁度処理中のパケツトの送出元へ否定応答
（NACK）を送る。次に、MSBI１４６は、ステ
ツプ598にもどる。

第１８図のステツプ1514に戻つて、入力キユー
１４３が満杯ではないと判定されれば、MSBI１
４６は、ステツプ1516で、受取られたパケツトの
バツフア・データ語１０２３を「受取りFIFO」
９２３からプロセツサ１０１のメモリ内のバツフ
アDMA転送を利用して転送する。バツフアは、
キユーのロード・ポインタ３５２で指示された入
力キユー・データ・エントリ３５４のバツフア・
アドレス３５５により識別さる。MSBI１４６
は、パケツト制御語３２０のバツフア・サイズ・
フイールド３３２により指定された数の語につい
てDMA転送を実行する。次に、MSBI１４６は、
「受取りFIFO」９２３からユーザ制御語３２４−
３２７を読取り、ステツプ1517で、これらを入力
キユー・エントリ３５４の対応する語内に記憶す
る。MSBI１４６は、また「受取りFIFO９２３
からタイム・スタンブ語３２８も読取り、ステツ
プ1501でそれを作業領域内に記憶する。

ここでMSBI１４６は、ステツプ1518で、ステ
ータス・レジスタ９１６のEOP、SFERR、
SPERRおよびEOPERRビツトをチエツクして、
ERRビツトのいずれかがセツトされているか、
またはEOPビツトがセツトされないでいるかを
判定する。いずれの条件も、第２０図のステツプ
1509で説明したように、パケツトの受取りにおけ
るエラーを示し、これらに応答して、MSBI１４
６は、ステツプ1550で、受取られたパケツトを放
棄する。ステツプ1550の活動は、レジスタ９１６
のEOPビツトがステツプ1518でセツトされてい
ないことがわかれば、EOPに遭遇するまで受取
りFIFO９２３を読取ること含む。次に、MSBI
１４６は、ステツプ598に戻る。

MSBI１４６は、入力キユー１４３のロード・
ポインタ３５２を進めなかつたので、入力キユー
１４３のデータ・エントリ３５４の削除もまたバ
ツフア・アドレス語３５５により指示されたバツ
フアの削除も必要ではない。さらに、ステータ
ス・レジスタ９１６のSPERRまたはSFERRビツ
トがセツトされていると、バス・インタフエース
回路（BIC）１１０により送られたRNACK信号
は、パケツトの送出元であるプロセツサ１０１を
介して、パケツトを再送せる。EOPビツトがセ
ツトされないか、またはEOPERRビツトがセツ
トされているならば、「クイツク」メツセージが
受取られないと、パケツトの送出元であるプロセ
ツサ１０１を介してパケツトを再送させる。ずれ
の場合も結局パケツトは、この相手先プロセツサ
１０１に再送される。

ステツプ1518におけるチエツクにより受取り時
にエラーが示されなければ、ステツプ1519で、
MSBI１４６は、作業領域からパケツト制御語を
抽出して、それを入力キユー・データ・エントリ
３５４の語３２０内に記憶する。次に、ステツプ
1520で、MSBI１４６は、入力キユー１４３ロー
ド・ポインタ３５２を進め、直前に挿入されたデ
ータ・エントリ３５４の内容を入力キユー１４３
上に機能的に置く、次に、MSBI１４６は、入力
キユー１４３のプロセス待機中フラツグ３５０お
よびデキユー・タイプ・インデイケータ３５８を
チエツクし、ステツプ1521で、プロセスまたは割
込みハンドラのいずれかが、それぞれに入力キユ
ー１４３上で待機中かどうかを判定する。待機中
であれば、第２０図のステツプ1522でフラツグ３
５０をクリアし、次に、ステツプ1523−1525で第
９図のステツプ604−606の説明のように、応答キ
ユー１４２によりフアシリテイ１４１にパケツト
の受取りを通知する。

第１９図のステツプ1521で、または第２０図の
ステツプ1525で、この入力キユー１４３を待機す
るプロセスがないことが判定すると、MSBI１４
６は、ステツプ1545で第２１図のルーチンを呼出
し、受取られたパケツトの送出元であるプロセツ
サ１０１に肯定応答（ACK）「クイツク」メツセ
ージを送る。次に、MSBI１４６は、ステツプ
1546で、第２２図のルーチンを呼び出し、第１９
図のステツプ1501で一時記憶されたタイム・スタ
ンプを処理する。最後に、MSBI１４６は、ステ
ツプ598に戻る。第２１図は、それから受取られ
たパケツトに応答して送出側プロセツサ１０１に
クイツク・メツセージを送る為に、MSBI１４６
により使用されるルーチンをフローチヤートで示
す。ルーチン呼出しの一部として、MSBI１４６
は、ステツプ1544で、受取られたパケツトのパケ
ツト制御語３２０のフイールド３３４からそれが
取得するクイツク・メツセージ・シーケンス番号
と、受取られたパケツトの語３２０のフイールド
３３３から得られた送出側BIC IDと、およびパ
ケツトは肯定応答（ACK）かまたは否定応答
（NACK）かと、を指定する。呼出しに応答し
て、ルーチンは、ステツプ1528で、出力キユー・
データ・エントリ３１７の制御語３２０に類似の
制御語を形成する。ルーチンは、相手先BIC ID
として、受取られた送出側BIC IDと「クイツク」
メツセージを指示するフラツグとを語３２３に挿
入する。ステツプ1528では、ルーチンは、また第
１４図に示すような「クイツク」メツセージを形
成し、その中に受取られるクイツク・メツセージ
のシーケンス番号と、このプロセツサ１０１のバ
ス・インタフエース回路（BIC）１１０のIDと、
指定されたクイツク・メツセージ・タイプと、を
挿入する。次に、ルーチンは、ステツプ1533−
1536で第９図のステツプ608−611と同様に、「送
出しFIFO」９２１が空きになるのを待機する。
「送出しFIFO」９２１が空きなる前に、SFEタイ
ムアウト期間が満了になると、ルーチンは、ステ
ツプ1537−1542で第９図のステツプ619、604−
606の説明と同様に、バス・インタフエース回路
（BIC）１１０をリセツトし、応答キユー１４２
エントリ３６２を形成し、かつインターフエー
ス・フアシリテイ１４１に割込みを出して、それ
にタイムアウトを通知する。次にルーチンは、ス
テツプ1544で、第９図のステツプ640の状態と同
等の非作動状態にはいる。

「送出しFIFO」９２１が空きなると、第２１
図のステツプ1538で、ルーチンは、制御語をBIC
制御レジスタ９１３に書込む。次に、ステツプ
1539で、ルーチンは、「クイツク」メツセージを
BIC EOPレジスタ９１７に書込む。次に、ステ
ツプ1543で、ルーチンは、読出しを受けた点へ戻
る。

第２２図は、タイム・スタンプを処理するため
にMSBI１４６により使用されるコード部分をい
フローチヤートで示す。タイム・スタンプ語３２
８は、タイム・データを有する複数ビツトと、同
一「エポツク（時期）」かまたは異なる「エポク
ツク」かを示す単一ビツトとを含む。タイム値
は、同一エポツク内ではそれ自身を反復せず、異
なるエポツク内で反復してもよい。第１図のシス
テム内のタイムは、ポストプロセツサとして指定
されたプロセツサ１０１から流される。プロセツ
サ１０１は、その現在タイムを他のプロセツサ１
０１から受取つたタイム・スタンプ値と置き換え
ば可能であるが、「ホスト」プロセツサ１０１だ
けが、第１図のシステム内のタイムを１つずつ進
めることが可能である。タイム・スタンプを他の
プロセツサから受けている間は、非ホスト・プロ
セツサ１０１に対してはタイムは「停止する」。

ステツプ2200で、MSBI１４６は、このコード
部分に対し、タイム・スタンプ３２８が一時的に
記憶される、作業領域のアドレスと、受取られる
パケツトの語３２０のフイールド３３３から得ら
れる送出側BIC IDと、を指定する。呼出しに応
答して、ルーチンは、ステツプ2201で、語３２８
のエポクツ・ビツト値をプロセツサ１０１が現在
使用中のタイムのエポツク・ビツト値と比較し
て、両方のタイムは同一エポツクに属するか否か
を判定する。このエポツク・ビツト値が同一であ
れば、エポツクは同一であることを意味し、ステ
ツプ2204で、ルーチンは語３２８のタイム・デー
タ・フイールド値をプロセツサ１０１が現在使用
中のタイム値と比較する。語３２８のタイム・デ
ータ・フイールドの値が、現在使用されているタ
イム値より大きければ、ステツプ2205で、ルーチ
ンは、現在使用している値を放棄して、それを語
３２８のタイム・データ・フイールドの値と置換
し、これによりプロセツサのタイムを更新する。
次に、ステツプ2206でルーチンは呼出しを受けた
てに戻る。語３２８のタイム・データ・フイール
ドの値が、現在使用されているタイム値より大き
くなれば、ステツプ2206で、ルーチンは、単に呼
出しを受けた点に戻るだけで、これにより語３２
８を介して受取られたタイム値を有効に放棄す
る。

ステツプ2201で、エポツクが異なると判定され
たならば、ステツプ2202で、ルーチンは、呼出し
の一部として受取られた送出側BIC IDをチエツ
クして、タイム・スタンプが「ホスト」プロセツ
サ１０１から得られたものか否かが判定される。
もし得られたものでなければ、ステツプ2206で、
コードは、単に呼出しを受けた点に戻るだけで、
これにより語３２８を介して受取られたタイム値
を有効に放棄する。タイム・スタンプが「ホス
ト」プロセツサ１０１から受取られたものであれ
ば、ステツプ2203で、コードは、現在使用してい
るタイムおよびエポツクを放棄して、これらを
「ポスト」プロセツサから得られた値と置換える。
次に、ステツプ2206で、コードは呼出しを受けた
点に戻る。

第２３図は、他のプロセツサ１０１からパケツ
トを受取るときのインターフエース・フアシリテ
イ１４１の作業をフローチヤートで示し、これに
よりキユー構造１４５の入力キユー１４３の用法
を示す。

他のプロセツサ１０１から受取つたパケツトか
らデータを取得することを望むユーザ・プロセス
１４０は、ステツプ1900で、READPコールを介
して、フアシリテイ１４１を呼出す。この呼出し
の一部として、ユーザ・プロセス１４０は、それ
からデータを取得したいポート２０２を指定し、
またカーネル・チヤンネルのポート２０２に対し
ては送出側バス・インタフエース回路（BIC）１
１０のIDも指定する。呼出しに応答して、ステ
ツプ1901で、インターフエース・フアシリテイ１
４１は、そのポートの入力キユー１４３は空きで
あるか否か、またはそれはこの呼出しを満足させ
る何らかの受け取り情報を含むかどうかをチエツ
クする。インターフエース・フアシリテイ１４１
は、指定されたポート２０２のポート構造３８０
の入力キユー・ポインタ３８２にアクセスし、指
定されたポート２０２にどの入力キユーが付属す
るかを判定する。

次に、インターフエース・フアシリテイ１４１
は、入力キユー１４３のポインタ３５２，３５３
をアクセスして、これらを比較する。アンロー
ド・ポインタ３５３が、ロード・ポインタ３５２
により指示されたエントリ３５４の直前のエント
リ３５４を指示するならば、入力キユー１４３
は、空きであり、ステツプ1902で、ポートのポー
ト構造３８０のステータス・インデイケータ３８
７をチエツクすることにより、インターフエー
ス・フアシリテイ１４１は、付属のポート２０２
が切断されているか否かをチエツクする。ポート
２０２が切断されていることをエントリ３８７が
指示するならば、ステツプ1908で、インターフエ
ース・フアシリテイ１４１は、エラー指示を有し
ながら呼出側プロセス１４０に戻る。

ステツプ1902で、ポート２０２が切断されてい
るとの指示がなければ、ステツプ1903で、インタ
ーフエース・フアシリテイは、ステツプ1900で受
取つた呼出しのパラメータをチエツクして、呼出
し側プロセス１４０が、キユー上で寝込んで、入
力への繰入れ待機を希望するか否かを判定する。
待機を希望しなければ、ステツプ1908で、インタ
ーフエース・フアシリテイ１４１は、エラー指示
を有しながら呼出側プロセス１４０に戻る。呼出
側プロセス１４０が、待機を希望すれば、ステツ
プ1904で、インターフエース・フアシリテイ１４
１は、入力キユー１４３のプロセス待機中フラツ
グ３５０をセツトして、プロセスがこの入力キユ
ー１４３で寝込み中であることを指示する。次
に、ステツプ1916で、インターフエース・フアシ
リテイ１４１は、呼出し側プロセスを通常の
UNIXシステムの方法で寝込ませる。プロセスを
寝込ませることの中に含まれる活動、プロセツサ
が寝込みに入るときのプロセツサ状態を保存する
こと、およびこの入力キユー１４３のアドレスに
付属された寝込み中プロセス・リストにプロセス
IDを追加するこ、含む。次に1905で、インター
フエース・フアシリテイ１４１は、応答、処理、
および他のプロセス１４０からの別の呼出しとい
うような他の作業を継続する。

パケツトを受取り、その結果、プロセスが待機
中であつた入力キユー１４３内にMSBI１４６が
データ・エントリ３５４を形成すると、MSBI１
４６は、割込みを出す（第２０図のステツプ
1525）。この割込みは、インターフエース・フア
シリテイ１４１により受取られ、第２４図に示し
かつ後に説明するように処理される。この処理の
一部として、寝込み中のプロセスが込起こさる。
寝込み中のプロセスの予呼起しおよび実行再開の
中には、そのプロセスが寝込みに入つた時のプロ
セツサ状態の回復が含まれる。この活動は、ステ
ツプ1906でインターフエース・フアシリテイ１４
１の実行を再開させる。ステツプ1907で、インタ
ーフエース・フアシリテイ１４１は、入力キユー
が付属するポート２０２のポート構造３８０のス
テータス・インデイケータ３８７を再びチエツク
し、ポートが切断されているとのマークが付記さ
れているか否かを判定する。もし切断されていれ
ば、ステツプ1908で、インターフエース・フアシ
リテイ１４１は、エラー指示を保有しながら、呼
起こされたプロセス１４０に戻る。

ステツプ1907で、ポート２０２が切断されてい
ないか、またはステツプ1901で入力キユー１４３
が空きでなければ、インターフエース・フアシリ
テイ１４１は、入力キユーのアンローダ・ポイン
タ３５３で指示された入力キユー・データ・エン
トリ３５４を読取り、次に、ステツプ1909で、ポ
インタ３５３を進めて、次のエントリ３５４を指
示する。次に、ステツプ1910で、インターフエー
ス・フアシリテイ１４１は、入力キユー・フル・
フラグ３４８をチエツクして、入力キユーが満杯
のフラツグ表示がなさせているか否かを判定す
る。このフラツグ３４８は、カウント・フラツグ
であり、インターフエース・フアシリテイ１４１
は、ステツプ1910で、フラツグ３４８がゼロ以外
の値を有するか否かをチエツクする。もし有すれ
ば、フラグ３４８はセツトされているとみなさ
れ、ステツプ1911で、インターフエース・フアシ
リテイ１４１は、フラツグ３４８のカウントを減
じて、ステツプ1909でデータ・エントリ３５４が
入力キユー１４３から削除されたという事実を反
映させる。次に、ステツプ1912で、インターフエ
ース・フアシリテイは、フラツグ３４８を再チエ
ツクし、それがゼロまで減じられたか否かを判定
する。もしそうであれば、これは、十分な多くの
エントリ３５４が入力キユー１４３から削除され
かつキユー１４３は新たなエントリ３５４を受入
れる準備が完了していることの指示である。従つ
て、ステツプ1913で、ポートのポート構造３８０
の出力キユー・ポインタ３８１により識別された
出力キユー１４４のデータ・エントリ３１７内
に、インターフエース・フアシリテイ１４１は、
前の説明のような「再スタート」メツセージを構
成する。次に、ステツプ1914で、MSBI１４６
は、出力キユー制御構造３００のタスク・フラツ
グ３０５をセツトして、出力キユー１４４の処理
を起動し、これによりそのポートに付属されたチ
ヤンネル２０１の他端部にあるプロセツサ１０１
に再スタートメツセージを送る。

ステツプ1914に続いて、または、入力キユー１
４３のフラツグ３４８の値が減じられて、ステツ
プ1912ではゼロ以外の値でなるかあるいはステツ
プ1910ではゼロである場合には、ステツプ1915
で、インターフエース・フアシリテイ１４１は、
ステツプ1909で、読取つた入力キユー１４３のデ
ータ・エントリ３５４のバツフア・アドレス語３
５５を有して呼出し側プロセツサ１４０に戻る。

MSBI１４６からの割込みを受取つたことに対
するインターフエース・フアシリテイ１４１の割
込みハンドラによる応答を第２４図に示す。前に
説明したように、割込み出す前に、応答キユー１
４２内にユーザ・エントリ３６２が構成される。
ステツプ2000で割込みを受けたことに応答して、
割込みハンドラは、ステツプ2001で、ロード・ポ
インタ３６０をアンロード・ポインタ３６１と比
較することにより、応答キユー１４２が空きであ
るか否かをチエツクする。アンロード・ポインタ
３６１がロード・ポインタ３６０により指示され
たエントリ３６２の直前のエントリ３６２を指示
するならば、キユー１４２は空きであり、割込い
ハンドラは、ステツプ2020で、割込みを受けたイ
ンターフエース・フアシリテイ１４１のアクテイ
ビテイへ戻る。キユー１４２が空きでない（これ
は割込みの受取り直後ではないが）ならば、ステ
ツプ2003で割込みハンドラは、アンロード・ポイ
ンタ３６１により指示された応答キユー・ユー
ザ・エントリ３６２を読取り、次にステツプ2004
でポインタ３６１を進めて次の応答エントリ３６
２を指示する。次に、ステツプ2005で、割込みハ
ンドラは、読取られた応答エントリ３６２のタグ
語３７０を調査して、エントリ・タイプを判定す
る。

エントリ・タイプが入力であれば、これは、そ
のプロセス待機中インデイケータ３５０がセツト
されているかまたは入力を同期的に割込みハンド
ラ内にデキユー（deque；待ち行列から外す）す
るかしている入力キユー１４３に対してパケツト
を受取つたことを示している。入力キユー１４３
は、入力ハンドラが直接呼出すところのこれに付
属のサービス・ルーチン（プロセスではない）を
入力キユーが有した時に、同期式にデキユーされ
る。ステツプ2006で、割込みハンドラは、応答エ
ントリ３６２のデータ語３７１を調査して、当該
の入力キユー１４３を識別し、この識別された入
力キユー１４３に付属のポートのポート構造３８
０のチヤンネル・タイプ・インデイケータ３８５
をアクセスし、このインデイケータ３８５を調査
して、ポート２０２に付属するチヤンネル２０１
は、同期式にデキユーされる非同期式チヤンネル
であるか否かを判定する。もし非同期式チヤンネ
ルであれば、ステツプ2007で、割込みハンドラ
は、待機中のルーチンを呼出し、次に、ステツプ
2001に戻る。もし非同期式チヤンネルでなけれ
ば、ステツプ2008で割込みハンドラは、入力キユ
ー１４３上で寝込み中であつて入力キユー１４３
に付属のプロセスIDのリストで識別されたプロ
セスを呼び起こす。割込みハンドラは次にステツ
プ2001に戻る。

ステツプ2005で、エントリ・タイプが出力であ
ると判定されれば、応答エントリ３６２は、その
プロセス待機中フラツグ３１３がセツトされてい
る出力キユー１４４のデータ・エントリ３１７に
対応するパケツトを送出したことの合図である。
次に、ステツプ2008で、割込みハンドラは、応答
エントリ３６２のデータ語３７１を調査して、そ
の出力キユー１４４を識別し、その出力キユー１
４４で寝込み中のプロセス１４０を呼び起こす。
割込みハンドラは、次に、ステツプ2001に戻る。

ステツプ2005で、エントリ・タイプが入力また
は出力以外のものであると判定されると、ステツ
プ2009で、割込みハンドラは、そのエントリ・タ
イプに適切であるようなエントリ３６２を処理す
る。実施例では、割込みハンドラは、応答エント
リ３６２をプロセツサ１０１の端末上にプリント
させる。割込みハンドラは次にステツプ2001に戻
る。

尚、本明細文中、肯定応答メツセージとは情報
を受領したか否かのメツセージで、従つて、否定
応答メツセージとも場合によつては含むものとす
る。

【図面の簡単な説明】

第１図は本発明の実施例を態様化した多重プロ
セツサ系のブロツク図；第２図は第１図の系のプ
ロセツサ間通信論理構造を示すブロツク型式図、
第３図ないし第５図は第１図の糸のキユー構造の
ブロツク図；第６図は第１図の系のインターフエ
ース・フアシリテイ１４１がGETPコールに応答
したときに行なう作業の流れ図；第７図は第１図
の系のインターフエース・フアシリテイ１４１が
WRITEPコールに応答したときに行なう作業の
流れ図；第８図ないし第１１図は第１図のMSBI
がパケツトを送り出すときに行なう作業の流れ
図；第１２図は第１図の系のプロセツサのアドレ
ス空間へのBICバツフアのマツプ化を示すブロツ
ク形式図；第１３図はレギユラ・パケツトの構成
を示すブロツク形式図；第１４図は「クイツク」
メツセージ・パケツトの構成を示すブロツク形式
図；第１５図は第１図の系のバス・インタフエー
ス回路（BIC）およびバスのブロツク図；第１６
図は第１５図のバス・インタフエース回路
（BIC）の制御装置の「送出し有限状態マシン」
の状態図；第１７図は第１５図のバス・インタフ
エース回路（BIC）の制御装置の「受取り有限状
態マシン」の状態図；第１８図ないし第２０図は
第１図の系のMSBIがパケツトを受取るときに行
なう作業の流れ図；第２１図は第１図の系の
MSBIの「送出しクイツク・メツセージ」ルーチ
ンの流れ図；第２２図は第１図の系のMSBIの
「プロセス・タイム・スタンプ」の流れ図；第２
３図は第１図の系のインターフエース・フアシリ
テイ１４１がREADPコールに応答したときに行
う作業の流れ図；第２４図は第１図の系のインタ
ーフエース・フアシリテイ１４１の割込み処理ル
ーチンの流れ図；第２５図は単一図を形成するた
めに第３図ないし第５図の配置を示す構成図であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 通信媒体１５０と、 この通信媒体にバスインターフエース回路１１
   ０を介して通信結合されたプロセツサ１１０と を有するシステム（第１図）のステーシヨン１０
   １，１１０，１４６において、 プロセツサ１０１に付属の第１の優先順位とこ
   の第１の優先順位より高位の第２の優先順位のい
   ずれか一方に応じて、通信媒体へのアクセスを探
   索するアービタ手段１２１１と、 前記アービタ手段によるアクセス探索の結果に
   応答して、通信媒体上にレギユラメツセージ（デ
   ータパケツト）と肯定応答メツセージ（クイツク
   パケツト）のいずれかを他のステーシヨンに伝送
   する送信側制御手段１２１４と、 前記通信媒体上で他のステーシヨンから受取つ
   たレギユラメツセージを記憶する受信FIFOバツ
   フア手段９２３と、 前記通信媒体上で他のステーシヨンから受取つ
   た肯定または否定応答メツセージをレギユラメツ
   セージから分離して記憶するクイツクメツセージ
   レジスタバツフア手段９１８と、 第１の優先順位に応じて、前記アービタ手段が
   通信媒体アクセスを探索するように行わせ、送信
   側制御手段がレギユラメツセージを伝送するよう
   に行わせるインターフエースユニツト出力処理手
   段１４４，１４６と、 受信FIFOバツフア手段内に記憶されている他
   のステーシヨンからのメツセージに応答して、第
   ２の優先順位に応じて、前記アービタ手段が通信
   媒体アクセスを探索するように行わせ、前記送信
   側制御手段が応答肯定メツセージを他のステーシ
   ヨンに伝送するように行わせるインターフエース
   ユニツト入力処理手段１４３，１４６と を有する特徴とする通信媒体に結合された複数ス
   テーシヨンからなるシステムのステーシヨン。 ２ 前記受信FIFOバツフア手段９２３は 前記受信FIFOバツフア手段内に記憶されてい
   るメツセージは第１タイプの条件により影響され
   るか否かを判定し１２１４，１４１１、 メツセージがレギユラメツセージの条件により
   影響されると判定したとき、第１の信号を伝送し
   １２１４，１４１２、 前記インターフエースユニツト出力処理手段１
   ４４，１４６は、 通信媒体上における第１の信号の受取りに応答
   して、第１の信号の受取り中に、送信側制御手段
   によりレギユラメツセージの再伝送を行わせる
   （618、620） ことを特徴とする特許請求の範囲第１項に記載の
   ステーシヨン。 ３ 前記インターフエースユニツト入力手段１４
   ３，１４６は、 前記受信FIFOFバツフア手段から抜出された
   メツセージを示す情報を記憶する入力キユー１４
   ３を有し、 受信FIFOFバツフア手段内に記憶されている
   他のステーシヨンからのメツセージを取り出し
   （1504、1515、第１９図）、 この取出されたメツセージは第２タイプの条件
   により影響されるか否かを判定し（1514）、 この取出されたメツセージが第２タイプの条件
   により影響されないないと判定されると、取出さ
   れたメツセージを示す情報を入力キユー１４３内
   に選択的に記憶し、それが第２タイプの条件によ
   り影響されると判定されると、取出されたメツセ
   ージを放棄し（第１９図）、 この取出されたメツセージが第２タイプの条件
   により影響されないと判定されると、第２の優先
   順位に応じて、アービタ手段が通信媒体アクセス
   を探索するように行わせ、前記送信側制御手段が
   取出されたメツセージの内の肯定応答を有するメ
   ツセージを他のステーシヨンに伝送するように行
   わせ、また、取出されたメツセージが第２タイプ
   の条件により影響されると判定され、影響される
   メツセージの受取り中に制御手段１２１４が第１
   の信号を信号媒体に送らないと、第２の優先順位
   に応じてアービタ手段が信号媒体アクセスを探索
   するように行わせ、かつ送信側制御手段が、抜出
   されたメツセージ内の否定応答を有するメツセー
   ジを他のステーシヨンに伝送するように行わせる
   （1532、1545、1547） ことを特徴とする特許請求の範囲第２項に記載の
   ステーシヨン。 ４ 前記インターフエースユニツト入力手段１４
   ３，１４６は、 前記受信FIFOFバツフア手段から抜出された
   メツセージを示す情報を記憶する入力キユー１４
   ３を有し、 受信FIFOFバツフア手段内に記憶されている
   他のステーシヨンからのメツセージを取り出し
   （1504、1515、第１９図）、 この取出されたメツセージは第１タイプの条件
   を含む第２タイプの条件により影響されるか否か
   を判定し（105、1509、1514、1518）、 この取出されたメツセージが第２タイプの条件
   により影響されないないと判定されると、取出さ
   れたメツセージを示す情報を入力キユー１４３内
   に記憶し、またそれが第２タイプの条件により影
   響されると判定されると、取出されたメツセージ
   を放棄し（1504、1515、1506、1526、1508、
   1510、1516、1517、1501、1550、1519、1520、
   1508、1530）、 この取出されたメツセージが第１タイプの条件
   により影響されないと判定されると、第２の優先
   順位に応じて、アービタ手段が通信媒体アクセス
   を探索するように行わせ、送信側制御手段が取出
   されたメツセージの内の肯定応答を有するメツセ
   ージを他のステーシヨンに伝送するように行わせ
   る（1502、1532、1545、1547）、 ことを特徴とする特許請求の範囲第２項に記載の
   ステーシヨン。 ５ インターフエースユニツト出力手段１４４，
   １４６は、 他のステーシヨンの異なる入力キユー１４３と
   結合され、関連入力キユー１４３へ送信側制御手
   段１２１４により伝送されるメツセージを示す情
   報を記憶する複数の出力キユー１４４を有し、 クイツクメツセージレジスタバツフア手段９１
   ８によるメツセージの記憶に応答して、いずれの
   応答タイプが保有されているかを判定するため
   に、記憶されているメツセージをクイツクメツセ
   ージレジスタバツフア手段９１８から取出し
   （621−623）、 前記応答が肯定応答であると判定された場合、
   クイツクメツセージレジスタバツフア手段９１８
   から取り出されたメツセージにより応答されたメ
   ツセージを示す情報を入力キユー１４３から抹消
   し、 また前記応答が否定応答であると判定された場
   合、クイツクメツセージレジスタバツフア手段
   （918）から取り出されたメツセージにより応答さ
   れたメツセージを示す情報を記憶する入力キユー
   １４３により記憶された情報によつて示されるメ
   ツセージの伝送を遅らせる（624、625） ことを特徴とする特許請求の範囲第３項記載のス
   テーシヨン。 ６ 前記インターフエースユニツト入力処理手段
   １４３，１４６は、 受信FIFOバツフア手段９２３に記憶されてい
   る他のステーシヨンからのメツセージは第１タイ
   プの条件により影響されるか否かを判定し
   （1504、1514、1515、第１９図）、 応答されたメツセージが第１のタイプの条件に
   より影響されないと判定された場合、第２の優先
   順位に応じて、アービタ手段が通信媒体アクセス
   を探索するように行わせ、かつ、送信側制御手段
   が取り出されたメツセージの肯定応答メツセージ
   を他のステーシヨンに伝送するように行わせ、 またさらに応答されたメツセージが第１タイプ
   の条件により影響されると判定された場合、第２
   の優先順位に応じてアービタ手段が通信媒体アク
   セスを探索するように行わせ、かつ、送信側制御
   手段が受信FIFOバツフア手段９２３内に記憶さ
   れている他のステーシヨンからのメツセージの否
   定応答メツセージを他のステーシヨンに送るよう
   に行わせ（1502、1532、1545、1547）、 また前記インターフエースユニツト出力処理手
   段１４４，１４６は、 クイツクメツセージレジスタバツフア手段９１
   ８により記憶され、かつメツセージの否定応答を
   有するメツセージに応答して、否定応答メツセー
   ジの再伝送を行わせる（621−625） ことを特徴とする特許請求の範囲第１項に記載の
   ステーシヨン。 ７ 前記インターフエースユニツト入力処理手段
   （143、146）は、 受信FIFOバツフア手段から取り出されたメツ
   セージを示す情報を記憶する入力キユー１４３を
   含み、 前記の判定に際し、 前記受信FIFOバツフア手段９２３内に記憶さ
   れているメツセージを取り出し（1504、1515、第
   １９図）、 この取り出されたメツセージは第１タイプの条
   件により影響されるか否かを判定し（1514）、 この取り出されたメツセージが第１タイプの条
   件により影響されないと判定された場合、この取
   り出されたメツセージを示す情報を入力キユー内
   に選択的に記憶し、また、この取り出されたメツ
   セージが第１タイプの条件により影響されると判
   定された場合、この取り出されたメツセージを放
   棄する（第１９図） ことを特徴とする特許請求の範囲第６項に記載の
   ステーシヨン。 ８ インターフエースユニツト出力処理手段１４
   ４，１４６は、 各々他のステーシヨンの異なる入力キユーと結
   合され、前記受信FIFOバツフア手段の第１信号
   を伝送する手段へ送信側制御手段により伝送され
   るメツセージを示す情報を記憶する複数の応答キ