JPS62261249A - 回線アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、通信制御装置に接続されることのある超高速
回線（ｖｅｒｙ　ｈｉｇｈ　５ｐｅｅｄ　１ｉｎｅ）を
順応させる回線アダプタに関する。

Ｂ、従来技術およびその問題点 ＩＢＭ（登録商標）３７０５または３７２５のような通
信制御装置では、中央制御装置（ＣｅｎｔｒａｌＣｏｎ
ｔｒｏｌ　Ｕｎｉｔ、　ＣＣＵ）と回線スキャナとの間
で応答時間が存在する。今のところ、この応答時間はク
リティカルではない。なぜなら、これらの通信制御装置
を２５６ｋｂｐｓ　（キロ・ビット／秒）以上の回線速
度で動作する回線に接続することはできないからである
。

しかしながら、これらの通信制御装置において実際に実
現されている回線スキャナは、制御装置を超高速で動作
する回線に接続するのに使うことができない。

したがって、今、２５６ｋｂｐｓ以上であって、２〜８
ｍｂｐｓ　（メガ・ビット／秒）の範囲にもなり得る回
線速度をサポートできる回線アダプタを実現する必要が
ある。

このような高速度では、次のような問題が生じる。

２　ｍｂｐｓでは、受信モードにおいて、４マイクロ秒
毎に１バイトが受信され、８　ｍｂｐｓでは、１マイク
ロ秒毎に１バイトが受信される。したがって、米国特許
明細書第４４９’３０５１号明細書や同４５０４９０１
号明細書に記載されいるような通常のスキャナではもは
や、受信データを、回線スキャナの中のマイクロ・プロ
セツサのマイクロ・コードによって処理したり、入力／
出力ＩＯＣバスを経由してＣＣＵの主記憶装置に送信し
たりすることができない。

さらに１通信制御装置は、通信制御プログラムＮＣＰの
制御の下で作動する。回線からデータを受け取るために
、ＮＣＰはいわゆるＮＣＰバッファを回線に割り当てる
。各ＮＣＰバッファの最大炎は２４０バイトである。実
際には、高速データは構造化された５ＤＬＣフレームの
形で受信され、入力５ＤＬＣフレームのサイズはフレー
ムの終りでわかる。ＳＮＡタイプのシステム・ネットワ
ーク体系では、５ＤＬＣフレームは最大６４キロバイト
を持ち得る。数人のユーザの間で共有されるバッファの
数が制限されているので、ＮＣＰは最小限度のバッファ
のプールを１つの受信回線インターフェースに割り当て
る。このため、フレームが長くて割り当てられたプール
に適合しないならば、アダプタが新しいバッファ・プー
ルを要請しなければならない。回線速度が８　ｍｂｐｓ
で、バッファの長さが２４０バイトならば、受信インタ
ーフェースのオーバーランを避けるために、ＮＣＰは新
しいプールを２４０マイクロ秒より短い時間で割り当て
なければならない。現在のＮＣＰの構造では、これは不
可能である。

さらに、５ＤＬＣ多重フレーミングを行う、つまり回線
アダプタが数個の５ＤＬＣフレームを受信できるように
すると、別の問題が生じる。フレームは、１個の５ＤＬ
Ｃフラグだけで分離される。

つまり、フレーム（ｎ−１）の終止フラグが、フレーム
ｎの開始フラグとなる。１つの５ＤＬＣ情報フレーム（
データを持つフレーム）の長さがわずか６バイト、すな
わちフラグＦ、アドレスＡ、制御Ｃ、データ、ＢＣＣ（
ブロック検査文字）１゜ＢＣＣ２から成ることもある。

これは８　ｍｂｐｓの回線速度の下で、２個のフレーム
がわずか１マイクロ秒で分離され、６マイクロ秒毎にフ
レーム到着することもあることを意味する。

現在のＮＣＰの構造の下では、新しい受信コマンド（Ｒ
ＥＣＥＩＶＥ　　ＣＯＭＭＡＮＤ）を６マイクロ秒より
短い時間で送ること、および受信インターフェースでの
オーバーランを避けるために６マイクロ秒より短い時間
で新しいバッファ・プールを割り当てることはできない
。

バッファ・プールの長さの制約に基づく問題を解決する
ためには、５ＤＬＣフレームの最大炎をカバーするのに
充分なバッファをプールに割り当てることのできるよう
に、ＮＣＰを修正することが考えられる。しかし、この
解決策には大きな欠点がある。すなわち、他のユーザー
に影響を及ぼし、フレームが短い場合でもこの長いバッ
ファ・プールを使うというまずい使い方をしてしまうこ
とになる。

さらに、上記条件の下でオーバーランを起こさずに多重
フレームを受け取るためには、ＮＣＰの全面的な再構築
が必要になろう。

別の解決策としては、現在のＮＣＰ構造に適合するよう
に、アダプタ・マイクロ・プロセツサの処理層を構成す
ることが考えられる。この解決策にも大きな欠点がある
。なぜなら、ＮＣＰコマンドと入力５ＤＬＣフレーム・
データのバッファリングの処理、およびこれらのＣＣＵ
メモリへの転送を扱うために、非常に強力なマイクロ・
プロセツサとそれに関連して高速メモリが必要となるか
らである。

Ｃ０問題点を解決するための手段 本発明の目的は、ＮＣＰを修正することなしに通信制御
装置を高速回線に接続できるように構成された、高速回
線アダプタを提供することにある。

該高速回線アダプタは、記憶されているマイクロ・コー
ドの制御下で作動するマイクロ・プロセツサ２２と、少
なくとも１体の全二重高速口１ｉＡ９に接続される前置
スキャナ２６とを含む、前記アダプタは、メモリ２に記
憶されたＮＣＰの制御下で作動するＣＣＵＩを含む通信
制御装置の一部をなす。前記ＮＣＰは、アドレス、制御
フィールドを含み、かつデータを含むこともあるフレー
ムを該回線から受信するための最小限の数のバッファを
前記メモリにおいて割り当てる。該アダプタは、入力／
出力バス６を介してＣＣＵに接続されるとともに、直接
メモリ・アクセス・バス１ｏを介してメモリに接続され
る。

本発明によるアダプタは、第１の受信手段４６と、受信
部待ち行列バッファ機構４８と、第２の受信手段５０と
を含む。

前記第１の受信手段４６は、前記回線に接続されてフレ
ームを受信する。そして、受信したビットを配列して文
字にする。該文字は、受信したビットからなる１つのバ
イトと、文字がレディ状態にあるか否かを示すビットを
含む、また、該手段４６は、受信したビットをチェック
して、フレームが正確に受信されたか否かを示す終了状
態文字をフレーム毎に生成する。そして、該手段４６は
。

受信したフレーム毎にフレーム文字と終了状態文字を出
力バス５２に出力する。

前記受信部待ち行列機構４８は、受信部待ち行列１００
．入力手段（第７図）、および出力手段（第８図）を含
む。

前記受信部待ち行列１００は、アドレス指定可能な複数
めロケーション（記憶場所）を持つ、その内容はデータ
出力バス１０６を通じて読み出すことができる。また、
データ入力バス１０４を通じて文字を書き込むこともで
きる。

前記入力手段は、前記第１受信手段４６に前記待ち行列
１００をアクセスさせて、待ち行列１００が一杯でない
ときは受信した各フレームに関連するフレーム文字と終
了状態文字とを書き込み。

待ち行列１００が一杯のときはオーバラン信号を生成す
る。待ち行列１００が一杯である限り、前記オーバラン
信号によって、後続の受信し文字の待ち行列１００への
書き込みが防止される。

前記第２の受信手段５０は、前記出力手段に接続される
。そして、前記待ち行列１００が前記第１の受信手段に
よってアクセスされないときに、ＮＣＰによる制御の下
、前記待ち行列１００を読み出して、各フレームに関連
するフレーム文字と終了状態文字を読み、前記文字のア
ドレス、制御。

および終了状態ビットをマイクロ・プロセツサおよび入
力／出力バス６を通じてＣＣＵへ送るとともに、前記文
字のデータ・ビットを直接メモリ・アクセス・バスを通
じてＣＣＵのメモリ２の中の割当てられたバッファに直
接送る。

Ｄ、実施例 第１図に示されるように、通信制御装置は、メモリ２に
記憶されたＮＣＰの下で作動するＣＣＵｌを含む、メモ
リ２は、回線３またはＣＰＵ　（中央演算処理装置）４
からのデータと制御情報の記憶にも振り向けられる。Ｃ
ＣＵＩは、ユーザ（すなわち、端末または他の通信制御
装置）に接続された回線とＣＰＵ４の間のデータの交換
を制御する。

米国特許明細書第４４９３０５１号明細書および同４５
０４９０１号明細書に記載されているように、回線３は
、Ｉ／○バス６を通じてＣＣＵ　１に結び付けられてい
る回線アダプタ５に接続されている。ＣＣＵｌとバス６
との間のインターフェースは欧州特許出願８９４４０号
明細書に記載されている。ＣＰＵはチャネル・アダプタ
７を通じて工／○バス６に接続されている。

回線アダプタ５は、上記米国特許明細書に記載されてい
るような従来型のアダプタである。

本発明によれば、１またはそれ以上の高速回線アダプタ
８がＩ１０バス６に接続されている。アダプタ８とアダ
プタ５の違いは、アダプタ８が１つの高速回線９から高
速度でデータを受けとることを可能にする手段（これに
ついては後述する）を有する点、および直接メモリ・ア
クセス（ＤＭＡ）バス１０を通じてメモリを直接アクセ
スできる点にある。

メモリ２へのアクセスは、制御回路１１の制御を受ける
。

第２図は、高速アダプタ８゛における一般的なデータの
流れを示す。このアダプタのサポートする１つのデータ
・リンクは、８　ｍｂｐｓまでのスピードで動作する５
ＤＬＣ全二重専用回線という特徴を持つものと仮定する
。

該回線はデータ通信機器（ＤＣＥ）ネットワーク・アダ
プタ２０と結ばれている。該アダプタ２０は、従来の線
形の受信回路およびドライビング回路を含む。

高速アダプタ８は、従来のアダプタ５のように、メモリ
２４に関連したマイクロ・プロセツサ２２および前置（
ｆｒｏｎｔ　ｅｎｄ）スキャナ２６を含む。

マイクロ・プロセツサ２２は、メモリ２４に記憶されて
いるマイクロ・コードによる制御の下で動作し、前置ス
キャナ２６を制御する。マイクロ・プロセツサ２２は、
Ｉ１０バス６を通してＮＣＰコマンドを受信し、米国特
許第４５０４９０１号明細書に記載されているように、
パラメータ／状況情報を管理する。

ＤＭＡバス１０は、ＮＣＰと前置スキャナ２６の間での
ＮＣＰバッファ・プレフイクス（接頭部）の交換、回線
とＣＣＵメモリ２の間でのデータの転送、およびＮＣＰ
とマイクロ・プロセツサ・マイクロ・コードの間でのパ
ラメータ／状況の交換のだめに用いられている。

第３図に示されるようにしてＮ　ＣＰバッファはチェイ
ニングされている。ＮＣＰバッファは３個のフィールド
、つまり第３図にそのフォーマットが表わされているプ
レフイクス・フィールド、オフセット・フィールド、お
よびデータ・フィールドからなる。１つのバッファのデ
ータ領域の最初のアドレスはＡｎであり、１つのバッフ
ァの一番最初のアドレスはｐｎである。したがって、ｐ
ｎ＋１＝０はバッファ・チェインの終りを示す。

プレフイクス・フィールドは、次のような８バイトから
なる。

バイト０　　：使用されない。

バイト２−３二次のバッファを指すｐｎ＋１チェイン・
ポインタ バイト４−５：ＮＣＰプログラム専用 バイト６　　：オフセット・フィールドの長さバイト７
　　：データ・カウント これらのプレフイクスは、バッファ・チェインにおける
データ・アドレスを計算するために前置スキャナ２６へ
送る必要がある。

送信の際、最初のデータ・アドレスＡ１は次のようにな
る。

Ａ１＝ｐｌ（ＰＳＡから）＋プレフイクス長（セット・
モード）＋オフセット（ＰＳＡから） カウント１＝ＰＳＡからのカウント （送信すべきバイト数） 第１ＮＣＰバツフアのためのオフセットおよびデータ・
カウントは、マイクロ・プロセツサ・メモリ２４の中の
パラメータ状況領域（ｐａｒａｍｅｔｅｒｓｔａｔｕｓ
　ａｒｅａ、　ＰＳＡ）からマイクロ・コードによって
得られる。メモリ２４では、このような領域が送信およ
び受信回線インターフェースに割り当てられ、パラメー
タおよび状況情報を記憶するのに用いられる。米国特許
第４５０４９０１号明胴書および欧州特許出願第８９４
４０号明細書に記載されているように、パラメータはセ
ット・モードの際にロードされる。

第１のバッファのプレフイクスに含まれているオフセッ
トおよびカウントはこれらの値と異なることもあるので
、前置スキャナ２６によって使用されるべきでない。

２以上のｎについて、バッファｎのデータ・アドレスＡ
ｎは次のようになる。

Ａｎ＝プレフイクス（ｎ−１）からのｐｎ＋プレフイク
ス長十プレフイクスｎからのオフセット カウントｎ＝プレフィクスｎ゛からのカウント（送信す
べきバイト数） 受信動作では、第１バツフアのデータ・アドレスＡ１は
次のようになる。

Ａｎ＝ｐｌ（ＰＳＡから）＋プレフイクス長（セット・
モード）＋オフセット（ＰＳＡから） カウント１＝ＰＳＡからのカウント 送信時と同様に、第１ＮＣＰバツフアのためのオフセッ
トおよびデータ・カウントはＰＳＡからマイクロ・コー
ドによって得られる。

第１のバッファのプレフイクスに含まれているオフセッ
トおよびカウントはこれらの値と異なることもあるので
、前置スキャナによって使用されるべきでない。

２以上のｎについて、バッファｎのデータ・アドレスＡ
ｎは次のようになる。

Ａ　ｎ　＝プレフイクス（ｎ−１）からのｐｎ＋プレフ
イクス長（セット・モード） カウントｎ＝セット・モードからのカウント（ＮＣＰ受
信データ領域最大長） 受信バッファのオフセットはゼロであるとみなされてい
る。カウント（データ領域最大長）は。

ＮＣＰによってセット・モードの際に与えられる。

ＮＣＰ受信バッファのプレフイクスに含まれているオフ
セットおよびカウントはこれらの値と異なることもある
ので、前置スキャナによって使用されるべきでない。

第４図は、前置スキャナの一般的なデータの流れを表わ
す。該スキャナは送信部３０と受信部３２を含むが、こ
れらはそれぞれビット・レベル、バイト・レベルで動作
する処理層に対応する。

送信部３ｏでは、送信部ビット論理回路３４が次のよう
な機能を営む。すなわち、送信するビットの直列化、５
ＤＬＣフレームを分離するフラグの生成、データがフラ
グ・パターン０１１１１１１０と同じにならないように
するための５個連続した１の後へのＯの挿入、およびエ
ラー検出のための周期冗長検査文字ＣＲＣの生成を行う
。

送信部バイト論理回路３６は、送信部ピンポン・レジス
タ３８．４０と回路３４の間のバイト転送の処理、マイ
クロ・プロセツサ・メモリ２４からの５ＤＬＣアドレス
Ａおよび制御Ｃフィールドの処理、送信動作のためのＮ
ＣＰバッファ・プレフイクスの処理、およびマイクロ・
プロセツサ２２のインターフェースとのインターフェー
シングを行う。

インターフェース４２は、外部レジスタと制御ワードＣ
Ｗによって、アクティブになり、かつ制御される。マイ
クロ・プロセツサ２２のマイクロ・コードによって作ら
れるＣＷは、前置スキャナ２６の実行する活動を指定す
る。スキャナ２６はＣＷをサイクル・スチールによって
獲得し、実行する。スキャナ２６は、マイクロ・プロセ
ツサ２２に対してＣＷの実行の終了を信号によって知ら
せる。このように、インターフェース４２は、外部レジ
スタ４２−ＸＲとサイクル・スチール制御機構４２−Ｃ
８を含む。

本実施例の送信部ピンポン・レジスタ３８．４０は、そ
れぞれ２５６バイトの長さを持つ。これらはＤＭＡマネ
ジャー４４および送信部バイト回路３６とインターフェ
ースをとる。

受信部３２は、受信したビットを非直列化し、受信した
ビット・ストリームを処理する受信部ビット論理回路４
６を含む。該回路４６は、５ＤＬＣプロトコル（フラグ
認ｉ！／非直列化／ゼロ削除／異常状態検出）を実行す
る。また、ＣＲＣコードを計算し、５ＤＬＣステーシヨ
ン・アドレス比較機能を実行する。これらの機能は従来
からあるものなので、詳細には述べない。

本発明によれば、回路４６は入力５ＤＬＣフレームから
制御文字および制御ビット（フラグ、ＢＣＣおよび挿入
されたゼロ）を取り除くとともに。

それから終了状態文字を生成する。この終了状態文字は
、フレームがどのように受信されたかを示す。終了状態
の文字の特定のフォーマットを第６図に示すが、これに
ついては後で触れる。

受信部待ち行列機構４８は、受信部ビット回路４６と受
信部バイト回路５０の間のインターフェースをと°る。

後で述べるように、受信部待ち行列機構４８の存在およ
びその動作は、本発明にとって重要である。

本実施例では、該機構４８は、第７．８図に示される待
ち行列バッファ１００を含む。該バッファは、受信部ビ
ット回路４６から入力される５ＤＬＣフレーム、すなわ
ちアドレス比較機能Ｃのフィールド、もしあればデータ
、そして終了状態文字ＥＣを蓄積する。その概容は、第
５図に示されている。

該機構４８の目的は、ＮＣＰバッファ・プレフイクスが
一時的に使用不能になった場合、またはＮ　ＣＰ　７）
１　ラ受信開始（ＳＴＡＲＴ　　ＲＥＣＥＩＶＥ）コマ
ンドを受け取るのが遅れた場合に、オーバラン状態を回
避することにある。所定の時間では、該待ち行列が多重
５ＤＬＣフレームを含んでもよい。その場合の待ち行列
中の各フレームは、情報（つまり、アドレス十制御デー
タ）と回路４６の与える終了状態文字だけを含む。

機構４８の待ち行列バッファ１００は常に使用可能であ
り、バッファ・サイズの制約内では、ＮＣＰバッファの
使用可能性と無関係である。このバッファのサイズは、
ＮＣＰの平均応答時間に依存する。本実施例では、４キ
ロバイトのバッファが使われている。

ＮＣＰバッファ・プールが使用可能だと、待ち行列バッ
ファに記憶されている最初のフレームが。

入力ビツト速度よりもはるかに高速で取り出され。

Ｄ　Ｍ　Ａバス１０を通じてＣＣＵメモリ２へ送られる
。その結果、対応するバッファ・スペースが解放され、
新しく入力されてくるフレームを受信できるようになる
。

受信部バイト回路５０は、受信部ピンポン・レジスタ５
４．５６と受信部待ち行列バッファ１００の間のバイト
転送を扱う。該回路５０は９機構４８の受信部待ち行列
バッファ１００からマイクロ・プロセツサ２２へ外部レ
ジスタ４２−ＸＰを介して行う５ＤＬＣのアドレスＡフ
ィールドおよび制御Ｃフィールドの転送も扱う。また、
メモリ２から受け取るＮＣＰバッファ・プレフイクスの
処理、およびマイクロ・プロセツサ２２とのインターフ
ェーシングも行う。

受信部ピンポン回路５４．５６は直接メモリ・アクセス
制御回路４４および受信部バイト回路５０とインターフ
ェースをとる。これらはフリップ・フロップ・モードで
作動するものであり、データを受信部待ち行列機構４８
からＤＭＡバス１０を介してメモリ２のＮ　ＣＰバッフ
ァ転送するのに用いられる。

５ＤＬＣリンクがモデム（図示せず）と結ばれている場
合）送信部３０は、送信部バイト回路３６において、モ
デム制御リードを活動化する制御手段５８を含む。これ
らの制御リードは、外部レジスタ４２−　Ｘ　Ｒを介し
てマイクロ・プロセツサ・マイクロ・コードから受け取
った制御ワードＣＷに従って活動化される。受信部３２
では、モデム・イン（入力）制御手段６０が外部レジス
タ４２−ＸＲを介してマイクロ・プロセツサとインター
フェースをとる。該手段は、入力モデム制御リードの状
態を確認し、マイクロ・コードの準備する制御ワードに
従って入力モデム制御リードの変化をレポートする。

データ管理手段６２は、ＮＣＰとマイクロ・プロセツサ
・メモリ２４の間で行われる任意の情報（主としてＮＣ
Ｐパラメータおよび状況）の交換を操作する。該手段６
２には、６４バイト・バッファが１個含まれる。

ＤＭＡマネジャー４４は、ＤＭＡバス１０のプロトコル
を処理し、ＣＣＵメモリ２と手段６２のバッファとの間
のデータ転送を実行する。さらに。

該マネジャー４４は、ＤＭＡバス要求の優先順位付けを
行う。すなわち、データ管理手段の要求に最高の順位を
、送信部バイト回路の要求に２番目の順位を、受信部バ
イト回路の要氷に３番目の順位を与える。優先順位は、
ＤＭ、Ａバス１０を通じてバースト転送が行われた後は
いつも再考慮される。この結果、インタリーブ操作が可
能になる。

ＤＭＡマネジャー４４は、機能している回路から、ＣＣ
Ｕメモリ２の開始アドレス（２４ビツト）、転送の方向
（読取／書込）、および転送するデータのバイトのカウ
ントを受け取る。

マイクロ・プロセツサ２２とのインターフェース４２に
は、外部レジスタ４２−ＸＲとサイクル・スチール管理
機構４２−Ｏ８が含まれる。インターフェース４２は、
−面ではマイクロ・プロセツサ・メモリ２４とインター
フェースをとり、他面では前置スキャナ２６とインター
フェースをとる。

また、マイクロ・プロセツサ外部レジスタとサイクル・
スチール操作のプロトコルも扱う。さらに。

前置スキャナ２６の様々な部分からのサイクル・スチー
ル要求の優先順位をローテーション式に処理する。

第６図に示されるように、機構４８の受信部待ち行列バ
ッファ１００は、１２ビツトの文字で編成されている。

ビット０からビット７までは、データまたは終了状態文
字の記憶に使われている。

ビット８はパリティ・ビットであり、ビット９は文字が
レディ（ｒｅａｄｙ）か否かを示す６ビツト１０は、ビ
ットＯからビット７までがデータまたは終了文字のどち
らであるかを示す。ビット１１は使われない。

終了状態文字のフォーマットも同じであるが、ビット２
．３．４は以下のように符号化される。

００１　　　ＣＲＣが正確 ０１０　　　ＣＲＣが不正確 ０１１　　　フラグ・オフ・バウンダリ（Ｆｌａｇ　ｏ
ｆｆ　ｂｏｕｎｄａｒｙ）１００　　　早期フラグ検出 （Ｅａｒｌｙ　ｆｌａｇ　ｄｅｔｅｃｔｉｏｎ）１０１
　　　打ち切り（Ａｂｏｒｔ） １１０　　　アイドル １１１　　オーバラン 次に、５ＤＬＣ：のアドレスＡおよび制御Ｃのフィール
ドが処理済であると仮定して、５ＤＬＣフレームの送受
信動作について説明する。

送信開始（ＳＴＡＲＴ　　ＴＲＡＮＳＭＩＴ）まタハ受
信開始（ＳＴＡＲＴ　　ＲＥＣＥＩＶＥ）：１マントを
発する前に、マイクロ・コード制御式のマイクロ・プロ
セツサ２２は、前置スキャナ２６に対して次のようなも
のを送る。

イ、第１ＮｃＰバッファの開始アドレスＡ１口、１ＩＮ
ＣＰバツフアのオフセット （パラメータ／状況領域ＰＳＡより） ハ、プレフイクスの長さくセット・モードにおいて） ＳＴＡＲＴ　　ＴＲＡＮＳＭＩＴまたは５ＴＡＲＴ　　
ＲＥＣＥＩＶＥコマンドを受信した後、前置スキャナ２
６は、マイクロ・プロセツサ・メモリ２４から、または
同メモリ２４へ、ＡおよびＣのフィールドを送る。する
と、 イ、バッファ・プレフイクスｎの獲得 口、データ開始アドレスＡｎの計算 ハ、ピンポン・レジスタを間に介してのＮ　ＣＰバッフ
ァとの間のデータのやり取り ニ、ＮＣＰバッファ・チェインの終端（ｐｎ＋１＝０）
の検出 が実行される。

チェインの終端が検出されると、前置スキャナ２６は以
下のことを行う。すなわち。

送信部では、 イ、ＣＲＣおよび連続するフラグを送り出す。

またはすべてのマークにおいてラインを置く。

ロー、マイクロ・コードに伝送終了状況（ＥＯＴ）と用
いた最後のＮＣＰバッファ・プレフイクス・アドレス（
Ｃｎ）とを送る６ ハ、マイクロ・コードに割り込む。

受信部では、 イ、バッファが要求されている状況および用いた最後の
Ｎ、ＣＰバッファ・プレフイクス・アドレス（Ｃｎ　）
をマイクロ・コードに送る。

口、マイクロ・コードに割り込む。

ハ、マイクロ・コードから受信継続（ＲＥＣＥＩＶＥ　
　Ｃ０ＮＴＩＮＵＥ）：＋７：／ドを受け取ると、新し
く始まるバッファ・プレフイクスのアドレスをＣｎ＋１
として、該プロセスを再び実行する。

第７．８．９図を参照して、受信部待ち行列バッファの
受信部ビット回路４６によるロード、または同バッファ
の受信部バイト回路５０によるアンロードを説明する。

第７図は受信部ビット回路側で実現される論理装置を示
し、第８図は受信部バイト回路側で実現される論理装置
を示す。これらの論理装置は、第４図に示される受信部
待ち行列機構４８の一部である。

該機構４８は、次の４つの主要な構成要素からなる。す
なわち、第７．８図に受信部待ち行列１００として概略
的に示される記憶域と、入力アドレス・カウンタ１０８
（第７図）と、出力アドレス・カウンタ２００（第８図
）と、順序づけ論理１１０である。

該待ち行列１００の大きさは、アプリケーションに関連
するパラメータ（回線速度、制御プログラムの応答時間
）に依存する。上述のように、記憶域は４にワードであ
る。各ワードの長さは、第６図に関連して述べたように
、１１ビツトである。

アドレスはアドレス・バス１０２を通じて待ち行列１０
０へ、待ち行列１００に書き込まれるデータはデータ入
力バス１０４を通じて、待ち行列１００から読み出され
たデータはデータ出力バス１０６を通じて、それぞれ伝
送される。

書込操作のための待ち行列１００の選択は、回線１１６
の書込制御パルスの制御の下で行われ、続出操作のため
の同行列１００の選択は、回線１１８の読出制御パルス
の制御の下で行われる。

順序づけ論理１０は、回線１２０に規則的なりロック・
パルスを与えるフリー・ランニング・クロックから、順
序、出力回線１１２に読出パルスを、出力回線１１３に
書込パルスを、そして出力回線１１４にステップ・カウ
ンタ・パルスを、それぞれ生成する。

これらのパルスは、第９図に概略的に示されるように、
読取、書込、＋１の順序でアクティブになる。

第７図および第８図の論理装置の目的は、正しい時間に
読出しおよび書込制御パルスをそれぞれ回線１１６．１
１８に送ることにより、回路４６から受け取ったバイト
を待ち行列１００にロードするとともに１回路５０によ
って転送される待ち行列１００から受信部ピンポン・レ
ジスタ５４．５６へ該バイトをアンロードするためであ
る。

１３ビツト（１２ビツト＋パリテイ）カウンタである入
力アドレス・カウンタ１０８は、受信部ビット回路４６
で使われる。その内容は、回路４６が受信した情報を置
くことになるアドレスである。１つの文字が記憶される
と、カウンタ１０８は１位置だけ前進し、新しい情報文
字が使用可能になるまでこの位置に留まる。カウンタ、
は容量一杯になると循環する。

回路４６が文字を送れる状態になると、回路４６は回線
１２２にアクティブな信号を送り、ラッチ１２４をセッ
トする。ラッチ１２４は１文字サービス（ＣＨＡＲＡＣ
ＴＥＲＳＥＲＶＩＣＥ）回線１２６にアクティブな信号
を出力する。第９図のタイミング図に示されるように、
回線１１２の読出パルスの次の立上げエツジにおいて、
ＡＮＤゲート１２８が条件づけられ、ラッチ１３０がセ
ットされる。ランチ１３０は、受信部ビット回路記憶割
当（ＲＥＣＥＩＶＥ　　ＢＩＴ　　ＣＩＲＣＵＩＴ　　
５ＴＯＲＡＧＥ　　ＡＬＬＯＣＡＴＩＯＮ）信号を回線
１３２に出力する。この信号がアクティブ（ＵＰレベル
）なら、ＡＮＤゲート装置１３４が開くように条件づけ
られ、その結果、入力アドレス・カウンタ１０８の内容
がＯＲゲート装置１３６に渡される。該装置１３６は、
アドレス・バス１０２に受信部待ち行列アドレスを送出
する。

該文字が待ち行列１００に記憶されると、ＡＮＤゲート
１４０の出力回線１３８の信号による制御の下で入力ア
ドレス・カウンタ１０８は１位置分前進する。ここで、
ＡＮＤゲート１４０の条件づけは、回路１４２によって
オーバラン状態が検出されていないときに、回線１１４
からのステップ・カウンタ・パルスによって行われる。

受信部ビット回路記憶割当信号がアクティブになると、
回ｌｉ！１１２の読出パルスが回線１１８に与えられる
。そして、アドレスがカウンタ１０８に含まれている受
信部待ち行列のロケーションが読み出される。

データ出力バス１０６のビット９はインバータ１４３で
反転される。該インバータ１４３の出力回線は、回線１
１２の読出パルスによって条件づけられる。ＡＮＤゲー
ト１４４の１つの入力に接続されている。ＡＮＤゲート
１４４の出力信号は、ＯＲゲート１４６に入力される。

ビット９がオフ、つまり受信部待ち行列のロケーション
のうちアドレス指定されたものが空であることが表示さ
れる場合、ＯＲゲート１４６の出力信号はラッチ１４８
をセットする。ラッチ１４８は、回線１５０にアクティ
ブな信号を出力する。

回路４６の出力レジスタ１５４からの文字をＯＲゲート
装［１５６に渡すＡＮＤゲート装置１５２は、この信号
によって条件づけられる。ＯＲゲート装置１１１５６の
出力バス１５８は、回線１３２からの受信部ビット回路
記憶割当信号によって条件づけられるＡＮＤゲート装置
１６０に接続されている。ＡＮＤゲート装置１６０の出
力バスは、ＯＲゲート装置１１６２に接続されている。

該装置１６２は１回路１６４が回線１１６上に生成する
書込制御パルスによる制御の下で、待ち行列１００に書
き込むデータをデータ入力バス１０４に送出する。

文字レディ・ビット９がオン、つまり該待ち行列のロケ
ーションが空でないことが表示される場合、ラッチ１４
８はセットされず、出力回線１６６の信号がアクティブ
になる。これはオーバラン状態を表示するものであり、
回路４６にレポートされる。この結果、エンコーディン
グ回路１６８によって、ビット２，３．４、および１０
が第６図に示されるように１にセットされる。

エンコーディング回路１６８の出力は１回線１６６のア
クティブ信号によって条件づけられるＡＮＤゲート装置
１７０に供給される。該装置１７０の出力は、ＯＲゲー
ト１５６．およびＡＮＤ　−０Ｒゲート装置１６０−１
６２を経て待ち行列１００に渡され、書き込まれる。

書込回路１６４は、２つのゲーティング装置を含む、第
１の装置は、ＡＮＤゲート１７４．１７６、ＯＲゲート
１７８、およびインバータ１８０からなる。第２の装置
は、ＡＮＤゲート１７３゜１７５およびＯＲゲート１７
７からナル。

インバータ１８０は回［１６６からオーバラン信号を受
け取り、オーバランが検出されないときにアクティブに
なる信号を出力する。この信号はＡＮＤゲート１７４を
条件づけるので１回線１１３の書込パルスがＯＲゲート
１７８に入力される。

ＯＲゲート１７８の出力は、回線１３２の受信部ビット
回路記憶割当信号によって条件づけられるＡＮＤゲート
１７３の１つの入力に供給される。

この結果、ＡＮＤゲート１７３が受信部待ち行列１００
に書込パルスを出力する。オーバラン信号がアクティブ
ならば、ＯＲゲート１７７が回線１１６に書込制御パル
スを出力する。その結果、レジスタ１５４の内容が、受
信部待ち行列１００のアドレス指定されたロケーション
に書き込まれる。

Ａ　Ｎ　Ｄゲート１７６は、回線１１４のステップ・カ
ウンタ・パルスをＯＲゲート１７８へ渡すように条件づ
けられる。

その場合、ＡＮＤゲート１８２が書込パルス時に条件づ
けられ１回線１８４にアクティブな信号を出力する。こ
の結果、入力アドレス・カウンタ１０８の内容Ｍが１位
置分後退する。ＡＮＤゲート１４ｏの入力回線１１４上
のステップ・カウンタ・パルスが抑止されるとともに、
このパルスはゲーティング装置１７６．１７３を介して
書込制御パルス回線１１６へゲートされる。データ入力
バス１０４上のオーバラン終了状態は、アドレスＭ−１
に書き込まれる。

ステップ・カウンタ・パルスの終りでは、ラッチ１２４
がＡＮＤゲート１８６の出力信号によってリセットされ
る。ＡＮＤゲート１８６の入力回線は、回線１３２，１
１４である。したがって、回線１２６の文字サービス信
号は非アクティブである一方、オーバラン信号はアクテ
ィブな状態に留まる。このため、回路４６はさらに入力
されてくる文字を放棄し、回ｆｉ１２６の文字サービス
信号を立ち上げない。オーバラン信号がリセットされる
のは、制御プログラムがＯＲゲート１４６の入力回線１
８８に送出する新しい受信開始コマンドを受け取ったと
き、または、回８１９０上の全体リセット（ＧＥＮＥＲ
ＡＬ　　ＲＥＳＥＴ）コマンドを受け取ったときである
。全体リセット・コマンドは、入力アドレス・カウンタ
１０８のリセット入力にも供給される。

次に、受信部待ち行列１００の読取を行う第８図の論理
装置について説明する。

第８図の回路の動作は、回線１８８において制御プログ
ラムから受け取る受信開始コマンド、または回線２０２
において制御プログラムから受け取る受信継続（ＲＥＣ
ＥＩＶＥ　　Ｃ０ＮＴＩＮＵＥ）コマンドによって開始
される。これらのコマンドはＯＲゲート２０４に入力さ
れ、その出力によって、受信部待ち行列読出ラッチ２０
６がセットされる。

ラッチ２０６をリセットするのは、ランチ２０８の出力
回線２１０に与えられる終了状態信号、回線１９０の全
体リセット信号、または回線２１４で伝送されるＮＣＰ
チェイン終了信号である。

回線２１４，１９０，２１０はＯＲゲート２１０の入力
側に接続され、その出力によって、ラッチ２０６がリセ
ットされる。

ＡＮＤゲート２１８は３つの入力を持つ、第１の入力は
、インバータ２２２の出力、つまり回線１３２からの受
信部ビット回路記憶割当信号を反転したものを受け取る
回線２２０に接続されている。第２の入力は、文字使用
可能（ＣＨＡＲＡＣＴＥＲＡＶＡＩＬＡＢＬＥ）信号ヲ
反転さセタ信号をインバータ２２５から受け取る回１ｓ
２２４に接続されている。第３の入力は、ラッチ２０６
の出力回線２１６に接続されている。

文字使用可能信号は、後で説明するように、ラッチ２２
８の出力回線２２６上にて生成される。

ＡＮＤゲート２１８が条件づけられると、回線２３２に
て受信部バイト回路記憶割当（ＲＥＣＥＩＶＥ　　　Ｂ
ＹＴＥ　　　ＣＩＲＣＵＩＴ　　　５ＴＯＲＡＧＥ　　
ＡＬＬＯＣＡＴＩＯＮ）信号がアクティブになる。この
信号は、ＡＮＤゲート２３４．２３６．２３８，２４０
．２４２、および２４３を条件づける。その場合、第７
図に示されるＡＮＤゲート１３４は条件づけられないの
で、第７図の入力アドレス・カウンタ１０８が受信部待
ち行列アドレス・ビットをアドレス・バス１０２に送る
ことはもはやなくなる。しかし、これらのビットは、出
力アドレス・カウンタ２００によってＡＮＤゲート２４
２を通じて提供される。

ＡＮＤゲート２３６は３個の入力回線、すなわち１回線
２３２、順序づけ論理からの読出パルス回線１１２．お
よびデータ出力バス１０６からのビット９回線である。

したがって、ビット９がオンである。つまりカウンタ２
００によってアドレス指定された位置にて文字がレディ
状態にあることが表示される場合１回線２３２の活動化
に続く次の読出パルスにおいて、ＡＮＤゲート２３６は
回線２４４にアクティブな信号を出力する。この信号は
ランチ２４６をセットするので、文字レディ状態オン（
ＣＨＡＲＡＣＴＥＲＲＥＡＤＹＯＮ）信号が回、１！２
４８に出力される。この信号がラッチ２２８をセットす
ると１文字使用可能信号が回線２２６に出力される０文
字レディ状態オン信号はＡＮＤゲート装置２６０にも送
られる。

その結果、データ出力バス１０６からのビット０〜７お
よびＰが、出力レジスタ２６２に送られる。

このように、回線２２６の文字使用可能信号によって、
受信部バイト回路５０による出力レジスタ２６２の読取
が可能になる。

ＡＮＤゲート２３８は３個の入力回線、すなわち、回線
２３２、読出パルス回、Ｉ％１１２．およびバス１０６
から受け取ったビット９を入力して反転させるインバー
タ２５２の出力回線２５０である。したがって、ビット
９がオフである場合、ＡＮＤゲート２３８は回線２５４
にアクティブな信号を出力する。この回線はＯＲゲート
２５６の一方の入力に接続される。ＯＲゲート２５６の
他方の入力は、全体リセット・コマンドが伝送される回
線１９０に接続されている。ＯＲゲート２５６の出力信
号は、ラッチ２４６のリセット入力に供給される。

ＡＮＤゲート２４０は３個の入力回線、すなわち、回線
゛２３２、文字レディ信号が伝送される回線２４８．お
よびデータ出力バス１０６がらビット１０が伝送される
回線である。したがって、文字レディ信号回線２４８が
アクティブなときに。

ビット１０がオンであり、待ち行列のアドレス指定され
た位置に記憶されている文字が終了状態文字であること
が表示される場合、ＡＮＤゲート２４０は回線２５８に
アクティブな信号を出力し、その結果、終了状態ラッチ
２０８がセットされる。

ＡＮＤゲート装！２４３が条件づけられると、後続の書
込パルスが回路１７４（第７図）から書込回線１１６に
送出される際に、入力バス２６４に与えられた１６進の
“ｏ　ｏ　ｏ　”コンフィギユレーションが、受信部待
ち行列のアドレス指定された位置に書き込まれる。

ＡＮＤゲート２３４は、３個の入力回線、すなわち、回
線２３２、文字レディ回線２４８、および順序づけ論理
１１０からのステップ・カウンタ信号が伝送される回線
１１４を持つ。したがって。

アドレス指定された位置に何か文字が記憶されている場
合に１文字が読み出されてその場所にゼロ・コンフィギ
ユレーションが書き込まれると、出力アドレス・カウン
タ２００が１位置分前進する。

以下、第７図および第８図の回路の動作を説明する。

ＮＣＰ制御プログラムが受信開始コマンドを高速口ｌ１
ｌＸ８に発すると、受信部ビット回路４６は受信したビ
ット・ストリーム中の５ＤＬＣフラグを捜し始める。フ
ラグが認識されると、該回路４６はフラグ、打ち切り、
またはアイドル以外の文字を捜し始める。

そのような文字がまとまる（ａｓｓｅｍｂｌｅｄ）と１
回路４６はそれが５ＤＬＣフレームの最初の文字だとみ
なして、該回線から受信部待ち行列１００に入力される
文字を記憶し始める。

該待ち行列１００が一杯になると、回路４６は先行する
文字とオーバラン終了状態をオーバレイさせて記憶する
とともに、制御プログラムが新しい受信開始コマンドを
発してラッチ１４８をリセットするまで、以後入力され
る文字を放棄する。

一方、受信部バイト回路５０は、受信開始コマンドが発
せられた後、受信部待ち行列１００の読取を始める。受
信部ビット回路４６によって既にこの位置に何か文字が
置かれていた場合は、回路５０が該文字を出力レジスタ
２６２から読み出し、かつ該文字が５ＤＬＣデ一タ文字
であるかアドレス／制御／終了（Ａｄｄｒｅｓｓ／　Ｃ
ｏｎｔｒｏｌ　／　Ｅｎｄｉｎｇ）状態文字であるかに
応じて、該文字をピンポン・レジスタ５４．５６または
マイクロ・プロセツサ２２へ転送する。

続いて、回路５０は、ＡＮＤゲート装置２ξ３を介して
ゼロを書き込むことにより、待ち行列の読み出したばか
りの位置を解放するとともに、出力アドレス・カウンタ
２００が与えるアドレスにある次の文字を読み出すに のようなプロセスは、次の３つの状態が生じるまで続け
られる。

（イ）待ち行列１００の位置に使用可能な文字がなくな
ったにもかかわらず、５ＤＬＣフレームの終りが検出さ
れていない状態。この場合、待ち行列位置は、受信部ビ
ット回路によって該位置に何か文字が記憶されるまで、
読み出し続けられる。

なぜなら、このときＡＮＤゲート２３４は条件づけられ
ておらず、カウンタ２００は前進されないからである。

（ロ）現在の５ＤＬＣフレームの終りを示す終了状態文
字が検出された状態。この場合、ＮＣＰ制御プログラム
が新しい受信開始コマンドを発すると１回路５ｏは受信
部待ち行列記憶１００の読取を再開する。

（ハ）受信部バイト回路５０がラッチ２０６をリセット
するＮＣＰバッファ・チェインの終りを検出したにもか
かわらず、終了状態が未検出である状態、この場合、Ｎ
ＣＰ制御プログラムが新しいバッファが使用可能である
ことを示す受信継続コマンドを発してラッチ２０６をセ
ットした後でのみ、回路５ｏは待た行列１００の読出を
再開する。

受信部待ち行列にアクセスするのは受信部ビット回路４
６または同バイト回路５０であるが、その決定は次の規
則に従う。

回路４６が記憶可能状態にある文字を待ち、文字サービ
ス回線１２６がアクティブであるとき。

優先権は回路４６に与えられる。このとき、入力アドレ
ス・カウンタの内容がアドレス・バス１０２にゲートを
介して出力され、受信部待ち行列へのアクセスが、読出
、書込、ステップ・アドレス・カウンタ（同カウンタの
ステッピング）の順に行われる。ただし、読出動作の後
でオーバラン回線１６６がアクティブになった後は例外
であり、この場合には読出／ステップ・アドレス・カウ
ンタ／書込の順序でアクセスが行われる。

該順序の最後で、ＡＮＤゲート１８６によって文字サー
ビス回ｌｌｌＡ１２６がオフにされる。

回路４６から文字サービス要求がないとき、待ち行列１
００は回路５ｏに割り振られる。なぜなら、このとき、
回線２３２の受信部バイト回路記憶割当信号がアクティ
ブになるからである。

受信部待ち行列１００がアクセスされるのは、次の状態
が実現したときだけである。

イ、受信開始または受信継続コマンドが発せられており
、かつフレームの終りが未検出である。

口、受信開始または受信継続コマンドがベンディングで
あるときに、ＮＣＰバッファ・チェインの終りが未検出
である。

これらの状態は、ラッチ２０６によって検出される。

これらの状態が実現すると、出力アドレス・カウンタ２
００の内容がゲートを介してアドレス・バス１０２に出
力されるとともに、受信部待ち行列へのアクセスが次の
順序で行われる。

イ、読出すイクル間、ワード読出のビット９がオンであ
って、文字が使用可能であることを示している場合は、
読出／書込／ステップ・アドレス・カウンタの順になる
。

口、ビット９がオフの場合、Ａ　Ｎ　Ｄゲート２３４に
よってステップ・アドレス・カウンタ・パルスが抑止さ
れるので、回路４６によってその場所に文字が記憶され
るまで、同じ場所が読み出される。

受信部待ち行列記憶域１００へのアクセスが回路５０に
割り当てられている間に、回路４６が文字サービス回線
１２６をアクティブにすると、待ち行列へのアクセスが
回路４６に割り当てられる前に、回路５０のために進行
していたシーケンスが完了する。

次に、受信部ビット回路４６の動作を詳細に説明する。

該回路がＤＣＥ２０からの受信回線４７から５ＤＬＣフ
レ一ム文字（アドレス／制御／情報文字）をまとめる（
ａｓｓｅｍｂｌｅ）か、または５ＤＬＣフレームの終了
（フラグ／打ち切り／アイドルまたはフラグ・アウト・
オフ・バウンダリ）を検出した結果として第６図に示さ
れるフォーマットを持つ終了状態文字を生成すると、ラ
ッチ１２４がセットされ、文字サービス回線１２６がア
クティブになる、順序づけ論理１００からＡＮＤゲート
１２８を経て来る次の記憶アクセス可能タイミング・シ
ーケンスにおいては１回路４６に対して受信部待ち行列
１００が割り当てられる。

このシーケンスの始まりでは、入力アドレス・カウンタ
１０８に含まれているアドレスＭがアドレス・バス１０
２に送られる。また、データ入力バス１０４．データ出
力バス１０６と回路４６との間のゲートが開かれる。記
憶続出パルス時に、待ち行列１００のアドレスＭの部分
が読み出され。

該アドレスにあったワードがデータ出力バス１０６に送
出される。論理１４３，１４４，１４６はビット９がオ
ンまたはオフの何れであるかをチェックする。

オフである、つまりアドレスＭの位置がフリーであると
わかると５通常のシーケンスが進行する。

すなわち、回線１１６を通じて書込パルスが供給される
際は、レジスタ１５４の使用可能な情報文字がＡＮＤ−
ＯＲゲート装！！１１５２〜１５６．１６０〜１６２の
働きでデータ入力バス１０４に送られ、アドレスＭに書
き込まれる。

回［１４４にステップ・アドレス・カウンタ・パルスが
供給される際は、入力アドレス・カウンタ１０８が１位
置分前進するので、その内容がＭ＋１になる。

ステップ・アドレス・カウンタ・パルスの終了時に１文
字サービス回線１２６がアクティブでなくなる。

ビット９がオンである、つまりアドレスＭの位置がフリ
ーでないことがわかると、回線１６６のオーバラン信号
がアクティブになる。これは、受信部待ち行列が一杯で
あることの表示である。

この場合、エンコーダ１６８がオーバラン状態に対応す
る終了状態文字を生成する。この文字は、データ入力バ
ス１０４に送出される。

回線１６６のオーバラン信号はＡＮＤゲート１７４を抑
止するので、順序づけ論理１１０からの回線１１３上の
書込パルスは回ａ１１６に与えられない。このパルスの
ゲーティングがＡＮＤゲート１８２によって行われると
、入力アドレス・カウンタの内容が１位置分後退してＭ
−１になる。

ＡＮＤゲート１４０は条件づけられないので、回線１１
４からのステップ・アドレス・カウンタ・、　パルスは
回線１３８な送出されない。該パルスはゲーティング装
置１７６を経て書込回線１１６に送られる。データ入力
バスの内容（オーバラン終了状態文字）はアドレスＭ−
１に書き込まれる。

ステップ・アドレス・カウンタ・パルスの終了の際には
、ＡＮＤゲート１８６によって文字サービス回線１２６
がアクティブでなくなる。オーバラン回線１６６はアク
ティブのままである。受信部ビット回路４６は以後入力
されてくる文字を放棄し、文字サービス回線１２６をア
クティブにしない。

オーバラン回線１６６がリセットされるのは、回線１８
８の新しい受信開始コマンドを受信したとき、または回
線１９０の全体リセット・コマンドを受信したときであ
る。

次に、受信部バイト回路の動作を詳細に説明する。

ＮＣＰ制御プログラムの発した受信開始または受信継続
コマンドは、マイクロ・プロセツサ８の働きで前置スキ
ャナ・ハードウェアへ渡される。

これら２つのコマンドによって、ラッチ２０６がセット
きれる。受信部ビット回路記憶割当回線１３２がアクテ
ィブでない場合、受信部待ち行列１００が受信部バイト
回路５０に割り当てられ。

該待ち行列１００の読取が始まる。

受信部待ち行列１００が回路５ｏに割り当てられた結果
１次のようなことが起こる。

イ、ゲーティングが行われて出力アドレス・カウンタの
内容（Ｎに等しいと仮定する）がアドレス・バス１０２
に送られる。

口、ゲーティングが行われて、回路５ｏとデータ入出力
バス１０６，１０４との間で情報がやり取りされる。

以後、次のようなシーケンスが生じる。

記憶読出パルス時には、アドレスＮにて待ち行列１００
の読出が行われ、該アドレスに記憶されているワードの
内容がデータ出力バス１０６に送られる。ＡＮＤゲート
２３６はビット９　（文字レディ）がオン、つまりアド
レスＮの位置に回路４６の置いた文字があるか否かをチ
ェックする。

ビット９がオンだとわかると、文字レディ回線２４８が
アクティブになり、データ出力バス１゜６から来たビッ
ト０〜７およびＰの内容がレジスタ２６２に記憶される
とともに、文字使用可能回線２２６がアクティブになり
、回路５０に対して文字が使用可能であることが知らさ
れる。

ビット１０（終了状態）がオンだとわかると、ラッチ２
０８がセットされ、レジスタ２６２に記憶されている文
字が終了状態文字であることが意味される。

ビット１０がオフの場合は、記憶書込パルス時にＡＮＤ
ゲート２４３の働きによってゼロがデータ入力バス１０
４に送られ、回路４６のためにアドレスＮを解放する。

ステップ・アドレス・カウンタ・パルス時は。

出力アドレス・カウンタ２００が１位置だけ前進するの
でその内容がＮ＋１になる。

ラッチ１２４からの又字サービス回線がアクティブでな
くて、回［１３２はアクティブでなく、かつ回路５０が
レジスタ２６２の文字をピンポン・レジスタ５４．５６
に（Ａ／Ｃ文字の場合はマイクロ・プロセツサに）送っ
たときに回路５ｏの送った文字取出済（ＣＨＡＲＡＣＴ
ＥＲＴＡＫＥＮ）信号によって文字使用可能ラッチ２２
８がリセットされた場合、回路５０の送るＮＣＰバッフ
ァ・チェイン終了信号によってラッチ２０６がリセット
されない限り、上記プロセスが進行する。

ビット１０がオンだと、書込パルスとステップ・フォワ
ード・カウンタ・パルスについては上記と同じプロセス
が進行するけれども、この場合ラッチ２０８がアクティ
ブなので、ラッチ２０６はリセットされており、受信部
待ち行列の読出は行われない。終了状態ラッチ２０８は
マイクロ・プロセツサ２２に割込をかける。該マイクロ
・プロセツサはレジスタ２６２の終了状態、つまり進行
していた受信コマンドの終了を読み取る。

アドレスＮに文字がない場合、ビット９がオフだとわか
り、ラッチ２４６がリセットされる。この結果、ステッ
プ・カウンタ・パルスが出力アドレス・レジスタ・カウ
ンタ２００へ送られなくなり、次のシーケンスでも同じ
アドレスＮの位置が読み出される。該プロセスは、記憶
読出パルス時にビット９がオンだと認識されるまで、続
けられる。

受信コマンド実行が完了すると、データはＮＣＰバッフ
ァの中にあり、Ａ−Ｃフィールドと終了状態文字を受信
したマイクロ・プロセツサがこの情報を含む状況信号を
バス１０を介してＮＣＰプログラムへ送り、ＮＣＰプロ
グラムに割込をかける。受信コマンドの完了に対応する
この割込は通信制御装置によって従来のように処理され
、ＮＣＰプログラムは状況情報とこれらのコマンドに関
連するデータを得る。

回路４６は、５ＤＬＣフレームの処理を可能にする通常
の手段を含む。該手段は、ＣＲＣが正確か否か、フラグ
・オフ・バウンダリ、早期フラグ検出、打ち切り、また
はアイドル・コンフィギユレーション等の状態を検出す
る。また、回路４６は、第６図に示されるフォーマット
を持つ終了状態文字を生成するコーディング回路（図示
せず）も含む。

Ｅ０発明の効果 本発明によれば、記憶手段（受信部待ち行列機構４８）
を中心とする新たな構成を回線アダプタのスキャナに付
加したことにより、通信制御装置のＮＣＰを変更するこ
となく、そして回線アダプタのプロセッサとして中低速
の回線速度に適応したものであっても、通信制御装置を
高速回線に接続できるという優れた効果が得られる。

【図面の簡単な説明】

第１図は、本発明による機構を組み込み得るような通信
制御装置の全体的な配置を示す図、第２図は、本発明に
よる高速回線アダプタの配フィクスのフォーマットを示
す図、 第４図は、前置スキャナにおけるデータの流れを示す図
。 第５図は、受信部待ち行列機構を介して流れる受信部ビ
ット回路４６と受信部バイト回路５ｏの間のデータの流
れを示す図。 第６図は、待ち行列のワードのフォーマットと終了状態
のワードのフォーマットを示す図。 第７図は、回路４６から受信部待ち行列へのロードを可
能にする論理装置を示す図、 第８図は１回路５０による受信部待ち行列の読取を可能
にする論理装置を示す図、 第９図は、読取および書込動作のタイミング図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−オ　１　回 ＮＣＰバ°、ッファ・チェイニング。 フ゛レフィクスのフォーマ・ット へ″イｌ−０１２３４５６７ ｎ 早午−七〒シ弓のフォー７２ト ｙ冬了状更文槃のフォーマ−ｌト ０１０　ＣＲＣｆｌ・正２Ｅ 才６日

Claims (1)

1. 【特許請求の範囲】 中央制御装置と、該中央制御装置の動作を制御する通信
   制御プログラムが記憶されたメモリとを含む通信制御装
   置であつて、少なくともアドレス・フイールドと制御フ
   イールドを持ち、データを持つこともあるフレームが入
   力されると、前記通信制御プログラムによつて前記メモ
   リにおいてバツフアが割り当てられるように構成された
   通信制御装置を、少なくとも１本の高速回線に接続する
   ための、次の要件を具備する回線アダプタ。 （ａ）前記回線アダプタは、プロセツサと、該プロセツ
   サの動作を制御するマイクロ・コードが記憶されたメモ
   リを持つ。 （ｂ）前記回線アダプタは、少なくとも１本の高速回線
   に接続され、かつ前記マイクロ・プロセツサにも接続さ
   れたスキヤナを持つ。 （ｃ）前記プロセツサは、入出力バスを介して前記中央
   制御装置と接続されている。 （ｄ）前記スキヤナは、直接メモリ・アクセス・バスを
   介して前記中央制御装置のメモリと接続されている。 （ｅ）前記スキヤナは、次の手段を含む。 （ｅ１）前記回線から前記フレームを受け取り、該フレ
   ームの中のアドレス・フイールド、制御フイルード、お
   よびデータ毎に、それぞれを構成するビツトを含むフレ
   ーム文字を生成するとともに、前記各フレーム毎に、該
   フレームが正確に受信されたか否かを示す終了状態文字
   を生成する手段。 （ｅ２）アドレス指定可能な複数の記憶場所を持つ記憶
   手段。 （ｅ３）前記手段（ｅ１）が前記記憶手段（ｅ２）をア
   クセスする際に、前記記憶手段（ｅ２）が一杯でないと
   きは、前記受け取つた各フレームに関連するフレーム文
   字と終了状態文字を前記記憶手段（ｅ２）に書き込み、
   前記記憶手段（ｅ２）が一杯のときは、オーバラン信号
   を生成し、前記記憶手段（ｅ２）が一杯である限り、続
   いて受け取つた文字の前記記憶手段（ｅ２）への書き込
   みを防止する手段。 （ｅ４）前記手段（ｅ３）が前記記憶手段（ｅ２）をア
   クセスしない際に、前記通信制御プログラムによる制御
   の下で、前記記憶手段（ｅ２）をアクセスして前記各フ
   レームに関連するフレーム文字と終了状態文字を読み出
   し、前記フレーム文字のうちの前記アドレス・フイール
   ドを構成していたビツト、前記制御フイールドを構成し
   ていたビツト、および前記終了状態文字を表わすビツト
   は前記プロセツサと前記入出力バスを介して前記中央制
   御装置へ送り、前記フレーム文字のうちの前記データを
   構成していたビツトは前記直接メモリ・アクセス・バス
   を介して前記中央制御装置のメモリの中の前記割り当て
   られたバツフアに直接転送する手段。