JPH088546B2 - Frame synchronization detection method for digital transmission circuits - Google Patents
Frame synchronization detection method for digital transmission circuitsInfo
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- JPH088546B2 JPH088546B2 JP1246728A JP24672889A JPH088546B2 JP H088546 B2 JPH088546 B2 JP H088546B2 JP 1246728 A JP1246728 A JP 1246728A JP 24672889 A JP24672889 A JP 24672889A JP H088546 B2 JPH088546 B2 JP H088546B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル伝送回路のフレーム同期検出方式に
関し、特に連続したシリアルデータ中に周期的に存在す
るある固定パターンのフレーム同期信号を検出して同期
／非同期状態の判定を行うデジタル伝送回路のフレーム
同期検出方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization detection method for a digital transmission circuit, and more particularly, to detecting a frame synchronization signal having a fixed pattern that periodically exists in continuous serial data. The present invention relates to a frame synchronization detection method for a digital transmission circuit that determines a synchronous / asynchronous state.
従来、この種のデジタル伝送回路のフレーム同期検出
方式は、第３図にブロック図，第４図にタイミングチャ
ートを示すように、フレーム同期信号検出回路23及びシ
フトレジスタ21でフレーム同期信号が検出されなかった
場合、カウンタ23のカウント値を−１して検出タイミン
グをずらし、フレーム同期信号が検出されるまで繰り返
す方式であった。Conventionally, the frame synchronization detection method of this kind of digital transmission circuit is such that the frame synchronization signal is detected by the frame synchronization signal detection circuit 23 and the shift register 21 as shown in the block diagram of FIG. 3 and the timing chart of FIG. If not, the count value of the counter 23 is decremented by 1 to shift the detection timing, and the method is repeated until the frame synchronization signal is detected.
上述した従来のデジタル伝送回路のフレーム同期検出
方式では、フレーム同期信号を検出すべきタイミングを
１フレームごとにデジタルデータの１ビット分ずつずら
して検出する方式となっているので、フレーム内にフレ
ーム同期信号と同一のパタンが存在しない場合でも、同
期確立のために最大（１フレームのデータ数−１）×１
フレーム分の時間が必要であるという欠点がある。In the frame synchronization detection method of the conventional digital transmission circuit described above, since the timing at which the frame synchronization signal should be detected is shifted by 1 bit for each frame of digital data, the frame synchronization signal is detected within the frame. Even if the same pattern as the signal does not exist, the maximum (the number of data in one frame-1) x 1 for establishing synchronization
There is a drawback that it takes time for the frame.
本発明のデジタル伝送回路のフレーム同期検出方式
は、１フレームごとの区切りを示すフレーム同期信号を
検出するフレーム同期信号検出回路及びシフトレジスタ
と、前記１フレームのデータ数分だけカウントするカウ
ンタと、前記カウンタの値をデコードして前記フレーム
同期信号の検出すべきタイミングを示す信号を出力し前
記カウンタのリセット解除を行うデコード回路と、前記
デコード回路の示すタイミングに前記フレーム同期信号
が検出されなかった場合に信号を出力し前記カウンタの
リセットを行う比較回路及びリセット回路とを有してい
る。A frame synchronization detection method for a digital transmission circuit according to the present invention includes a frame synchronization signal detection circuit and a shift register for detecting a frame synchronization signal indicating a delimiter for each frame, a counter for counting the number of data of the one frame, A decoding circuit that decodes the value of the counter and outputs a signal indicating the timing at which the frame synchronization signal should be detected to release the reset of the counter, and the frame synchronization signal is not detected at the timing indicated by the decoding circuit. And a reset circuit that outputs a signal to reset the counter.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。 FIG. 1 is a block diagram showing an embodiment of the present invention.
第１図において、本実施例は受信デジタルデータ７の
１フレームごとの区切りを示すフレーム同期信号を検出
するフレーム同期信号検出回路２及びシフトレジスタ１
と、１フレームのデータ数分だけカウントするカウンタ
３と、カウンタ３の値をデコードしてフレーム同期信号
の検出すべきタイミングを示す信号を出力し、カウンタ
３のリセット解除を行うデコード回路４と、デコード回
路４の示すタイミングにフレーム同期信号が検出されな
かった場合に信号を出力しカウンタ３のリセットを行う
比較回路５及びリセット回路６とを有して構成してい
る。Referring to FIG. 1, in the present embodiment, a frame sync signal detection circuit 2 and a shift register 1 for detecting a frame sync signal indicating a division of the received digital data 7 for each frame.
A counter 3 that counts only the number of data in one frame; a decode circuit 4 that decodes the value of the counter 3 and outputs a signal indicating the timing at which the frame synchronization signal should be detected, and resets the counter 3; The comparison circuit 5 and the reset circuit 6 are configured to output a signal and reset the counter 3 when a frame synchronization signal is not detected at the timing indicated by the decoding circuit 4.
次に、本実施例の動作について説明する。 Next, the operation of this embodiment will be described.
第１図において、本実施例はフレーム同期信号が４ビ
ットでフレーム内のデータ数が32ビットａである。In FIG. 1, in this embodiment, the frame synchronizing signal is 4 bits and the number of data in the frame is 32 bits a.
受信したデジタルデータ７はシフトレジスタ１にシリ
アルで入力され、シフトレジスタ１のパラレルデータ出
力がフレーム同期信号検出回路２に入力される。The received digital data 7 is serially input to the shift register 1, and the parallel data output of the shift register 1 is input to the frame synchronization signal detection circuit 2.
フレーム同期信号検出回路２ではシフトレジスタ１の
データが１クロック分変化するごとにあらかじめ決めら
れたある固定のフレーム同期信号（例では1001B）を検
出し、フレーム同期信号が検出された場合だけ論理レベ
ル“ロー”のパルスを出力する。リセット回路を有する
カウンタ３はシフトレジスタ１のデータシフトに同期し
て１フレーム分のデータをカウントする。The frame sync signal detection circuit 2 detects a predetermined fixed frame sync signal (1001 B in the example) each time the data in the shift register 1 changes by one clock, and the logic is detected only when the frame sync signal is detected. Outputs level “low” pulse. The counter 3 having a reset circuit counts one frame of data in synchronization with the data shift of the shift register 1.
デコード回路４はカウンタ３の出力をデコードしカウ
ンタ３がリセットされてから１フレームのデータ数分だ
けカウントするごとに論理レベル“ハイ”のパルスを検
出する。The decoding circuit 4 decodes the output of the counter 3 and detects a pulse of the logic level "high" every time when the counter 3 is reset and the counter counts the number of data of one frame.
比較回路５はフレーム同期信号検出回路２の出力とデ
コード回路４の出力を比較し、両回路の出力が共に論理
レベル“ハイ”のとき、つまりデコード回路４の示すフ
レーム同期信号を検出すべきタイミングにフレーム同期
信号が検出されなかった場合に論理レベル“ロー”の信
号を出力する。The comparison circuit 5 compares the output of the frame synchronization signal detection circuit 2 with the output of the decoding circuit 4, and when the outputs of both circuits are at the logical level "high", that is, the timing at which the frame synchronization signal indicated by the decoding circuit 4 should be detected. When a frame sync signal is not detected at, a signal of logic level "low" is output.
リセット回路６の・フリップフロップは比較回路
５の出力が論理レベル“ロー”になったとき論理レベル
“ロー”を出力し、次にフレーム同期が検出されてフレ
ーム同期信号検出回路２の出力が論理レベル“ロー”に
なると論理レベル“ハイ”を出力するように動作し、そ
の出力はＤフリップフロップでタイミングをあわせてカ
ウンタ３のリセット部へ入力される。The flip-flop of the reset circuit 6 outputs the logic level "low" when the output of the comparison circuit 5 becomes the logic level "low", and then the frame synchronization is detected and the output of the frame synchronization signal detection circuit 2 becomes the logic level. When the level becomes "low", it operates so as to output a logical level "high", and the output is input to the reset section of the counter 3 at the same timing by the D flip-flop.
第２図は第１図の各回路における入出力信号のタイミ
ングチャートである。FIG. 2 is a timing chart of input / output signals in each circuit of FIG.
次に、第２図の用いて本実施例の同期検出のタイミン
グについて説明する。Next, the synchronization detection timing of this embodiment will be described with reference to FIG.
t1の時点ではフレーム同期信号検出回路２とデコード
回路４が共にパルスを出力しているので同期がとれてい
る状態である。At the time of t 1 , both the frame synchronization signal detection circuit 2 and the decoding circuit 4 are outputting a pulse, so that they are in a synchronized state.
t2の時点でフレーム同期信号を検出すべきタイミング
でないとき、データの途中でフレーム同期信号と同様な
パターンのデータが存在しそれが検出されても他の回路
には影響を与えない。When it is not time to detect the frame synchronization signal at time t 2 , there is data having the same pattern as the frame synchronization signal in the middle of the data, and even if it is detected, it does not affect other circuits.
t3の時点ではデコード回路４の出力がフレーム同期信
号を検出すべきタイミングであることを示しているが、
フレーム同期信号が検出されなかったので非同期状態に
なったと判断してカウンタ３のリセットを行う。At the time of t 3 , it is shown that the output of the decoding circuit 4 is the timing at which the frame synchronization signal should be detected.
Since the frame synchronization signal is not detected, it is determined that the asynchronous state has occurred, and the counter 3 is reset.
t4の時点では入力データ中にフレーム同期信号が検出
されたのでカウンタ３のリセットを解除しカウントを開
始させる。At the time of t 4 , a frame sync signal is detected in the input data, so the reset of the counter 3 is released and the counting is started.
t5の時点ではフレーム同期信号の検出すべきタイミン
グにフレーム同期信号が検出されているので同期がとれ
たと判断する。t5の時点でフレーム同期信号が検出され
なかった場合、t4で検出したフレーム同期信号は本来の
フレーム同期信号ではないということなのでt3の状態に
戻り、同期が確立するまで繰り返す。At time t 5 , the frame synchronization signal is detected at the timing at which the frame synchronization signal should be detected, so it is determined that synchronization has been achieved. If the frame synchronization signal is not detected at time t 5 , it means that the frame synchronization signal detected at t 4 is not the original frame synchronization signal, the state is returned to the state at t 3 , and the process is repeated until the synchronization is established.
本実施例ではデータ中にフレーム同期信号と同じパタ
ーンが存在しない場合には１フレーム間で同期を確立す
ることができる。In the present embodiment, if the same pattern as the frame synchronization signal does not exist in the data, the synchronization can be established within one frame.
以上説明したように本発明は、フレーム同期が非同期
状態になってフレーム同期信号が検出すべきタイミング
で検出されなかった場合、次にフレーム同期信号が検出
されるまでカウンタをリセットすることにより、フレー
ム内のデータにフレーム同期信号と同一のデータパター
ンが存在しない場合には１フレーム間で同期がとれるの
で、非同期状態から同期を確立する時間を従来の方式よ
り早くすることができる効果がある。As described above, according to the present invention, when the frame synchronization becomes asynchronous and the frame synchronization signal is not detected at the timing to be detected, the counter is reset until the next frame synchronization signal is detected. When the same data pattern as that of the frame synchronization signal does not exist in the internal data, synchronization can be achieved in one frame, so that there is an effect that the time for establishing synchronization from the asynchronous state can be made faster than the conventional method.
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の各回路における入出力信号のタイミングチャー
ト、第３図は従来の方式の一例を示すブロック図、第４
図は第３図の各回路における入出力信号のタイミングチ
ャートである。 １……シフトレジスタ、２……フレーム同期信号検出回
路、３……カウンタ、４……デコード回路、５……比較
回路、６……リセット回路、７……受信デジタルデー
タ、８……クロック、９……フレーム同期信号検出回路
出力、10……デコード回路出力、11……比較回路出力、
12……リセット回路出力、21……シフトレジスタ、22…
…フレーム同期信号検出回路、23……カウンタ、24……
デコード回路、25……比較回路、26……ロードパルス回
路、27……受信デジタルデータ、28……クロック、29…
…フレーム同期信号検出回路出力、30……デコード回路
出力、31……ロードパルス回路出力。1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart of input / output signals in each circuit of FIG. 1, FIG. 3 is a block diagram showing an example of a conventional system, and FIG.
The figure is a timing chart of input / output signals in each circuit of FIG. 1 ... Shift register, 2 ... Frame synchronization signal detection circuit, 3 ... Counter, 4 ... Decode circuit, 5 ... Comparison circuit, 6 ... Reset circuit, 7 ... Received digital data, 8 ... Clock, 9 ... Frame sync signal detection circuit output, 10 ... Decode circuit output, 11 ... Comparison circuit output,
12 ... Reset circuit output, 21 ... Shift register, 22 ...
… Frame sync signal detection circuit, 23 …… Counter, 24 ……
Decode circuit, 25 …… Comparison circuit, 26 …… Load pulse circuit, 27 …… Received digital data, 28 …… Clock, 29…
… Frame sync signal detection circuit output, 30… Decode circuit output, 31… Load pulse circuit output.
Claims (1)
路において、１フレームごとの区切りを示すフレーム同
期信号を検出するフレーム同期信号検出回路及びシフト
レジスタと、前記１フレームのデータ数分だけカウント
するカウンタと、前記カウンタの値をデコードして前記
フレーム同期信号の検出すべきタイミングを示す信号を
出力し前記カウンタのリセット解除を行うデコード回路
と、前記デコード回路の示すタイミングに前記フレーム
同期信号が検出されなかった場合に信号を出力し前記カ
ウンタのリセットを行う比較回路及びリセット回路とを
有し、検出すべきタイミングに前記フレーム同期信号が
検出されず非同期状態になったとき前記カウンタのリセ
ットを行い、その後前記フレーム同期信号が検出された
とき前記カウンタのリセット解除を行い、それ以降は前
記カウンタの示すタイミングで前記フレーム同期信号の
検出を行うことを特徴とするデジタル伝送回路のフレー
ム同期検出方式。1. A serial signal digital transmission circuit for digital signals, a frame synchronization signal detection circuit and a shift register for detecting a frame synchronization signal indicating a delimiter for each frame, and a counter for counting the number of data of the one frame. A decoding circuit that decodes the value of the counter and outputs a signal indicating the timing at which the frame synchronization signal should be detected to release the reset of the counter; and the frame synchronization signal is not detected at the timing indicated by the decoding circuit. In the case where the frame synchronization signal is not detected at the timing to be detected and the frame is in an asynchronous state, the counter is reset, and thereafter, the counter is reset and the counter is reset. The counter when the frame synchronization signal is detected Perform a reset, frame sync detection method of digital transmission circuit thereafter, characterized in that the detection of the frame sync signal at the timing indicated by the counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246728A JPH088546B2 (en) | 1989-09-22 | 1989-09-22 | Frame synchronization detection method for digital transmission circuits |
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| JP1246728A JPH088546B2 (en) | 1989-09-22 | 1989-09-22 | Frame synchronization detection method for digital transmission circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108918A JPH03108918A (en) | 1991-05-09 |
| JPH088546B2 true JPH088546B2 (en) | 1996-01-29 |
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| JP1246728A Expired - Fee Related JPH088546B2 (en) | 1989-09-22 | 1989-09-22 | Frame synchronization detection method for digital transmission circuits |
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| Country | Link |
|---|---|
| JP (1) | JPH088546B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8609499D0 (en) * | 1986-04-18 | 1986-05-21 | Gen Electric Co Plc | Digital transmission system |
| JPH0783354B2 (en) * | 1986-08-29 | 1995-09-06 | 日本電気株式会社 | Frame synchronization method |
-
1989
- 1989-09-22 JP JP1246728A patent/JPH088546B2/en not_active Expired - Fee Related
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| JPH03108918A (en) | 1991-05-09 |
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