JP2947074B2 - Frame synchronization detection circuit - Google Patents
Frame synchronization detection circuitInfo
- Publication number
- JP2947074B2 JP2947074B2 JP6143942A JP14394294A JP2947074B2 JP 2947074 B2 JP2947074 B2 JP 2947074B2 JP 6143942 A JP6143942 A JP 6143942A JP 14394294 A JP14394294 A JP 14394294A JP 2947074 B2 JP2947074 B2 JP 2947074B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- data
- frame synchronization
- synchronization
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明はマンチェスタ符号を用い
たデジタル通信における受信側に使用されるフレーム同
期検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization detecting circuit used on the receiving side in digital communication using Manchester codes.
【０００２】[0002]
【従来の技術】図５には従来から使用されているマンチ
ェスタ符号の符号変換例が示されている。マンチェスタ
符号は、入力２進信号の論理“１”に対しては特定の位
相をもつ矩形波の１サイクルを、論理“０”に対しては
逆位相の１サイクルを割り当てている。このために、２
進信号の論理“０”，“１”とも２つのレベル＋Ｖ，−
Ｖを有し、信号送出間隔の中央に位相の跳躍点があるた
め直流成分は存在せず、また零の連続も抑圧されるとい
う伝送符号として優れた特性を持つために、しばしばデ
ジタル通信の伝送符号として用いられる。2. Description of the Related Art FIG. 5 shows an example of code conversion of a conventionally used Manchester code. In the Manchester code, one cycle of a rectangular wave having a specific phase is assigned to logic “1” of an input binary signal, and one cycle of an opposite phase is assigned to logic “0”. For this, 2
Both the logic "0" and "1" of the binary signal have two levels + V,-
Since there is no DC component due to having a phase jump point at the center of the signal transmission interval, and has excellent characteristics as a transmission code that suppresses the continuation of zero, it is often used in digital communication transmission. Used as a sign.
【０００３】デジタル通信においては、データは多くの
ワードを含むフレームを構成し、このフレーム単位に伝
送する。このため受信側では、フレームの所定の位置を
表わすフレーム同期ビットを検出し、フレーム同期化を
はかる必要がある。In digital communication, data constitutes a frame containing many words and is transmitted in units of this frame. For this reason, it is necessary for the receiving side to detect a frame synchronization bit indicating a predetermined position of the frame and perform frame synchronization.
【０００４】マンチェスタ符号は、２進信号の論理
“１”，“０”は互いに逆位相となる。このためケーブ
ルを接続する際には、極性に注意して接続しないとデー
タが反転してしまうこととなる。しかし実際上、多くの
ケーブルを継ぎ足す作業をともなう数Ｋｍに及ぶケーブ
ルに対しては、極性の管理を厳密にすることは非常に困
難なことである。In the Manchester code, the logic "1" and "0" of a binary signal have phases opposite to each other. For this reason, when connecting the cables, the data will be inverted unless the cables are connected with care. However, in practice, it is very difficult to strictly control the polarity of a cable having a length of several kilometers, which involves adding many cables.
【０００５】図６には従来の受信機において使用される
シフト・レジスタが示されている。マンチェスタ符号を
用いたデジタル通信の受信機において、フレーム同期パ
ターンを検索するためには、フレーム同期ビットｎビッ
トに対して２ｎ−１ビットのＤタイプのフリップフロッ
プＦＦ１〜ＦＦ２ｎ−１からなるシフト・レジスタを用
いて、シリアルに入力する単極データ４３をパラレルに
展開し、奇数ビット目に着目して奇数ビット目の出力で
あるフリップフロップＦＦ１，ＦＦ３，ＦＦ５，…，Ｆ
Ｆ２ｎ−３，ＦＦ２ｎ−１の出力からフレーム同期パタ
ーンを検索し、フレーム同期化をはかっていた。ここで
抽出クロック４４は、信号伝送速度の２倍の周波数をも
ち、信号伝送路からの入力データに同期している。この
回路によればケーブルの接続極性が逆になったとしても
フレーム同期パターンを検出することが可能となる。FIG. 6 shows a shift register used in a conventional receiver. In a digital communication receiver using a Manchester code, in order to search for a frame synchronization pattern, a shift register including 2n-1 bits of D-type flip-flops FF1 to FF2n-1 for n bits of a frame synchronization bit is used. , The single-pole data 43 input serially is developed in parallel, and the flip-flops FF1, FF3, FF5,.
A frame synchronization pattern is searched from the outputs of F2n-3 and FF2n-1, and frame synchronization is performed. Here, the extracted clock 44 has a frequency twice as high as the signal transmission speed, and is synchronized with input data from the signal transmission line. According to this circuit, even when the connection polarity of the cable is reversed, it is possible to detect the frame synchronization pattern.
【０００６】図７（ａ）〜（ｅ）には図６のシフト・レ
ジスタを用いた場合の抽出クロック４４、ケーブルの接
続極性が正しい場合と逆の場合の単極データ４３と並列
データ５５が例示されている。同期パターン検出タイミ
ングＴ２およびＴ３はフレーム同期パターンを“００
１”とした場合の同期パターンの検出位置を示してい
る。ケーブル接続の極性が正常な場合には、同期パター
ン検出タイミングＴ２の位置でフレーム同期パターンを
検出し、接続極性が逆の場合には同期パターン検出タイ
ミングＴ３の位置で検出することになる。したがって、
同図（ｂ），（ｃ）のケーブル接続極性が正しい場合に
対して、ケーブルの接続極性が逆の場合には同図
（ｄ），（ｅ）のように（ｂ），（ｃ）に対して逆極性
となり、半ビット遅れた位置でフレーム同期パターンを
検出することになる。FIGS. 7 (a) to 7 (e) show an extraction clock 44 when the shift register of FIG. 6 is used, a unipolar data 43 and a parallel data 55 when the connection polarity of the cable is opposite to the correct one. Is illustrated. The synchronization pattern detection timings T2 and T3 indicate that the frame synchronization pattern is "00".
1 "indicates the detection position of the synchronization pattern. When the polarity of the cable connection is normal, the frame synchronization pattern is detected at the position of the synchronization pattern detection timing T2, and when the connection polarity is reversed, Detection is performed at the position of the synchronization pattern detection timing T3.
In the case where the cable connection polarity is opposite to the case where the cable connection polarity is correct in FIGS. (B) and (c), (b) and (c) as shown in FIGS. On the other hand, the polarity becomes opposite, and a frame synchronization pattern is detected at a position delayed by half a bit.
【０００７】[0007]
【発明が解決しようとする課題】従来の方法を採用した
場合、受信したデータを非同期に処理するシステムで
は、データが正しく受信できればよいためフレーム同期
パターンの検出位置が半ビット遅延したとしても問題と
はならない。しかし受信データからフレーム同期をと
り、そのタイミングを使用してさらにデータ伝送を行う
場合にはこの遅延が問題となってくる。たとえばアクセ
ス方式にＴＤＭＡ（時分割マルチ・アクセス）方式を採
用したデジタル無線システムにおいて、２つの基地局で
エリアを構成する場合には、２つの基地局間で半ビット
のタイミングのずれが生ずると、互いにタイム・スロッ
トが重なってしまい、干渉を起こし電波の有効利用が図
れなくなってしまうという解決されねばならない課題が
あった。When the conventional method is adopted, in a system for processing received data asynchronously, there is a problem that even if the detection position of the frame synchronization pattern is delayed by half a bit, it is only necessary to receive the data correctly. Not be. However, this delay becomes a problem when frame synchronization is performed from the received data and further data transmission is performed using the timing. For example, in a digital radio system employing a TDMA (time division multiple access) method as an access method, when an area is formed by two base stations, if a timing shift of half a bit occurs between the two base stations, There is a problem to be solved in which time slots overlap each other, causing interference and making it impossible to effectively use radio waves.
【０００８】本発明の目的は、ケーブル接続極性の正逆
に関わらずフレーム同期パターンをタイミングのずれが
なく同じ位置で検出し、同期がとれるフレーム同期回路
を提供することにある。An object of the present invention is to provide a frame synchronization circuit which can detect and synchronize a frame synchronization pattern at the same position with no timing shift regardless of the polarity of the cable connection polarity.
【０００９】[0009]
【課題を解決するための手段】マンチェスタ符号に符号
化された、所定の位置にフレーム同期ビットを持つフレ
ーム・データに関して、フレーム上の一連のフレーム同
期ビットを検出するフレーム同期検出回路において、送
信されてくるフレーム上のデータを順次取り込みシフト
するフレーム同期ビットｎビットに対して２ｎビットの
シフト・レジスタと、上記シフト・レジスタに格納され
たデータからケーブル接続極性が正しい場合のフレーム
同期パターンを検出する第１のフレーム同期パターン検
出回路と、シフト・レジスタに格納されたデータからケ
ーブル接続極性が逆の場合のフレーム同期パターンを検
出する第２のフレーム同期パターン検出回路と、第１お
よび第２のフレーム同期パターン検出回路からの検出結
果によりフレーム同期およびケーブル接続極性の正逆を
監視検出して同期を保護する同期保護回路とを設けた。SUMMARY OF THE INVENTION With respect to frame data having a frame synchronization bit at a predetermined position, which is encoded into a Manchester code, the frame data is transmitted by a frame synchronization detection circuit which detects a series of frame synchronization bits on the frame. A 2n-bit shift register for n bits of a frame synchronization bit for sequentially capturing and shifting data on an incoming frame, and a frame synchronization pattern when the cable connection polarity is correct is detected from the data stored in the shift register. A first frame synchronization pattern detection circuit, a second frame synchronization pattern detection circuit for detecting a frame synchronization pattern when the cable connection polarity is opposite from data stored in the shift register, and first and second frames The frame is determined based on the detection result from the synchronization pattern detection circuit. It provided a synchronization protection circuit for protecting a synchronous forward and reverse phases and cabling polarity detecting monitor.
【００１０】[0010]
【作用】シフト・レジスタに格納されたデータからケー
ブル接続極性が正しい場合のフレーム同期パターンと、
ケーブル接続極性が逆の場合のフレーム同期パターンを
並行して探索することにより、ケーブル接続極性の正逆
に関わらずフレーム同期の検出位置が変わらず、またど
ちらのパターンを検出したかによってケーブル接続極性
の正逆を検出できる。[Function] A frame synchronization pattern when the cable connection polarity is correct from the data stored in the shift register,
By searching frame synchronization patterns in parallel when the cable connection polarity is reversed, the detection position of frame synchronization does not change regardless of the polarity of the cable connection polarity, and the cable connection polarity depends on which pattern was detected. Can be detected.
【００１１】[0011]
【実施例】図１は本発明のフレーム同期検出回路の一実
施例を示す回路構成図である。１１は符号変換回路であ
り、信号伝送路からの両極符号であるマンチェスタ符号
の受信データ２１を単極符号に変換して単極データ２３
を出力する。１２はクロック抽出回路であり、原クロッ
ク２２と、符号変換回路１１からの単極符号に変換され
た単極データ２３を用いて、単極データ２３に同期した
抽出クロック２４を抽出する。抽出クロック２４のくり
返し周波数はデータ伝送速度ｍ（ビット／秒）に対して
２ｍ（ヘルツ）である。FIG. 1 is a circuit diagram showing an embodiment of a frame synchronization detecting circuit according to the present invention. Reference numeral 11 denotes a code conversion circuit which converts received data 21 of a Manchester code, which is a bipolar code, from a signal transmission line into a unipolar code and converts the received data 21 to a unipolar data 23.
Is output. A clock extracting circuit 12 extracts an extracted clock 24 synchronized with the unipolar data 23 by using the original clock 22 and the unipolar data 23 converted to the unipolar code from the code conversion circuit 11. The repetition frequency of the extraction clock 24 is 2 m (Hertz) with respect to the data transmission speed m (bits / second).
【００１２】１３はシフト・レジスタであり、抽出クロ
ック２４により、単極データ２３を順次シフトして並列
データ３５を出力するシフト・レジスタである。このシ
フト・レジスタは、シリアル／パラレル変換器として働
く。１４はフレーム同期パターン検出回路であり、シフ
ト・レジスタ１３からの並列データ３５からケーブル接
続の極性が正しい場合のフレーム同期パターンを探索
し、所定のパターンに一致したときにはパターン一致信
号２５を出力する。１５はフレーム同期パターン検出回
路であり、シフト・レジスタ１３からの並列データ３５
からケーブル接続の極性が逆の場合のフレーム同期パタ
ーンを探索し、所定のパターンに一致したときにはパタ
ーン一致信号２６を出力する。Reference numeral 13 denotes a shift register which sequentially shifts the unipolar data 23 by an extraction clock 24 and outputs parallel data 35. This shift register acts as a serial / parallel converter. Reference numeral 14 denotes a frame synchronization pattern detection circuit which searches the parallel data 35 from the shift register 13 for a frame synchronization pattern when the polarity of the cable connection is correct, and outputs a pattern match signal 25 when the pattern synchronization matches a predetermined pattern. Reference numeral 15 denotes a frame synchronization pattern detection circuit, which outputs parallel data 35 from the shift register 13.
, A frame synchronization pattern in the case where the polarity of the cable connection is reversed is searched, and when the frame synchronization pattern matches a predetermined pattern, a pattern matching signal 26 is output.
【００１３】１６はタイミング発生回路であり、抽出ク
ロック２４と２つのパターン一致信号２５，２６とから
フレーム・タイミング信号３１を発生する。タイミング
発生回路１６の内部には、フレーム・タイミング信号３
１の発生用に内部に図示してはいないリング・カウンタ
を有している。この内部のリング・カウンタは、フレー
ム同期パターン検出回路１４からのパターン一致信号２
５またはフレーム同期パターン検出回路２からのパター
ン一致信号２６によってフレームの判断基準となる特定
の値がロードされる。また同期保護回路１７からのロー
ド信号２８によってパターン一致信号２５または２６に
よる内部カウンタのロードの許可／禁止を制御する。さ
らに内部カウンタの値がフレームを構成するワードの基
準値になる毎にワード信号２７を出力する。A timing generating circuit 16 generates a frame timing signal 31 from the extracted clock 24 and two pattern coincidence signals 25 and 26. The frame timing signal 3 is provided inside the timing generation circuit 16.
It has a ring counter, not shown, internally for generating a one. The internal ring counter receives the pattern match signal 2 from the frame synchronization pattern detection circuit 14.
5 or a specific value serving as a frame criterion is loaded by the pattern match signal 26 from the frame synchronization pattern detection circuit 2. Also, the load signal 28 from the synchronization protection circuit 17 controls the permission / inhibition of the loading of the internal counter by the pattern match signal 25 or 26. Further, each time the value of the internal counter becomes the reference value of the word constituting the frame, the word signal 27 is output.
【００１４】同期保護回路１７では、フレーム同期パタ
ーン検出回路１４，１５からのパターン一致信号２５，
２６およびタイミング発生回路１６からのワード信号２
７によって同期検出、ケーブル接続極性の正逆の検出お
よびフレーム同期保護を行い、タイミング発生回路１６
へのロード信号２８とフレーム同期の確立を示すフレー
ム同期確立信号３２および伝送路が正接続状態か逆接続
状態かを示す接続状態信号３３を出力する。The synchronization protection circuit 17 includes a pattern matching signal 25 from the frame synchronization pattern detection circuits 14 and 15,
26 and the word signal 2 from the timing generation circuit 16
7 performs synchronization detection, detection of forward / reverse polarity of cable connection polarity, and protection of frame synchronization.
, A frame synchronization establishment signal 32 indicating the establishment of frame synchronization, and a connection state signal 33 indicating whether the transmission path is in the normal connection state or the reverse connection state.
【００１５】図２にはシフト・レジスタ１３の具体的な
回路の一実施例が示されている。フレーム同期ビットｎ
ビットに対して２ｎ個のＤタイプのフリップフロップＦ
Ｆ１〜ＦＦ２ｎより成り、抽出クロック２４により単極
データ２３をシフトしてフリップフロップＦＦ１〜ＦＦ
２ｎのそれぞれからの出力を並列データ３５として出力
する２ｎビットのシフト・レジスタである。FIG. 2 shows an embodiment of a specific circuit of the shift register 13. As shown in FIG. Frame synchronization bit n
2n D-type flip-flops F per bit
F1 to FF2n, and shifts the unipolar data 23 by the extracted clock 24 to flip-flop FF1 to FF
A 2n-bit shift register that outputs an output from each of 2n as parallel data 35.
【００１６】図３（ａ）〜（ｅ）には従来例を説明した
図７に対応した本発明の動作を示しており、図２のシフ
ト・レジスタ１３を用いた場合の抽出クロック２４，ケ
ーブルの接続極性が正しい場合と逆の場合の単極データ
２３と並列データ３５が例示されている。受信データ２
１のマンチェスタ符号は両極符号のため処理しやすいよ
うに符号変換回路１１で単極に変換して単極データ２３
（図３（ｂ）または（ｄ））を出力する。この符号変換
回路１１では、受信データ２１がマンチェスタ符号の
“０”を示したときには単極データ２３として“０１”
を出力し、受信データ２１がマンチェスタ符号の“１”
を示したときには“１０”を出力する。単極データ２３
は、図３（ｂ）の場合には“０１０１０１０１１００
１”を示した場合が例示され、図３（ｄ）にはその逆接
続された“１０１０１０１００１１０”を示している。FIGS. 3 (a) to 3 (e) show the operation of the present invention corresponding to FIG. 7 for explaining a conventional example. The extraction clock 24 and the cable in the case where the shift register 13 of FIG. 2 is used are shown. , The unipolar data 23 and the parallel data 35 in the case where the connection polarity is correct and the opposite are illustrated. Receive data 2
Since the Manchester code 1 is a bipolar code, the code conversion circuit 11 converts the Manchester code into a single pole so that it can be easily processed.
(FIG. 3B or 3D) is output. In this code conversion circuit 11, when the received data 21 indicates the Manchester code “0”, “01” is used as the unipolar data 23.
Is output, and the received data 21 is the Manchester code “1”.
Is output, "10" is output. Unipolar data 23
Is "01010101100" in the case of FIG.
1 "is illustrated, and FIG. 3D shows" 1010100100110 "reversely connected.
【００１７】単極データ２３はシフト・レジスタ１３に
おいて、信号伝送速度の２倍の周波数の、単極データ２
３に同期した原クロック２２からクロック抽出回路１２
で抽出した抽出クロック２４（図３（ａ））で、単極に
変換されたシリアルに入力する単極データ２３を１ビッ
トづつシフトしながらシリアル／パラレル変換して並列
データ３５を出力する。このパラレルに展開した並列デ
ータ３５からフレーム同期パターン検出回路１４および
１５ではフレーム同期パターンを検出する。The unipolar data 23 is stored in the shift register 13 at a frequency twice the signal transmission speed.
3 from the original clock 22 synchronized with 3
With the extraction clock 24 (FIG. 3 (a)) extracted in step (1), the unipolar converted single-polarity data 23 is serially / parallel converted while shifting one bit at a time, and parallel data 35 is output. The frame synchronization pattern detection circuits 14 and 15 detect the frame synchronization pattern from the parallel data 35 developed in parallel.
【００１８】検出方法は、マンチェスタ符号の“０”に
対して“０１”を探索し、“１”に対して“１０”を探
索する。たとえばフレーム同期パターンがマンチェスタ
符号の“００１”で与えられる場合には、図３（ｃ）の
並列データ３５中から“０１０１１０”のパターンを探
索することになる。さらにケーブル接続の極性が逆にな
った場合を考慮して、フレーム同期パターン検出回路１
４，１５の２系統を備え、フレーム同期パターン検出回
路１４ではケーブル接続の極性が正しい場合の同期パタ
ーン“０１０１１０”を探索し、フレーム同期パターン
検出回路１５ではケーブル接続の極性が逆になった場合
の同期パターン“１０１００１”を探索する。In the detection method, "01" is searched for "0" of the Manchester code, and "10" is searched for "1". For example, when the frame synchronization pattern is given by the Manchester code “001”, the pattern “010110” is searched from the parallel data 35 of FIG. 3C. Further, in consideration of the case where the polarity of the cable connection is reversed, the frame synchronization pattern detection circuit 1
4 and 15 are provided, and the frame synchronization pattern detection circuit 14 searches for a synchronization pattern "010110" when the polarity of the cable connection is correct, and the frame synchronization pattern detection circuit 15 detects the case where the polarity of the cable connection is reversed. Is searched for the synchronization pattern “101001”.
【００１９】この方法によれば、図３の同期パターン検
出タイミングＴ１に示すようにケーブル接続の極性に関
係なくフレーム同期パターンをずれることなく同じ位置
で検出でき、また２つのフレーム同期パターン検出回路
１４および１５のうち、どちらでフレーム同期パターン
が検出されたかを監視すれば、ケーブル接続極性の正逆
も検出できる。According to this method, the frame synchronization pattern can be detected at the same position regardless of the polarity of the cable connection as shown at the synchronization pattern detection timing T1 in FIG. By monitoring which of the frames 15 and 15 detects the frame synchronization pattern, the polarity of the cable connection polarity can also be detected.
【００２０】順次シフトされた並列データ３５は、フレ
ーム同期パターン検出回路１４およびフレーム同期パタ
ーン検出回路１５に入力される。フレーム同期パターン
検出回路１４では入力された並列データ３５とケーブル
接続の極性が正しい場合のフレーム同期パターンとを比
較し、一致した場合にパターン一致信号２５を出力す
る。またフレーム同期パターン検出回路１５では入力さ
れた並列データ３５とケーブル接続の極性が逆の場合の
フレーム同期パターンとを比較し、一致した場合にパタ
ーン一致信号２６を出力する。The sequentially shifted parallel data 35 is input to the frame synchronization pattern detection circuit 14 and the frame synchronization pattern detection circuit 15. The frame synchronization pattern detection circuit 14 compares the input parallel data 35 with the frame synchronization pattern when the polarity of the cable connection is correct, and outputs a pattern match signal 25 when they match. The frame synchronization pattern detection circuit 15 compares the input parallel data 35 with the frame synchronization pattern when the polarity of the cable connection is reversed, and outputs a pattern match signal 26 when they match.
【００２１】タイミング発生回路１６は、同期保護回路
１７からのロード信号２８によって同期の状態を判断
し、同期喪失状態にある場合には、パターン一致信号２
５または２６が入力した時点で、内部カウンタにフレー
ムの基準となる特定値をロードする。また同期喪失状態
以外の場合には、パターン一致信号２５または２６が印
加されても内部カウンタのロードはしない。The timing generation circuit 16 determines the state of synchronization based on the load signal 28 from the synchronization protection circuit 17, and when the synchronization is lost, the pattern matching signal 2
When 5 or 26 is input, a specific value serving as a frame reference is loaded into the internal counter. In cases other than the loss of synchronization state, the internal counter is not loaded even if the pattern match signal 25 or 26 is applied.
【００２２】同期保護回路１７では、フレーム同期パタ
ーン検出回路１４からのパターン一致信号２５、フレー
ム同期パターン検出回路１５からのパターン一致信号２
６およびタイミング発生回路１６からのワード信号２７
によって同期検出を行う。ワード信号２７は、フレーム
同期パターンが現われるべきタイミングを示す信号であ
る。The synchronization protection circuit 17 includes a pattern matching signal 25 from the frame synchronization pattern detection circuit 14 and a pattern matching signal 2 from the frame synchronization pattern detection circuit 15.
6 and the word signal 27 from the timing generation circuit 16
To perform synchronization detection. The word signal 27 is a signal indicating the timing at which the frame synchronization pattern should appear.
【００２３】図４に同期保護回路１７の同期確立の状態
遷移図を示している。同期喪失の状態からパターン一致
信号２５が入力されると遷移Ａによって後方保護過程１
へ遷移する。後方保護過程１では、設定された保護段数
の数だけ連続してワード信号２７のタイミングでパター
ン一致信号２５が入力されれば遷移Ｂ１によって同期確
立１へ遷移する。もし保護段数の数だけワード信号２７
のタイミングでパターン一致信号２５が印加されないう
ちに、ワード信号２７のタイミングでパターン一致信号
２５が入力されなかった場合には遷移Ｃ１によって同期
喪失へ遷移する。同期確立１では、ワード信号２７のタ
イミングでパターン一致信号２５が入力された場合は遷
移Ｂ２によって状態を保持する。ワード信号２７のタイ
ミングでパターン一致信号２５が入力されなかった場合
には、遷移Ｃ２によって前方保護過程１へ遷移する。前
方保護過程１では、設定された保護段数の数だけ連続し
てワード信号２７のタイミングでパターン一致信号２５
が入力されなければ遷移Ｃ３によって同期喪失へ遷移す
る。もし前方保護過程１において保護段数の数だけワー
ド信号２７のタイミングでパターン一致信号２５が印加
されないうちに、ワード信号２７のタイミングでパター
ン一致信号２５が入力されれば遷移Ｂ３によって同期確
立１へ遷移する。FIG. 4 is a state transition diagram of the synchronization protection circuit 17 for establishing synchronization. When the pattern match signal 25 is input from the state of the synchronization loss, the backward protection process 1 is performed by the transition A.
Transition to. In the backward protection process 1, if the pattern match signal 25 is input at the timing of the word signal 27 continuously for the set number of protection stages, the transition to the synchronization establishment 1 is made by the transition B1. If the number of word signals 27 is equal to the number of protection stages,
If the pattern match signal 25 is not input at the timing of the word signal 27 before the pattern match signal 25 is applied at the timing of (1), a transition to loss of synchronization is made by the transition C1. In synchronization establishment 1, when the pattern match signal 25 is input at the timing of the word signal 27, the state is held by the transition B2. If the pattern match signal 25 is not input at the timing of the word signal 27, the process proceeds to the forward protection process 1 by the transition C2. In the forward protection step 1, the pattern match signal 25 is continuously output at the timing of the word signal 27 by the number of the set protection steps.
Is not input, transition to loss of synchronization is made by transition C3. If the pattern match signal 25 is input at the timing of the word signal 27 before the pattern match signal 25 is applied at the timing of the word signal 27 by the number of protection stages in the forward protection step 1, the transition to the synchronization establishment 1 is made by the transition B3. I do.
【００２４】同様に同期喪失の状態からパターン一致信
号２６が入力されると遷移Ｄによって後方保護過程２へ
遷移する。後方保護過程２では、設定された保護段数の
数だけ連続してワード信号２７のタイミングでパターン
一致信号２６が入力されれば遷移Ｅ１によって同期確立
２へ遷移する。もし保護段数の数だけワード信号２７の
タイミングでパターン一致信号２６が印加されないうち
にワード信号２７のタイミングでパターン一致信号２６
が入力されなかった場合には遷移Ｆ１によって同期喪失
へ遷移する。同期確立２では、ワード信号２７のタイミ
ングでパターン一致信号２６が入力された場合は遷移Ｅ
２によって状態を保持する。また、ワード信号２７のタ
イミングで、パターン一致信号２６が入力されなかった
場合には遷移Ｆ２によって前方保護過程２へ遷移する。
前方保護過程２では、設定された保護段数の数だけ連続
してワード信号２７のタイミングでパターン一致信号２
６が入力されなければ遷移Ｆ３によって同期喪失へ遷移
する。もし前方保護過程２において保護段数の数だけワ
ード信号２７のタイミングでパターン一致信号２６が印
加されないうちに、ワード信号２７のタイミングでパタ
ーン一致信号２６が入力されれば遷移Ｅ３によって同期
確立２へ遷移する。Similarly, when the pattern match signal 26 is input from the state of loss of synchronization, the transition to the backward protection step 2 is made by transition D. In the backward protection process 2, if the pattern match signal 26 is input at the timing of the word signal 27 continuously for the set number of protection stages, the transition to the synchronization establishment 2 is made by the transition E1. If the pattern matching signal 26 is not applied at the timing of the word signal 27 by the number of protection stages, the pattern matching signal 26 is
Is not input, transition to loss of synchronization is made by transition F1. In synchronization establishment 2, if the pattern match signal 26 is input at the timing of the word signal 27, the transition E
2 holds the state. If the pattern match signal 26 is not input at the timing of the word signal 27, the process proceeds to the forward protection process 2 by the transition F2.
In the forward protection process 2, the pattern match signal 2 is continuously output at the timing of the word signal 27 by the number of set protection stages.
If 6 is not input, transition to loss of synchronization is made by transition F3. If the pattern match signal 26 is input at the timing of the word signal 27 before the pattern match signal 26 is applied at the timing of the word signal 27 by the number of protection stages in the forward protection process 2, the transition to the synchronization establishment 2 is made by the transition E3. I do.
【００２５】したがって、図４のａはケーブル接続の極
性が正しい場合の同期確立状態であり、ｂはケーブル接
続の極性が逆の場合の同期確立状態である。同図ａおよ
びｂの状態にある場合には、フレーム同期確立状態であ
るのでフレーム同期確立信号３２を出力する。またフレ
ーム同期が同図ａ側で確立しているのか、ｂ側で確立し
ているのかを接続状態信号３３によって出力する。Therefore, FIG. 4A shows a state of synchronization establishment when the polarity of the cable connection is correct, and FIG. 4B shows a state of synchronization establishment when the polarity of the cable connection is reversed. In the state shown in FIGS. 7A and 7B, the frame synchronization establishment signal is output because the frame synchronization is established. In addition, whether the frame synchronization is established on the side a or the side b in the drawing is output by the connection state signal 33.
【００２６】以上の実施例によれば、ケーブル接続極性
の正逆に関係なく、同じタイミング位置でフレーム同期
が確立できる。さらにケーブル接続極性の正逆を検出
し、逆であることを検出したときには受信データを反転
再生させるデータ反転回路を介して後段の受信機への伝
送路などへ送出することにより、後段の受信機において
は接続極性の正逆を意識することなくデータ処理を行う
ことができる。According to the above embodiment, frame synchronization can be established at the same timing position regardless of the polarity of the cable connection. Further, by detecting the forward / reverse polarity of the cable connection polarity, and when the reverse is detected, the data is transmitted to a transmission path to a subsequent receiver through a data inverting circuit for inverting and reproducing the received data, thereby transmitting the data to the latter receiver. In, data processing can be performed without considering the connection polarity.
【００２７】[0027]
【発明の効果】本発明によれば、ケーブル接続極性の正
逆に関係なく同じタイミング位置でフレーム同期が確立
でき、さらにケーブル接続極性の正逆を検出し、その結
果によって受信データを正転または反転させることによ
り後段のデータ処理においては接続極性の正逆を意識す
ることなくデータ処理を行うことができるようになっ
た。したがって本発明の効果は極めて大きい。According to the present invention, frame synchronization can be established at the same timing regardless of the polarity of the cable connection polarity, and the polarity of the cable connection can be detected. By inverting the data, it is possible to perform data processing in the subsequent data processing without being aware of the connection polarity. Therefore, the effect of the present invention is extremely large.
【図１】本発明の一実施例を示す回路構成図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】本発明において使用されるシフト・レジスタの
一実施例を示す回路図である。FIG. 2 is a circuit diagram showing one embodiment of a shift register used in the present invention.
【図３】本発明のフレーム同期パターン検出の動作を示
すタイム・チャートである。FIG. 3 is a time chart showing an operation of detecting a frame synchronization pattern according to the present invention.
【図４】本発明において使用される同期保護回路の状態
遷移図である。FIG. 4 is a state transition diagram of the synchronization protection circuit used in the present invention.
【図５】従来から使用されているマンチェスタ符号の符
号変換例である。FIG. 5 is an example of code conversion of a conventionally used Manchester code.
【図６】従来のシフト・レジスタの実施例を示す回路図
である。FIG. 6 is a circuit diagram showing an embodiment of a conventional shift register.
【図７】従来のフレーム同期パターン検出の動作を示す
タイム・チャートである。FIG. 7 is a time chart showing a conventional operation of detecting a frame synchronization pattern.
１１ 符号変換回路 １２ クロック抽出回路 １３ シフト・レジスタ １４，１５ フレーム同期パターン検出回路 １６ タイミング発生回路 １７ 同期保護回路 ２１ 受信データ ２２ 原クロック ２３，４３ 単極データ ２４，４４ 抽出クロック ２５，２６ パターン一致信号 ２７ ワード信号 ２８ ロード信号 ３１ フレーム・タイミング信号 ３２ フレーム同期確立信号 ３３ 接続状態信号 ３５，５５ 並列データ ＦＦ フリップフロップ Ｔ 同期パターン検出タイミング Reference Signs List 11 code conversion circuit 12 clock extraction circuit 13 shift register 14, 15 frame synchronization pattern detection circuit 16 timing generation circuit 17 synchronization protection circuit 21 received data 22 original clock 23, 43 unipolar data 24, 44 extracted clock 25, 26 pattern match Signal 27 Word signal 28 Load signal 31 Frame timing signal 32 Frame synchronization establishment signal 33 Connection status signal 35, 55 Parallel data FF flip-flop T Synchronization pattern detection timing
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/08 H03M 5/12 H04L 25/49 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H04L 7/08 H03M 5/12 H04L 25/49
Claims (6)
レーム上のデータの所定の位置にフレーム同期ビットを
有する一連のフレーム・データを検出してフレーム同期
信号を得るフレーム同期検出回路において、前記マンチェスタ符号により符号化されたフレーム上の
データの“０”を“０１”および“１０”のうちの一方
に、“１”を“０１”および“１０”のうちの他方に符
号変換して変換後のフレーム上のデータ（２３）を出力
するための符号変換手段（１１）と、 前記変換後のフレーム上のデータ（２３）と伝送路上の
原クロック（２２）からその原クロック（２２）の２倍
の繰り返し周波数の抽出クロック（２４）を得るための
クロック抽出手段（１２）と、 前記フレーム上のデータを前記抽出クロック（２４）に
より順次取り込みシフトするフレーム同期ビットｎビッ
トに対して２ｎビットのシフト・レジスタ手段（１３）
と、 前記シフト・レジスタに格納されたデータから前記フレ
ーム上のデータの極性が正しい場合のフレーム同期パタ
ーンを検出する第１のフレーム同期パターン検出手段
（１４）と、 前記シフト・レジスタに格納されたデータから前記フレ
ーム上のデータの極性が逆の場合のフレーム同期パター
ンを検出する第２のフレーム同期パターン検出手段（１
５）と、 前記第１および第２のフレーム同期パターン検出手段の
検出結果によりフレーム同期を保護し、前記フレーム上
のデータの極性の正逆を監視検出する同期保護手段（１
７）とを含むフレーム同期検出回路。1. A frame synchronization detecting circuit for detecting a series of frame data having a frame synchronization bit at a predetermined position of data on a frame encoded by a Manchester code and obtaining a frame synchronization signal, wherein the Manchester code On the encoded frame
Data "0" is one of "01" and "10"
To the other of “01” and “10”.
And outputs data (23) on the converted frame
Code conversion means (11) for converting the data (23) on the frame after the conversion
From the original clock (22) to twice the original clock (22)
To obtain an extraction clock (24) having a repetition frequency of
Clock extraction means (12), and the data on the frame as the extracted clock (24)
2n-bit shift register means to the frame synchronization bits n bits to more sequential uptake shift (13)
First frame synchronization pattern detection means (14) for detecting a frame synchronization pattern when the polarity of the data on the frame is correct from the data stored in the shift register; and Second frame synchronization pattern detecting means (1) for detecting a frame synchronization pattern when the polarity of the data on the frame is reversed from the data.
5) and a synchronization protection unit (1) that protects frame synchronization based on the detection results of the first and second frame synchronization pattern detection units, and monitors and detects the polarity of data on the frame.
7).
レーム上のデータの所定の位置にフレーム同期ビットを
有する一連のフレーム・データを検出してフレーム同期
信号を得るフレーム同期検出回路において、 前記マンチェスタ符号により符号化されたフレーム上の
データの“０”を“０１”および“１０”のうちの一方
に、“１”を”０１“および“１０”のうちの他方に符
号変換して変換後のフレーム上のデータ（２３）を出力
するための符号変換手段（１１）と、 前記変換後のフレーム上のデータを順次取り込みシフト
するフレーム同期ビットｎビットに対して２ｎビットの
シフト・レジスタ手段（１３）と、 前記シフト・レジスタに格納されたデータから前記フレ
ーム上のデータの極性が正しい場合のフレーム同期パタ
ーンを検出する第１のフレーム同期パターン検出手段
（１４）と、 前記シフト・レジスタに格納されたデータから前記フレ
ーム上のデータの極性が逆の場合のフレーム同期パター
ンを検出する第２のフレーム同期パターン検出手段（１
５）と、 前記第１および第２のフレーム同期パターン検出手段の
検出結果によりフレーム同期を保護し、前記フレーム上
のデータの極性の正逆を監視検出する同期保護手段（１
７）とを含むフレーム同期検出回路。2. A frame synchronization detecting circuit for detecting a series of frame data having a frame synchronization bit at a predetermined position of data on a frame encoded by a Manchester code to obtain a frame synchronization signal, wherein: "0" of the data on the encoded frame is converted to one of "01" and "10", and "1" is converted to the other of "01" and "10". Code conversion means (11) for outputting the above data (23); 2n-bit shift register means (13) for n bits of frame synchronization bits for sequentially taking in and shifting the data on the converted frame And detecting a frame synchronization pattern from the data stored in the shift register when the polarity of the data on the frame is correct. A first frame synchronization pattern detecting means for detecting a frame synchronization pattern in a case where the polarity of data on the frame is reversed from data stored in the shift register; (1
5) and a synchronization protection unit (1) that protects frame synchronization based on the detection results of the first and second frame synchronization pattern detection units, and monitors and detects the polarity of data on the frame.
7).
レーム上のデータの所定の位置にフレーム同期ビットを
有する一連のフレーム・データを検出してフレーム同期
信号を得るフレーム同期検出回路において、前記マンチェスタ符号により符号化されたフレーム上の
データの“０”を“０１”および“１０”のうちの一方
に、“１”を“０１”および“１０”のうちの他方に符
号変換して変換後のフレーム上のデータ（２３）を出力
するための符号変換手段（１１）と、 前記変換後のフレーム上のデータ（２３）と伝送路上の
原クロック（２２）からその原クロック（２２）の２倍
の繰り返し周波数の抽出クロック（２４）を得るための
クロック抽出手段（１２）と、 前記フレーム上のデータを前記抽出クロック（２４）に
より順次取り込みシフトするフレーム同期ビットｎビッ
トに対して２ｎビットのシフト・レジスタ手段（１３）
と、 前記シフト・レジスタに格納されたデータから前記フレ
ーム上のデータの極性が正しい場合のフレーム同期パタ
ーンを検出する第１のフレーム同期パターン検出手段
（１４）と、 前記シフト・レジスタに格納されたデータから前記フレ
ーム上のデータの極性が逆の場合のフレーム同期パター
ンを検出する第２のフレーム同期パターン検出手段（１
５）と、 前記第１および第２のフレーム同期パターン検出手段の
検出結果によりフレーム同期を保護し、前記フレーム上
のデータの極性の正逆を監視検出する同期保護手段（１
７）と、 前記受信データ（２１）を入力されて前記第２のフレー
ム同期パターン検出手段からの検出結果が出力されたと
きに前記受信データ（２１）を反転した出力を得るため
のデータ反転手段とを含むフレーム同期検出回路。3. A frame synchronization detection circuit for detecting a series of frame data having a frame synchronization bit at a predetermined position of data on a frame encoded by a Manchester code to obtain a frame synchronization signal, wherein the Manchester code On the encoded frame
Data "0" is one of "01" and "10"
To the other of “01” and “10”.
And outputs data (23) on the converted frame
Code conversion means (11) for converting the data (23) on the frame after the conversion
From the original clock (22) to twice the original clock (22)
To obtain an extraction clock (24) having a repetition frequency of
Clock extraction means (12), and the data on the frame as the extracted clock (24)
2n-bit shift register means to the frame synchronization bits n bits to more sequential uptake shift (13)
First frame synchronization pattern detection means (14) for detecting a frame synchronization pattern when the polarity of the data on the frame is correct from the data stored in the shift register; and Second frame synchronization pattern detecting means (1) for detecting a frame synchronization pattern when the polarity of the data on the frame is reversed from the data.
5) and a synchronization protection unit (1) that protects frame synchronization based on the detection results of the first and second frame synchronization pattern detection units, and monitors and detects the polarity of data on the frame.
7) a data inverting means for obtaining the inverted output of the received data (21) when the received data (21) is input and the detection result from the second frame synchronization pattern detecting means is output. And a frame synchronization detection circuit.
レーム上のデータの所定の位置にフレーム同期ビットを
有する一連のフレーム・データを検出してフレーム同期
信号を得るフレーム同期検出回路において、 前記マンチェスタ符号により符号化されたフレーム上の
データの“０”を“０１”および“１０”のうちの一方
に、“１”を”０１“および“１０”のうちの他方に符
号変換して変換後のフレーム上のデータ（２３）を出力
するための符号変換手段（１１）と、 前記変換後のフレーム上のデータを順次取り込みシフト
するフレーム同期ビットｎビットに対して２ｎビットの
シフト・レジスタ手段（１３）と、 前記シフト・レジスタに格納されたデータから前記フレ
ーム上のデータの極性が正しい場合のフレーム同期パタ
ーンを検出する第１のフレーム同期パターン検出手段
（１４）と、 前記シフト・レジスタに格納されたデータから前記フレ
ーム上のデータの極性が逆の場合のフレーム同期パター
ンを検出する第２のフレーム同期パターン検出手段（１
５）と、 前記第１および第２のフレーム同期パターン検出手段の
検出結果によりフレーム同期を保護し、前記フレーム上
のデータの極性の正逆を監視検出する同期保護手段（１
７）と、 前記受信データ（２１）を入力されて前記第２のフレー
ム同期パターン検出手段からの検出結果が出力されたと
きに前記受信データ（２１）を反転した出力を得るため
のデータ反転手段とを含むフレーム同期検出回路。4. A frame synchronization detecting circuit for detecting a series of frame data having a frame synchronization bit at a predetermined position of data on a frame encoded by a Manchester code to obtain a frame synchronization signal, wherein the Manchester code "0" of the data on the encoded frame is converted to one of "01" and "10", and "1" is converted to the other of "01" and "10". Code conversion means (11) for outputting the above data (23); 2n-bit shift register means (13) for n bits of frame synchronization bits for sequentially taking in and shifting the data on the converted frame And detecting a frame synchronization pattern from the data stored in the shift register when the polarity of the data on the frame is correct. A first frame synchronization pattern detecting means for detecting a frame synchronization pattern in a case where the polarity of data on the frame is reversed from data stored in the shift register; (1
5) and a synchronization protection unit (1) that protects frame synchronization based on the detection results of the first and second frame synchronization pattern detection units, and monitors and detects the polarity of data on the frame.
7) a data inverting means for obtaining the inverted output of the received data (21) when the received data (21) is input and the detection result from the second frame synchronization pattern detecting means is output. And a frame synchronization detection circuit.
検出手段の検出結果（２５）を受けると後方保護過程へ
遷移し（Ａ）、前記後方保護過程へ遷移した後前記第１
のフレーム同期パターン検出手段の検出結果を所定数連
続して受けたときには同期確立状態に移行し（Ｂ１）、
前記検出結果を前記所定数連続して受けなかったときに
は前記同期喪失状態に移行し（Ｃ１）、前記同期確立状
態にあるときに前記第１のフレーム同期パターン検出手
段の検出結果を受けたときには前記同期確立状態を保持
し（Ｂ２）、前記同期確立状態にあって前記第１のフレ
ーム同期パターン検出手段の検出結果を受けなかったと
きには前方保護過程に移行し（Ｃ２）、その後の所定期
間に前記前方保護過程にあって前記第１のフレーム同期
パターン検出手段の検出結果を受けなかったときには前
記同期喪失状態に移行し（Ｃ３）、前記所定期間内の前
記前方保護過程にあって前記第１のフレーム期間パター
ン検出手段の検出結果を受けたときには前記同期確立状
態へ移行する（Ｂ３）ように動作する請求項１ないし４
のフレーム同期検出回路。5. The synchronization protection means is in a state of loss of synchronization, and upon receiving a detection result (25) of the first frame synchronization pattern detection means, transits to a backward protection step (A) and proceeds to the backward protection step. After the first transition
When the detection result of the frame synchronization pattern detecting means is continuously received for a predetermined number of times, the state shifts to the synchronization established state (B1),
When the detection result is not received continuously for the predetermined number, the state shifts to the synchronization loss state (C1). When the detection result of the first frame synchronization pattern detection unit is received in the synchronization establishment state, The synchronization establishment state is held (B2), and when the detection result of the first frame synchronization pattern detecting means is not received in the synchronization establishment state, the process shifts to a forward protection process (C2), and during the predetermined period thereafter, If the detection result of the first frame synchronization pattern detecting means is not received in the forward protection process, the state shifts to the synchronization lost state (C3), and the first protection is performed in the forward protection process within the predetermined period. 5. The method according to claim 1, wherein when the detection result of the frame period pattern detection means is received, the operation shifts to the synchronization established state (B3).
Frame synchronization detection circuit.
検出手段の検出結果（２６）を受けると後方保護過程へ
遷移し（Ｄ）、前記後方保護過程へ遷移した後前記第２
のフレーム同期パターン検出手段の検出結果を所定数連
続して受けたときには同期確立状態に移行し（Ｅ１）、
前記検出結果を前記所定数連続して受けなかったときに
は前記同期喪失状態に移行し（Ｆ１）、前記同期確立状
態にあるときに前記第２のフレーム同期パターン検出手
段の検出結果を受けたときには前記同期確立状態を保持
し（Ｅ２）、前記同期確立状態にあって前記第２のフレ
ーム同期パターン検出手段の検出結果を受けなかったと
きには前方保護過程に移行し（Ｆ２）、その後の所定期
間に前記前方保護過程にあって前記第２のフレーム同期
パターン検出手段の検出結果を受けなかったときには前
記同期喪失状態に移行し（Ｆ３）、前記所定期間内の前
記前方保護過程にあって前記第２のフレーム期間パター
ン検出手段の検出結果を受けたときには前記同期確立状
態へ移行する（Ｅ３）ように動作する請求項１ないし４
のフレーム同期検出回路。6. The synchronization protection means is in a state of loss of synchronization, and upon receiving a detection result (26) of the second frame synchronization pattern detection means, transits to a backward protection step (D) and proceeds to the backward protection step. After the second transition
When a predetermined number of consecutive detection results of the frame synchronization pattern detection means are received, the state shifts to a synchronization established state (E1).
When the detection result is not received continuously for the predetermined number, the state shifts to the synchronization loss state (F1). When the detection result of the second frame synchronization pattern detection means is received in the synchronization established state, The synchronization establishment state is held (E2). When the synchronization establishment state is not received and the detection result of the second frame synchronization pattern detecting means is not received, the process shifts to a forward protection process (F2), and during the predetermined period thereafter, In the forward protection process, when the detection result of the second frame synchronization pattern detecting means is not received, the state shifts to the synchronization loss state (F3), and in the forward protection process within the predetermined period, the second frame synchronization pattern is detected. 5. The apparatus according to claim 1, wherein when the detection result of the frame period pattern detecting means is received, the apparatus shifts to the synchronization established state (E3).
Frame synchronization detection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143942A JP2947074B2 (en) | 1994-06-02 | 1994-06-02 | Frame synchronization detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143942A JP2947074B2 (en) | 1994-06-02 | 1994-06-02 | Frame synchronization detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07336347A JPH07336347A (en) | 1995-12-22 |
| JP2947074B2 true JP2947074B2 (en) | 1999-09-13 |
Family
ID=15350651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6143942A Expired - Fee Related JP2947074B2 (en) | 1994-06-02 | 1994-06-02 | Frame synchronization detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947074B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4932236B2 (en) * | 2005-11-29 | 2012-05-16 | Ｎｅｃエンジニアリング株式会社 | Differential signal line misconnection detection method and system |
| JP5979517B1 (en) * | 2015-10-22 | 2016-08-24 | パナソニックＩｐマネジメント株式会社 | Slave unit, master unit, monitor and communication method |
| JP6176507B1 (en) * | 2016-06-24 | 2017-08-09 | パナソニックＩｐマネジメント株式会社 | Door phone system and communication method |
| JP6300044B2 (en) * | 2016-07-11 | 2018-03-28 | パナソニックＩｐマネジメント株式会社 | Door phone system and communication method thereof |
| JP6226211B1 (en) * | 2016-06-30 | 2017-11-08 | パナソニックＩｐマネジメント株式会社 | Door phone system and communication method thereof |
| EP3169064B1 (en) | 2015-11-10 | 2020-08-12 | Panasonic Intellectual Property Management Co., Ltd. | Intercom system and communication method thereof |
| JP5979518B1 (en) * | 2015-11-24 | 2016-08-24 | パナソニックＩｐマネジメント株式会社 | Slave unit, master unit, monitor and communication method |
| JP5979520B1 (en) * | 2015-12-03 | 2016-08-24 | パナソニックＩｐマネジメント株式会社 | Slave unit, master unit, monitor and communication method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204336A (en) * | 1983-05-04 | 1984-11-19 | Nec Corp | Inspecting circuit of erroneous connection with frame synchronizing circuit |
| JPS61141233A (en) * | 1984-12-14 | 1986-06-28 | Agency Of Ind Science & Technol | Phase correcting circuit |
| JPH0648825B2 (en) * | 1989-12-11 | 1994-06-22 | 山武ハネウエル株式会社 | Communication interface |
-
1994
- 1994-06-02 JP JP6143942A patent/JP2947074B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07336347A (en) | 1995-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH055711Y2 (en) | ||
| US4920535A (en) | Demultiplexer system | |
| JP2947074B2 (en) | Frame synchronization detection circuit | |
| US3963869A (en) | Parity framing of pulse systems | |
| US6385319B1 (en) | Encoding circuit and method of detecting block code boundary and establishing synchronization between scrambler and descrambler | |
| EP0379279A2 (en) | Data transmission synchroniser | |
| US4713692A (en) | Method and apparatus for deriving frame interval signals | |
| JPH0149062B2 (en) | ||
| US6807236B1 (en) | Crosstalk elimination method and system | |
| US4809301A (en) | Detection apparatus for bi-phase signals | |
| US4143354A (en) | Detection of errors in digital signals | |
| JPS60235549A (en) | C-bit synchronism system of nb1c code signal | |
| JP2693831B2 (en) | Auxiliary signal transmission method | |
| JP3089739B2 (en) | Data transmission method, synchronous word detection method and apparatus | |
| JPS59502009A (en) | Device that receives high-speed data in packet format | |
| JPS6376640A (en) | Start-stop synchronizing signal receiving circuit | |
| JPH01105629A (en) | Frame synchronization circuit | |
| JP3092314B2 (en) | Data relay device | |
| JP3039135B2 (en) | Data relay device | |
| CA1204515A (en) | Interface for serial data communications link | |
| JP3264586B2 (en) | Pattern synchronization circuit | |
| JPH0481902B2 (en) | ||
| SU746895A1 (en) | Device for synchronizing monitor and standard digital signals | |
| JPS62213336A (en) | Frame synchronizing system | |
| JPH0818549A (en) | Multi-frame synchronization protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |