JPH0883879A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0883879A JPH0883879A JP21564894A JP21564894A JPH0883879A JP H0883879 A JPH0883879 A JP H0883879A JP 21564894 A JP21564894 A JP 21564894A JP 21564894 A JP21564894 A JP 21564894A JP H0883879 A JPH0883879 A JP H0883879A
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- Japan
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- lead frame
- chip
- stage
- die stage
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体チップのリードフレーム
へのダイス付工程に関し、ダイス付け工程名との不良品
を除去し、コストダウンを図る。 【構成】 ダイステージをリードフレームとは切り離
して独立に製作し、該ダイステージ上に良品チップをダ
イス付けし、該ダイステージをダイステージレスリード
フレームに順次接着する。
へのダイス付工程に関し、ダイス付け工程名との不良品
を除去し、コストダウンを図る。 【構成】 ダイステージをリードフレームとは切り離
して独立に製作し、該ダイステージ上に良品チップをダ
イス付けし、該ダイステージをダイステージレスリード
フレームに順次接着する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップのダイス
付け工程に関する。近年のアセンブリ工程は、手番短縮
とコストダウンが要求されている。
付け工程に関する。近年のアセンブリ工程は、手番短縮
とコストダウンが要求されている。
【０００２】そのため、一素子でも多く良品を作り、無
駄な工程は少しでも行わないようにする必要がある。
駄な工程は少しでも行わないようにする必要がある。
【０００３】
【従来の技術】図４は従来例の説明図である。図におい
て、11はリードフレーム、12はダイステージ、13はリー
ドである。
て、11はリードフレーム、12はダイステージ、13はリー
ドである。
【０００４】従来のアセンブリ工程においては、プラス
チックＩＣの場合、図４に示す一般に用いられるリード
フレーム11のリード13に囲まれた中央部に設けられたダ
イステージ12にＩＣ等の良品チップをダイス付けし、チ
ップとリードを金線等によりワイヤ付けし、モールドす
るまでの不良発生品はそのまま最終の試験工程まで進め
ていた。
チックＩＣの場合、図４に示す一般に用いられるリード
フレーム11のリード13に囲まれた中央部に設けられたダ
イステージ12にＩＣ等の良品チップをダイス付けし、チ
ップとリードを金線等によりワイヤ付けし、モールドす
るまでの不良発生品はそのまま最終の試験工程まで進め
ていた。
【０００５】そのため、そのままの状態で試験工程まで
不良発生品も進み、良・不良の判別作業は試験工程でや
っと行うこととなり、モールド工程までの不良発生品も
良品と同じだけのアセンブリ工程の労力を使っていた。
不良発生品も進み、良・不良の判別作業は試験工程でや
っと行うこととなり、モールド工程までの不良発生品も
良品と同じだけのアセンブリ工程の労力を使っていた。
【０００６】
【発明が解決しようとする課題】従って、アセンブリ工
程で出した不良発生品を途中で取り除くことが出来ず、
最終工程まで作業を行ってモールド工程後の試験で判別
するといった問題を生じていた。
程で出した不良発生品を途中で取り除くことが出来ず、
最終工程まで作業を行ってモールド工程後の試験で判別
するといった問題を生じていた。
【０００７】更に、リードフレームは６連装や８連装で
処理するため、チップの数によってはリードフレームの
ダイステージにチップが搭載されない場合がしばしば生
ずることもありチップレスのままモールドされる無駄も
生じていた。
処理するため、チップの数によってはリードフレームの
ダイステージにチップが搭載されない場合がしばしば生
ずることもありチップレスのままモールドされる無駄も
生じていた。
【０００８】本発明は以上の点を鑑み、アセンブリ工程
から最終試験工程までの手番短縮とコストダウンを目的
として提供されるものである。
から最終試験工程までの手番短縮とコストダウンを目的
として提供されるものである。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において、１はダイステージレスリードフ
レーム、２はダイステージ、３はリードである。
図である。図において、１はダイステージレスリードフ
レーム、２はダイステージ、３はリードである。
【００１０】上記の問題点として、前述の図４に示すよ
うに、リードフレーム11の本体とダイステージ12が直接
繋がっているために、ダイステージ12上のチップの不良
やチップがダイステージ12上にない等の場合のリードフ
レーム11やチップの不良発生品を切り離すことができな
い。
うに、リードフレーム11の本体とダイステージ12が直接
繋がっているために、ダイステージ12上のチップの不良
やチップがダイステージ12上にない等の場合のリードフ
レーム11やチップの不良発生品を切り離すことができな
い。
【００１１】そのため本発明では、先ず、モールドＩＣ
用のリードフレームに、図１に示すような初めからリー
ドフレームにダイステージを設けないダイステージレス
リードフレーム１を採用し、ダイステージ２は別個に独
立して製作した良品チップ４を搭載し、このダイステー
ジ２を色々な方法でダイステージレスリードフレーム１
に順次接着し、モールド工程まで進める。このことによ
り、チップの不良やチップレス等、不良発生品のモール
ド工程までの無駄な作業を行わないで済むようにする。
用のリードフレームに、図１に示すような初めからリー
ドフレームにダイステージを設けないダイステージレス
リードフレーム１を採用し、ダイステージ２は別個に独
立して製作した良品チップ４を搭載し、このダイステー
ジ２を色々な方法でダイステージレスリードフレーム１
に順次接着し、モールド工程まで進める。このことによ
り、チップの不良やチップレス等、不良発生品のモール
ド工程までの無駄な作業を行わないで済むようにする。
【００１２】すなわち、本発明の目的は、図１に示すよ
うに、ダイステージをリードフレームとは切り離して独
立に製作し、該ダイステージ上に良品チップをダイス付
けし、該ダイステージをダイステージレスリードフレー
ムに順次接着することにより、また、図３に示すよう
に、独立したダイステージに良品チップをダイス付け
し、該ダイステージをセラミックパッケージに装填する
ことにより達成される。
うに、ダイステージをリードフレームとは切り離して独
立に製作し、該ダイステージ上に良品チップをダイス付
けし、該ダイステージをダイステージレスリードフレー
ムに順次接着することにより、また、図３に示すよう
に、独立したダイステージに良品チップをダイス付け
し、該ダイステージをセラミックパッケージに装填する
ことにより達成される。
【００１３】
【作用】本発明では、図２に示すように、リードフレー
ムからダイステージをなくし、独立して製作したダイス
テージに良品チップを接着するため、リードフレームに
ダイス付けするときの不良や、連装でチップの搭載され
ない半端なリードフレームをなくすことが出来る。ま
た、ダイステージにチップを搭載してからリードフレー
ムに接着するため、強度的にも優れたものとなる。
ムからダイステージをなくし、独立して製作したダイス
テージに良品チップを接着するため、リードフレームに
ダイス付けするときの不良や、連装でチップの搭載され
ない半端なリードフレームをなくすことが出来る。ま
た、ダイステージにチップを搭載してからリードフレー
ムに接着するため、強度的にも優れたものとなる。
【００１４】更に、ダイステージに独立して良品チップ
が搭載されるため、モールドＩＣに限らず、ＤＩＰやＱ
ＦＰ等、色々な種類のセラミックパッケージに１個或い
は複数個を自由に搭載出来る。
が搭載されるため、モールドＩＣに限らず、ＤＩＰやＱ
ＦＰ等、色々な種類のセラミックパッケージに１個或い
は複数個を自由に搭載出来る。
【００１５】
【実施例】図２は本発明をプラスチックパッケージに適
用する第１の実施例の説明図、図３は本発明をセラミッ
クパッケージに適用する第２の実施例の説明図である。
用する第１の実施例の説明図、図３は本発明をセラミッ
クパッケージに適用する第２の実施例の説明図である。
【００１６】図において、１はダイステージレスリード
フレーム、２はダイステージ、３はリード、４はチッ
プ、５は非電導性テープ、６は保持枠、７はろう材、８
は保持片、９はセラミックパッケージである。
フレーム、２はダイステージ、３はリード、４はチッ
プ、５は非電導性テープ、６は保持枠、７はろう材、８
は保持片、９はセラミックパッケージである。
【００１７】先ず、本発明のダイステージを２０ピンの
モールドＩＣ用リードフレームに接着する第１の実施例
について説明する。接着方法は色々あるが、図２（ａ）
に示すように、一次試験をパスした良品チップ４をろう
付けにより表面に接着したダイステージ２の裏面とダイ
ステージレスリードフレーム１の内部の保持枠６を非電
導性テープで接着する。この後、通常のワイヤ付けから
モールド工程を経て、モールドパッケージ形ＩＣが出来
上がる。
モールドＩＣ用リードフレームに接着する第１の実施例
について説明する。接着方法は色々あるが、図２（ａ）
に示すように、一次試験をパスした良品チップ４をろう
付けにより表面に接着したダイステージ２の裏面とダイ
ステージレスリードフレーム１の内部の保持枠６を非電
導性テープで接着する。この後、通常のワイヤ付けから
モールド工程を経て、モールドパッケージ形ＩＣが出来
上がる。
【００１８】或いは、図２（ｂ）に示す方法では、良品
チップ４をろう付けにより表面に接着したダイステージ
２の周縁をダイステージレスリードフレーム１の保持片
８に銀ろう等のろう材７を用いて接着する。
チップ４をろう付けにより表面に接着したダイステージ
２の周縁をダイステージレスリードフレーム１の保持片
８に銀ろう等のろう材７を用いて接着する。
【００１９】このほか、エポキシ樹脂など種々の接着材
を用いることができる。次に、本発明のダイステージを
１２ピンのセラミックパッケージに接着する第２の実施
例について説明する。
を用いることができる。次に、本発明のダイステージを
１２ピンのセラミックパッケージに接着する第２の実施
例について説明する。
【００２０】図３に示すように、一次試験をパスした良
品チップ４をろう付けにより表面に接着したダイステー
ジ２をセラミックパッケージ９のダイステージ接着面に
ろう材により接着する。この後、通常のワイヤ付けを行
ない、セラミックキャップで蓋をし、封止してセラミッ
クパッケージ形ＩＣが出来上がる。
品チップ４をろう付けにより表面に接着したダイステー
ジ２をセラミックパッケージ９のダイステージ接着面に
ろう材により接着する。この後、通常のワイヤ付けを行
ない、セラミックキャップで蓋をし、封止してセラミッ
クパッケージ形ＩＣが出来上がる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
従来のリードフレームへのダイス付けからモールド封止
までの間、チップやダイス付けで生じた不良発生品を処
理するといった無駄な作業を行わずに済み、作業手番の
短縮とモールドＩＣのコストガウンに寄与する。
従来のリードフレームへのダイス付けからモールド封止
までの間、チップやダイス付けで生じた不良発生品を処
理するといった無駄な作業を行わずに済み、作業手番の
短縮とモールドＩＣのコストガウンに寄与する。
【００２２】更に、セラミックＩＣにおいても、独立し
たダイステージにダイス付けしたチップを用いるため、
色々な種類・形状のセラミックパッケージに容易に１個
成らず、複数のチップを任意に搭載することが可能とな
り、半導体デバイスの品種拡大にも寄与する。
たダイステージにダイス付けしたチップを用いるため、
色々な種類・形状のセラミックパッケージに容易に１個
成らず、複数のチップを任意に搭載することが可能とな
り、半導体デバイスの品種拡大にも寄与する。
【図１】 本発明の原理説明図
【図２】 本発明の第１の実施例の説明図
【図３】 本発明の第２の実施例の説明図
【図４】 従来例の説明図
図において １ ダイステージレスリードフレーム ２ ダイステージ ３ リード ４ チップ ５ 非電導性テープ ６ 保持枠 ７ ろう材 ８ 保持片 ９ セラミックパッケージ
Claims (2)
- 【請求項１】 ダイステージをリードフレームとは切り
離して独立に製作し、該ダイステージ上に良品チップを
ダイス付けし、該ダイステージをダイステージレスリー
ドフレームに順次接着することを特徴とする半導体装置
の製造方法。 - 【請求項２】 独立したダイステージに良品チップをダ
イス付けし、該ダイステージをセラミックパッケージに
装填することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564894A JPH0883879A (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564894A JPH0883879A (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883879A true JPH0883879A (ja) | 1996-03-26 |
Family
ID=16675889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21564894A Withdrawn JPH0883879A (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883879A (ja) |
-
1994
- 1994-09-09 JP JP21564894A patent/JPH0883879A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |