JPH0883858A - 半導体装置 - Google Patents
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- JPH0883858A JPH0883858A JP6219292A JP21929294A JPH0883858A JP H0883858 A JPH0883858 A JP H0883858A JP 6219292 A JP6219292 A JP 6219292A JP 21929294 A JP21929294 A JP 21929294A JP H0883858 A JPH0883858 A JP H0883858A
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- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置に係り、サークワッド
タイプのパッケージを用いて複数の半導体素子を封止す
る。 【構成】 基体２１と、基体２１上に搭載され，かつ電
極２３ａを有する第１の半導体素子２３と、基体２１に
具備されるリード２２と、基体２１上に設けられる基板
２４と、基板２４に搭載され、かつ電極２５ａを有する
第２の半導体素子２５と、基体２１上に設けられ、かつ
第２の半導体素子２５、及び基板２４を封止する封止蓋
体２６とよりなり、第１の半導体素子２３、及び第２の
半導体素子２５の電極２３ａ、２５ａがリード２２と接
続され、かつ積載される基板２４が、基体２１よりも平
面状小さい寸法形状を有する。
タイプのパッケージを用いて複数の半導体素子を封止す
る。 【構成】 基体２１と、基体２１上に搭載され，かつ電
極２３ａを有する第１の半導体素子２３と、基体２１に
具備されるリード２２と、基体２１上に設けられる基板
２４と、基板２４に搭載され、かつ電極２５ａを有する
第２の半導体素子２５と、基体２１上に設けられ、かつ
第２の半導体素子２５、及び基板２４を封止する封止蓋
体２６とよりなり、第１の半導体素子２３、及び第２の
半導体素子２５の電極２３ａ、２５ａがリード２２と接
続され、かつ積載される基板２４が、基体２１よりも平
面状小さい寸法形状を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
サークワッドタイプのパッケージ構造を有する半導体装
置に関する。
サークワッドタイプのパッケージ構造を有する半導体装
置に関する。
【０００２】電子機器は、搭載される半導体装置の数が
増大する傾向にある反面、小型化の要求も強く、ますま
す半導体装置の高実装密度化、或いは実装技術の高度化
の重要性が高まっている。
増大する傾向にある反面、小型化の要求も強く、ますま
す半導体装置の高実装密度化、或いは実装技術の高度化
の重要性が高まっている。
【０００３】また、半導体装置の高実装密度化に当たっ
ては、回路基板に高い密度で実装された多数の半導体装
置から発生する熱によって起こる誤動作の対策も必要で
ある。
ては、回路基板に高い密度で実装された多数の半導体装
置から発生する熱によって起こる誤動作の対策も必要で
ある。
【０００４】
【従来の技術】半導体装置の多様化、実装の高密度化の
目的で、回路基板に半導体装置を積載する構造が注目さ
れている。
目的で、回路基板に半導体装置を積載する構造が注目さ
れている。
【０００５】耐熱性、耐吸湿性、及び機械的強度に強い
セラミックをパッケージ材としたサークワッドタイプの
パッケージを用いてこの方法を実現した従来例について
以下述べる。
セラミックをパッケージ材としたサークワッドタイプの
パッケージを用いてこの方法を実現した従来例について
以下述べる。
【０００６】図９は従来のセラミックディップタイプの
パッケージを用いた積載型の半導体装置を示す概略構成
図である。
パッケージを用いた積載型の半導体装置を示す概略構成
図である。
【０００７】図９中、５は積載半導体装置であり、回路
基板（図９中では図示されない）と直接接続する半導体
装置１と、半導体装置１を介して回路基板に接続される
半導体装置２とより構成される。半導体装置１はリード
３によって回路基板に接続され、半導体装置２はリード
４によって半導体装置１の接続部１ａに接続される。
基板（図９中では図示されない）と直接接続する半導体
装置１と、半導体装置１を介して回路基板に接続される
半導体装置２とより構成される。半導体装置１はリード
３によって回路基板に接続され、半導体装置２はリード
４によって半導体装置１の接続部１ａに接続される。
【０００８】つまり、半導体装置５は、別個に制作され
た半導体装置１と半導体装置２を重ねた構造に他ならな
いが、半導体装置１及び２を異なる機能を有する半導体
素子（例えば、ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｌｙとｒｅａｄ ｏｎｌｙｍｅｍｏｌｙ等のＩＣ）を実
装するものとすれば、半導体装置を使用する方法が多様
化され、半導体素子の組み合わせで半導体装置５の高機
能化を実現できる。
た半導体装置１と半導体装置２を重ねた構造に他ならな
いが、半導体装置１及び２を異なる機能を有する半導体
素子（例えば、ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｌｙとｒｅａｄ ｏｎｌｙｍｅｍｏｌｙ等のＩＣ）を実
装するものとすれば、半導体装置を使用する方法が多様
化され、半導体素子の組み合わせで半導体装置５の高機
能化を実現できる。
【０００９】また、同品種の半導体装置を組み合わせて
単に実装密度の高密化の目的で使用することも可能であ
る。
単に実装密度の高密化の目的で使用することも可能であ
る。
【００１０】一方、電子機器に搭載される半導体装置の
数が増え、実装密度が上がる場合に半導体装置が動作時
に発生する熱も多くなり、これに伴うパッケージの膨
張、半導体素子の誤動作等の問題も検討すべき課題であ
る。
数が増え、実装密度が上がる場合に半導体装置が動作時
に発生する熱も多くなり、これに伴うパッケージの膨
張、半導体素子の誤動作等の問題も検討すべき課題であ
る。
【００１１】従来の半導体装置の冷却方法の一つに各半
導体装置毎に放熱体を設けた構造がある。
導体装置毎に放熱体を設けた構造がある。
【００１２】図１０は従来の放熱体６を有する半導体装
置１０の概略構成図である。
置１０の概略構成図である。
【００１３】基体１１に載置され、Ａｇガラス等の接着
材４４で固定された半導体素子８の電極８ａはリード１
２に接続されている。更に半導体素子８を、封止蓋体９
が封止すると共にガラス材７でリード１２を固定してい
る。基体１１の半導体素子８を接着する面に対して裏面
に放熱体６がエポキシ・シリコン等の接着材４５によっ
て接着されてなる構成となっている。
材４４で固定された半導体素子８の電極８ａはリード１
２に接続されている。更に半導体素子８を、封止蓋体９
が封止すると共にガラス材７でリード１２を固定してい
る。基体１１の半導体素子８を接着する面に対して裏面
に放熱体６がエポキシ・シリコン等の接着材４５によっ
て接着されてなる構成となっている。
【００１４】通常、熱は上部へ放熱されていくので、放
熱体６は半導体装置１０の上側に設ける必然性があり、
また、放熱の効率を良くするために発熱体である半導体
素子８は放熱体６に近い位置に取り付ける必要がある。
従って半導体装置１０は、図１０に示すような半導体素
子８を載置する基体１１を上面にし、封止蓋体９を下面
にする構成となった。
熱体６は半導体装置１０の上側に設ける必然性があり、
また、放熱の効率を良くするために発熱体である半導体
素子８は放熱体６に近い位置に取り付ける必要がある。
従って半導体装置１０は、図１０に示すような半導体素
子８を載置する基体１１を上面にし、封止蓋体９を下面
にする構成となった。
【００１５】
【発明が解決しようとする課題】しかし、図９における
半導体装置５においては、半導体装置１及び半導体装置
２を積載した構成である。よって、半導体装置１及び４
を高価な部材であるセラミックを用いて別々のパッケー
ジ内に封止する方法では半導体装置５の製造、及び開発
に係るコストは通常の半導体装置の数倍となる。
半導体装置５においては、半導体装置１及び半導体装置
２を積載した構成である。よって、半導体装置１及び４
を高価な部材であるセラミックを用いて別々のパッケー
ジ内に封止する方法では半導体装置５の製造、及び開発
に係るコストは通常の半導体装置の数倍となる。
【００１６】また、図１０においての半導体装置１０の
製造に当たっては、放熱体６を基体１１に接続する工程
での位置合わせずれが問題となる。放熱体６と基体１１
の接続は、特殊な治具工具を用いて行っているが、それ
でも接続の位置がずれる不良が発生し、製品の歩留りを
落とす原因となっている。そこで、本発明は上記課題を
解決した半導体装置を提供することを目的とするもので
ある。
製造に当たっては、放熱体６を基体１１に接続する工程
での位置合わせずれが問題となる。放熱体６と基体１１
の接続は、特殊な治具工具を用いて行っているが、それ
でも接続の位置がずれる不良が発生し、製品の歩留りを
落とす原因となっている。そこで、本発明は上記課題を
解決した半導体装置を提供することを目的とするもので
ある。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の半導体装置では、基体と、基体上に搭載
される基体搭載半導体素子と、基体に具備されるリード
と、基体上に設けられる複数の基板と、基板の個々に搭
載され、かつ電極を有する基板搭載半導体素子と、基体
上に設けられ、かつ基板搭載半導体素子、及び基板を封
止する封止蓋体とよりなり、基体搭載半導体素子、及び
基板搭載半導体素子の電極がリードと接続され、かつ各
基板がリードを具備する基体を最下面に配して積載さ
れ、かつ積載される各基板が、基体よりも平面状小さい
寸法形状を有する構成としたことを特徴とするものであ
る。
に、請求項１の半導体装置では、基体と、基体上に搭載
される基体搭載半導体素子と、基体に具備されるリード
と、基体上に設けられる複数の基板と、基板の個々に搭
載され、かつ電極を有する基板搭載半導体素子と、基体
上に設けられ、かつ基板搭載半導体素子、及び基板を封
止する封止蓋体とよりなり、基体搭載半導体素子、及び
基板搭載半導体素子の電極がリードと接続され、かつ各
基板がリードを具備する基体を最下面に配して積載さ
れ、かつ積載される各基板が、基体よりも平面状小さい
寸法形状を有する構成としたことを特徴とするものであ
る。
【００１８】請求項２の半導体装置では、基体と、基体
上に搭載され，かつ電極を有する第１の半導体素子と、
基体に具備されるリードと、基体上に設けられ、第１の
半導体素子を封止する基板と、基板に搭載され、かつ電
極を有する第２の半導体素子と、基体上に設けられ、か
つ第２の半導体素子、及び基板を封止する封止蓋体とよ
りなり、第１の半導体素子、及び第２の半導体素子の電
極がリードと接続され、かつ積載される基板が、基体よ
りも平面状小さい寸法形状を有することを特徴とするも
のである。
上に搭載され，かつ電極を有する第１の半導体素子と、
基体に具備されるリードと、基体上に設けられ、第１の
半導体素子を封止する基板と、基板に搭載され、かつ電
極を有する第２の半導体素子と、基体上に設けられ、か
つ第２の半導体素子、及び基板を封止する封止蓋体とよ
りなり、第１の半導体素子、及び第２の半導体素子の電
極がリードと接続され、かつ積載される基板が、基体よ
りも平面状小さい寸法形状を有することを特徴とするも
のである。
【００１９】請求項３の半導体装置では、封止蓋体が、
基体よりも平面状大きい形状寸法を有することを特徴と
するものである。
基体よりも平面状大きい形状寸法を有することを特徴と
するものである。
【００２０】請求項４の半導体装置では、基体と、基体
上に搭載され、かつ電極を有する第１の半導体素子と、
基体に具備されるリードと、基体上に設けられる基板
と、基板に搭載され、かつ電極を有する第２の半導体素
子とよりなり、第１の半導体素子、及び第２の半導体素
子の電極がリードと接続され、かつ第２の半導体素子が
基体上に塗布されるガラス材に封止される構成とするこ
とを特徴とするものである。基体と、基体上に搭載さ
れ、かつ電極を有する第１の半導体素子と、基体に具備
されるリードと、基体上に設けられる基板と、基板に搭
載され、かつ電極を有する第２の半導体素子とよりな
り、第１の半導体素子、及び第２の半導体素子の電極が
リードと接続され、かつ基体上に塗布され、該第２の半
導体素子を封止するガラス材とより構成されることを特
徴とするものである。
上に搭載され、かつ電極を有する第１の半導体素子と、
基体に具備されるリードと、基体上に設けられる基板
と、基板に搭載され、かつ電極を有する第２の半導体素
子とよりなり、第１の半導体素子、及び第２の半導体素
子の電極がリードと接続され、かつ第２の半導体素子が
基体上に塗布されるガラス材に封止される構成とするこ
とを特徴とするものである。基体と、基体上に搭載さ
れ、かつ電極を有する第１の半導体素子と、基体に具備
されるリードと、基体上に設けられる基板と、基板に搭
載され、かつ電極を有する第２の半導体素子とよりな
り、第１の半導体素子、及び第２の半導体素子の電極が
リードと接続され、かつ基体上に塗布され、該第２の半
導体素子を封止するガラス材とより構成されることを特
徴とするものである。
【００２１】請求項５の半導体装置では、基体と、基体
上に搭載され、かつ電極を有する半導体素子と、基体に
具備されるリードと、基体上に設けられ、かつ半導体素
子を封止する封止蓋体と、基体に対応する凹部を有する
放熱体とよりなり、封止蓋体が、基体よりも平面状大き
い寸法形状を有し、かつ放熱体が、その凹部を上に基体
と嵌合させて取り付けられられた構成としたことを特徴
とするものである。
上に搭載され、かつ電極を有する半導体素子と、基体に
具備されるリードと、基体上に設けられ、かつ半導体素
子を封止する封止蓋体と、基体に対応する凹部を有する
放熱体とよりなり、封止蓋体が、基体よりも平面状大き
い寸法形状を有し、かつ放熱体が、その凹部を上に基体
と嵌合させて取り付けられられた構成としたことを特徴
とするものである。
【００２２】請求項６の半導体装置では、基体、及び該
基板、及び封止蓋体をセラミック材で構成することを特
徴とするものである。
基板、及び封止蓋体をセラミック材で構成することを特
徴とするものである。
【００２３】
【作用】請求項１の発明によれば、各半導体素子の電極
が基体のリードと接続すること、及び積載される基板の
うち、より上面に配設される基板が、より下面に配設さ
れる基板よりも平面状小なることによって、半導体装置
は封止蓋体と基体によって封止される一個の半導体装置
となる。このために、半導体装置の封止に必要なセラミ
ック材の使用量が半導体素子を個々に封止するよりも低
減される。請求項２の発明によれば、第１、及び第２の
半導体素子の電極が基体のリードと接続すること、及び
基板が基体よりも平面状小なることによって、半導体装
置は封止蓋体と基体によって封止される一個の半導体装
置となる。このために、半導体装置の封止に必要なセラ
ミック材の使用量が半導体素子を個々に封止するよりも
低減される。
が基体のリードと接続すること、及び積載される基板の
うち、より上面に配設される基板が、より下面に配設さ
れる基板よりも平面状小なることによって、半導体装置
は封止蓋体と基体によって封止される一個の半導体装置
となる。このために、半導体装置の封止に必要なセラミ
ック材の使用量が半導体素子を個々に封止するよりも低
減される。請求項２の発明によれば、第１、及び第２の
半導体素子の電極が基体のリードと接続すること、及び
基板が基体よりも平面状小なることによって、半導体装
置は封止蓋体と基体によって封止される一個の半導体装
置となる。このために、半導体装置の封止に必要なセラ
ミック材の使用量が半導体素子を個々に封止するよりも
低減される。
【００２４】請求項３の発明によれば、封止蓋体が基体
よりも平面状大なることによって、基体に具備されたリ
ードの基体外周端に沿って曲がる部分を覆い、リードの
強度が高まる。
よりも平面状大なることによって、基体に具備されたリ
ードの基体外周端に沿って曲がる部分を覆い、リードの
強度が高まる。
【００２５】請求項４の発明によれば、第２の半導体素
子の封止をガラス材または、エポキシ等の樹脂を用いて
行うことによって、セラミックの使用量をさらに低減す
る。また、基板による封止よりも封止の工程が簡易にな
る。
子の封止をガラス材または、エポキシ等の樹脂を用いて
行うことによって、セラミックの使用量をさらに低減す
る。また、基板による封止よりも封止の工程が簡易にな
る。
【００２６】請求項５の発明によれば、基体が封止蓋体
よりも平面状小なることによって基体と封止蓋体との接
合部分に段差が生じる。この段差の凹凸に放熱体の基体
及び封止蓋体と接着する面が凹凸に沿う形状とすること
によって、放熱体と基体を接合する際の位置ずれが低減
される。
よりも平面状小なることによって基体と封止蓋体との接
合部分に段差が生じる。この段差の凹凸に放熱体の基体
及び封止蓋体と接着する面が凹凸に沿う形状とすること
によって、放熱体と基体を接合する際の位置ずれが低減
される。
【００２７】請求項６の発明によれば、基体、及び基
板、及び封止蓋体をセラミック材で構成することによっ
て、半導体装置の対熱性、耐吸湿性、及び機械的強度が
高くなる。
板、及び封止蓋体をセラミック材で構成することによっ
て、半導体装置の対熱性、耐吸湿性、及び機械的強度が
高くなる。
【００２８】
【実施例】図１は、第１実施例の半導体装置２８の概略
構成を示した断面図である。また、図２は、図１の斜視
図である。
構成を示した断面図である。また、図２は、図１の斜視
図である。
【００２９】半導体装置２８は、主に第１の半導体素子
２３を載置する基体２１と、第２の半導体素子２５を載
置する載置する基板と、封止蓋体２６によって構成され
る。
２３を載置する基体２１と、第２の半導体素子２５を載
置する載置する基板と、封止蓋体２６によって構成され
る。
【００３０】半導体素子２３、２５の固定は接着材４４
によって行われている。基板２４は第１の半導体素子２
３を封止し、更に基体２１上に設けられた封止蓋体２６
に封止されている。いずれの封止もガラス材２７を充填
することによって密閉性を上げている。
によって行われている。基板２４は第１の半導体素子２
３を封止し、更に基体２１上に設けられた封止蓋体２６
に封止されている。いずれの封止もガラス材２７を充填
することによって密閉性を上げている。
【００３１】半導体素子２３、２５の電極はいずれもワ
イヤー２３ｂ、２５ｂによってリード２２のインナーリ
ード部２２ｂに接続されている。リード２２は、基体２
１において半導体素子２３、２５を配設した位置を中心
にして放射状に設けられており、アウターリード部２２
ａは基体２１外へ延びて半導体装置を搭載する回路基板
に接続する。
イヤー２３ｂ、２５ｂによってリード２２のインナーリ
ード部２２ｂに接続されている。リード２２は、基体２
１において半導体素子２３、２５を配設した位置を中心
にして放射状に設けられており、アウターリード部２２
ａは基体２１外へ延びて半導体装置を搭載する回路基板
に接続する。
【００３２】尚、図１では説明の便宜上第１の半導体素
子２３と、第２の半導体素子２５の電極が同一のリード
に接続されるように図示されているが、図２に示すよう
に基体２１の４つの辺２１ａ、２１ｂ、２１ｃ、２１ｄ
のいずれの方向にも設けられるものであって、実際には
第１の半導体素子２３のワイヤー２３ｂと第２の半導体
素子のワイヤー２５ｂは互いに直行する辺のリード２２
と接続されるものである。
子２３と、第２の半導体素子２５の電極が同一のリード
に接続されるように図示されているが、図２に示すよう
に基体２１の４つの辺２１ａ、２１ｂ、２１ｃ、２１ｄ
のいずれの方向にも設けられるものであって、実際には
第１の半導体素子２３のワイヤー２３ｂと第２の半導体
素子のワイヤー２５ｂは互いに直行する辺のリード２２
と接続されるものである。
【００３３】続いて半導体装置２８を製造する工程を簡
単に順を追って図３（ａ）及び（ｂ）に示す。また、図
３の斜視図を図４（ａ）及び（ｂ）に示す。
単に順を追って図３（ａ）及び（ｂ）に示す。また、図
３の斜視図を図４（ａ）及び（ｂ）に示す。
【００３４】先ず、図３（ａ）、及び図４（ａ）に示す
工程は、始めにセラミック製の基体２１を用意し、基体
２１の中心に凹部を設けて第１の半導体素子２３を載置
し、ガラス材２７によって固定する。更に第１の半導体
素子２３の電極２３ａと、基体２１の辺２１ａ、及び２
１ｃに設けられたリード２２とを接続する。リード２２
の先端部は、は第１の半導体素子２３の近傍まで延びて
おり、他端は基体２１の外に延びている。
工程は、始めにセラミック製の基体２１を用意し、基体
２１の中心に凹部を設けて第１の半導体素子２３を載置
し、ガラス材２７によって固定する。更に第１の半導体
素子２３の電極２３ａと、基体２１の辺２１ａ、及び２
１ｃに設けられたリード２２とを接続する。リード２２
の先端部は、は第１の半導体素子２３の近傍まで延びて
おり、他端は基体２１の外に延びている。
【００３５】この状態は図４の（ａ）に明らかである。
また、図３（ａ）は断面図であるために電２３ａが一対
のみ図示されているが、実際は半導体素子の相対する辺
に一直線上に並んでいることも図４の斜視図から分か
る。
また、図３（ａ）は断面図であるために電２３ａが一対
のみ図示されているが、実際は半導体素子の相対する辺
に一直線上に並んでいることも図４の斜視図から分か
る。
【００３６】次に図３（ｂ）及び図４（ｂ）について説
明する。第１の半導体素子２３の固定、接続が完了した
後に基板２４を基体２１上に設け、その上に第２の半導
体素子２５を載置する。第２の半導体素子２５の固定に
あたってもガラス材２７を用いて接着する。
明する。第１の半導体素子２３の固定、接続が完了した
後に基板２４を基体２１上に設け、その上に第２の半導
体素子２５を載置する。第２の半導体素子２５の固定に
あたってもガラス材２７を用いて接着する。
【００３７】第２の半導体素子の電極２５ａからワイヤ
ー２５ｂを延長して、第１の半導体素子のワイヤー２３
ａと接続したリード２２の配置される辺と直交する、辺
２１ｂ、２１ｄに配置されたリード２２と接続する。こ
の状態は図４ｂによって理解し易い。また、図４（ｂ）
からは第１の半導体素子２３が基板２４によって封止さ
れることも分かる。
ー２５ｂを延長して、第１の半導体素子のワイヤー２３
ａと接続したリード２２の配置される辺と直交する、辺
２１ｂ、２１ｄに配置されたリード２２と接続する。こ
の状態は図４ｂによって理解し易い。また、図４（ｂ）
からは第１の半導体素子２３が基板２４によって封止さ
れることも分かる。
【００３８】図３（ｂ）、及び図４（ｂ）の工程の後に
封止蓋体２６を基体２１上に被せると図１及び図２に示
した半導体装置２８が完成する。この時に封止蓋体２６
が基体２１よりもやや大きいよう設計されていることに
よって図１及び図２に示すように、基体２１の外周端
と、リード２２が接する部分を封止蓋体２６が覆う構成
となる。このことによって、リード２２の基体２１の外
周端に沿って曲がった部分の強度が補強される。
封止蓋体２６を基体２１上に被せると図１及び図２に示
した半導体装置２８が完成する。この時に封止蓋体２６
が基体２１よりもやや大きいよう設計されていることに
よって図１及び図２に示すように、基体２１の外周端
と、リード２２が接する部分を封止蓋体２６が覆う構成
となる。このことによって、リード２２の基体２１の外
周端に沿って曲がった部分の強度が補強される。
【００３９】上記述べた、第１実施例の半導体装置２８
は、第１の半導体素子２３、第２の導体素子２５を一括
して封止するので、封止材である高価なセラミックの使
用量を低減し、製造コストを低くすることができる。
は、第１の半導体素子２３、第２の導体素子２５を一括
して封止するので、封止材である高価なセラミックの使
用量を低減し、製造コストを低くすることができる。
【００４０】また、第２の半導体素子２５を、第１の半
導体素子２３を介してではなく直接リード２２に接続す
るので、この接続の電気的な抵抗が低く抑えられる。
導体素子２３を介してではなく直接リード２２に接続す
るので、この接続の電気的な抵抗が低く抑えられる。
【００４１】更に封止蓋体２６の基体２１と対向する面
が、基体２１の上面より大きい構成であることにより、
リード２２が基体２１の端部に接する箇所を覆い、リー
ド２２の強度を高めている。このことによってボンデイ
ング等を行う際のリード２２の変形が抑制される。尚、
本発明は、第１実施例に挙げた実装する半導体素子を二
つとする例をに限らず、半導体素子を二段以上、例えば
最大で４段まで配することもできる。４段の半導体装置
は上記実施例の半導体装置に二つの基板と、二つの半導
体素子を加えた構成を有する。
が、基体２１の上面より大きい構成であることにより、
リード２２が基体２１の端部に接する箇所を覆い、リー
ド２２の強度を高めている。このことによってボンデイ
ング等を行う際のリード２２の変形が抑制される。尚、
本発明は、第１実施例に挙げた実装する半導体素子を二
つとする例をに限らず、半導体素子を二段以上、例えば
最大で４段まで配することもできる。４段の半導体装置
は上記実施例の半導体装置に二つの基板と、二つの半導
体素子を加えた構成を有する。
【００４２】４段の半導体素子を搭載した半導体装置を
第２実施例の半導体装置として以下に説明する。
第２実施例の半導体装置として以下に説明する。
【００４３】図５は第２実施例の半導体装置３９の概略
構成図である。
構成図である。
【００４４】半導体装置３９は、４つの辺を有する矩形
板状の基体２１に第１の半導体素子２３が搭載され、基
体２１上に、基体２１が第１の半導体素子２３を搭載す
る搭載面よりも小さい寸法形状を有する第１の基板２４
を設けて第２の半導体素子２５を搭載する点までは第１
実施例と同じである。
板状の基体２１に第１の半導体素子２３が搭載され、基
体２１上に、基体２１が第１の半導体素子２３を搭載す
る搭載面よりも小さい寸法形状を有する第１の基板２４
を設けて第２の半導体素子２５を搭載する点までは第１
実施例と同じである。
【００４５】但し、更に第１の基板２４上に第２の基板
４２を設けて第３の半導体素子４０を搭載する。この時
に、第２の基板４２の支持及び固定を基体２１上で行
う。
４２を設けて第３の半導体素子４０を搭載する。この時
に、第２の基板４２の支持及び固定を基体２１上で行
う。
【００４６】第２の基板４２の支持及び固定を基体４１
上で行うと、第２の基板４２が半導体素子４０を搭載す
る搭載面は、第１の基板２４の半導体素子搭載面よりも
大きく、かつ基体４１の半導体素子搭載面よりも小さく
なる。
上で行うと、第２の基板４２が半導体素子４０を搭載す
る搭載面は、第１の基板２４の半導体素子搭載面よりも
大きく、かつ基体４１の半導体素子搭載面よりも小さく
なる。
【００４７】次に、第２の基板４２上に第３の基板４３
を設けて第４の半導体素子４１を搭載する。この時に
も、第３の基板４３の支持及び固定を基体２１上で行う
と、第３の基板４３が半導体素子４１を搭載する搭載面
は、第２の基板４２の半導体素子搭載面よりも大きく、
かつ基体４１の半導体素子搭載面よりも小さくなる。
を設けて第４の半導体素子４１を搭載する。この時に
も、第３の基板４３の支持及び固定を基体２１上で行う
と、第３の基板４３が半導体素子４１を搭載する搭載面
は、第２の基板４２の半導体素子搭載面よりも大きく、
かつ基体４１の半導体素子搭載面よりも小さくなる。
【００４８】次に、第１乃至第４の半導体素子２３、２
５、４０、４１毎に、基体２１の４辺のうち一辺に沿っ
て並ぶリード２２を充てて、リードのインナーリード部
分２２ｂと、各半導体素子を接続する。（図５において
は説明の便宜上、あたかも各半導体素子が同一のリード
と接続するように図示されるが、各辺のリードと各半導
体素子との関係は２及び図４で示した通りである）。
５、４０、４１毎に、基体２１の４辺のうち一辺に沿っ
て並ぶリード２２を充てて、リードのインナーリード部
分２２ｂと、各半導体素子を接続する。（図５において
は説明の便宜上、あたかも各半導体素子が同一のリード
と接続するように図示されるが、各辺のリードと各半導
体素子との関係は２及び図４で示した通りである）。
【００４９】この工程で一つの半導体素子に対して基体
２１の一つの辺に並ぶリード２２が充てられ、かつ基体
２１が矩形状であって４つの辺を有することが、半導体
装置で搭載できる半導体素子数を最大４つであるとした
論拠である。
２１の一つの辺に並ぶリード２２が充てられ、かつ基体
２１が矩形状であって４つの辺を有することが、半導体
装置で搭載できる半導体素子数を最大４つであるとした
論拠である。
【００５０】最後に第３の基板４３と第３の基板４３に
搭載される第４の半導体素子４１を封止する封止蓋体２
６を被せて４つの半導体素子２３、２５、４０、４１を
搭載する半導体装置３９が完成する。
搭載される第４の半導体素子４１を封止する封止蓋体２
６を被せて４つの半導体素子２３、２５、４０、４１を
搭載する半導体装置３９が完成する。
【００５１】上記した半導体装置３９のように各基板２
４、４２、４３の支持を基体２１上で行うと各基板２
４、４２、４３は基体２１よりも平面状小さく、かつ下
に設けられる基板よりも平面状大きい構成となる。
４、４２、４３の支持を基体２１上で行うと各基板２
４、４２、４３は基体２１よりも平面状小さく、かつ下
に設けられる基板よりも平面状大きい構成となる。
【００５２】次に半導体素子を搭載する基板の固定を下
面に設けられた基板上で行った実施を。第３実施例とし
て示す。
面に設けられた基板上で行った実施を。第３実施例とし
て示す。
【００５３】図６は第３実施例の半導体装置５０の概略
構成図である。
構成図である。
【００５４】半導体装置５０は、４つの辺を有する矩形
板状の基体２１に第１の半導体素子２３が搭載され、基
体２１上に、基体２１が第１の半導体素子２３を搭載す
る搭載面よりも小さい寸法形状を有する第１の基板２４
を設けて第２の半導体素子２５を搭載する点までは第１
実施例と同じである。
板状の基体２１に第１の半導体素子２３が搭載され、基
体２１上に、基体２１が第１の半導体素子２３を搭載す
る搭載面よりも小さい寸法形状を有する第１の基板２４
を設けて第２の半導体素子２５を搭載する点までは第１
実施例と同じである。
【００５５】但し、更に第１の基板２４上に第２の基板
４２を設けて第３の半導体素子４０を搭載する。この時
に、第２の基板４２の支持及び固定を第１の基板２４上
で行う。
４２を設けて第３の半導体素子４０を搭載する。この時
に、第２の基板４２の支持及び固定を第１の基板２４上
で行う。
【００５６】第２の基板４２の支持及び固定を第１の基
板２４上で行うと、第２の基板４２が半導体素子４０を
搭載する搭載面は、基体４１の半導体素子搭載面よりも
小さくなることは勿論、第１の基板２４の半導体素子搭
載面よりも小さくなる。
板２４上で行うと、第２の基板４２が半導体素子４０を
搭載する搭載面は、基体４１の半導体素子搭載面よりも
小さくなることは勿論、第１の基板２４の半導体素子搭
載面よりも小さくなる。
【００５７】第３の基板４３についても同様に支持及び
固定を第２の基板４２上で行うと、第３の基板４３が半
導体素子４１を搭載する搭載面は、第２の基板４２の半
導体素子搭載面よりも小さくなる。このように、積載さ
れる基板を各々直ぐ下に位置する基板上で支持すると第
２実施例とは逆に、積載される各基板２４、４２、４３
は、下に設けられる基板、及び基体２１よりも平面上小
さい構成となる。
固定を第２の基板４２上で行うと、第３の基板４３が半
導体素子４１を搭載する搭載面は、第２の基板４２の半
導体素子搭載面よりも小さくなる。このように、積載さ
れる基板を各々直ぐ下に位置する基板上で支持すると第
２実施例とは逆に、積載される各基板２４、４２、４３
は、下に設けられる基板、及び基体２１よりも平面上小
さい構成となる。
【００５８】各半導体素子を各基板へ搭載する工程の終
了後に、第１乃至第４の半導体素子２３、２５、４０、
４１毎に、基体２１の４辺のうち一辺に沿って並ぶリー
ド２２を充てて、リードのインナーリード部分２２ｂ
と、各半導体素子を接続する。（図５においては説明の
便宜上、あたかも各半導体素子が同一のリードと接続す
るように図示されるが、各辺のリードと各半導体素子と
の関係は２及び図４で示した通りである）。
了後に、第１乃至第４の半導体素子２３、２５、４０、
４１毎に、基体２１の４辺のうち一辺に沿って並ぶリー
ド２２を充てて、リードのインナーリード部分２２ｂ
と、各半導体素子を接続する。（図５においては説明の
便宜上、あたかも各半導体素子が同一のリードと接続す
るように図示されるが、各辺のリードと各半導体素子と
の関係は２及び図４で示した通りである）。
【００５９】最後に第３の基板４３と第３の基板４３に
搭載される第４の半導体素子４１を封止する封止蓋体２
６を被せて４つの半導体素子２３、２５、４０、４１を
搭載する半導体装置４０が完成する。
搭載される第４の半導体素子４１を封止する封止蓋体２
６を被せて４つの半導体素子２３、２５、４０、４１を
搭載する半導体装置４０が完成する。
【００６０】第２実施例、第３実施例のいずれの場合に
おいても、各基板の半導体素子搭載面は基体上４１の搭
載面よりも小さくなる。
おいても、各基板の半導体素子搭載面は基体上４１の搭
載面よりも小さくなる。
【００６１】上記したように第１乃至、第３実施は半導
体素子の実装数に限定されるものではない。
体素子の実装数に限定されるものではない。
【００６２】次に図７に第４実施例の半導体装置２９の
概略構成を示す。
概略構成を示す。
【００６３】単層のセラミック基体２１に第１の半導体
素子２３が固定されて、電極２３ａがリード２２にワイ
ヤー２３ｂによって接続され、更に基板２４が第２の半
導体素子２５を載置し、半導体素子２５の電極がリード
２２と接続されていることは、第１実施例の半導体装置
２８と同じである。
素子２３が固定されて、電極２３ａがリード２２にワイ
ヤー２３ｂによって接続され、更に基板２４が第２の半
導体素子２５を載置し、半導体素子２５の電極がリード
２２と接続されていることは、第１実施例の半導体装置
２８と同じである。
【００６４】但し、第１実施例の封止蓋体２６に代わっ
てエポキシ等の接着材４５によって、第１の半導体素子
を封止した基板２４を封止したことが本実施例の特徴と
なる。接着材４５は、基体２１上に塗布されて、半導体
素子２５及びそれを設置する基板２４を封止する。
てエポキシ等の接着材４５によって、第１の半導体素子
を封止した基板２４を封止したことが本実施例の特徴と
なる。接着材４５は、基体２１上に塗布されて、半導体
素子２５及びそれを設置する基板２４を封止する。
【００６５】以上述べた、第４実施例の半導体装置２９
は、第２の半導体素子２５、基板２４の封止にセラミッ
ク材を用いないことによってコストを低減する、或いは
封止の工程をより簡易にするという効果が得られる。
は、第２の半導体素子２５、基板２４の封止にセラミッ
ク材を用いないことによってコストを低減する、或いは
封止の工程をより簡易にするという効果が得られる。
【００６６】また、基板２４及び第２の半導体素子２
５、電極２５ａとワイヤー２５ｂとの接続の強度を強化
することも可能である。
５、電極２５ａとワイヤー２５ｂとの接続の強度を強化
することも可能である。
【００６７】次に、第５実施例の半導体装置について述
べる。
べる。
【００６８】図８に第３実施例の半導体装置３８の概略
構成を示す。
構成を示す。
【００６９】セラミック製の基体３１に、接着材３７で
半導体素子３３を固定して、電極３３ａをワイヤー３３
ｂでリード３２に接続する。この上から封止蓋体３６を
被せて半導体素子３３を封止する。
半導体素子３３を固定して、電極３３ａをワイヤー３３
ｂでリード３２に接続する。この上から封止蓋体３６を
被せて半導体素子３３を封止する。
【００７０】ここで、基体３１が半導体素子３３を載置
する面の面積を、封止蓋体３６が基体３１に対向する面
よりも小さくする。この構成によって、基体３１は封止
蓋体３６上の凸部となる。
する面の面積を、封止蓋体３６が基体３１に対向する面
よりも小さくする。この構成によって、基体３１は封止
蓋体３６上の凸部となる。
【００７１】次に基体３１の半導体素子３３を搭載する
面に対して裏面となる面に放熱体である放熱体３４を取
り付ける。放熱体３４は、アルミ（Ａｌ）製で比熱が小
さく、半導体素子３３で発生した熱を良く伝え、表面を
大気と接触させることによって効率良く放熱するもので
ある。
面に対して裏面となる面に放熱体である放熱体３４を取
り付ける。放熱体３４は、アルミ（Ａｌ）製で比熱が小
さく、半導体素子３３で発生した熱を良く伝え、表面を
大気と接触させることによって効率良く放熱するもので
ある。
【００７２】放熱体３４が、基体３１に接続する部分
に、この基体３１の凸部に合わせた凹部を形成すると基
体３１と、放熱体３４に形成された凹部が嵌合して接着
することによって、放熱体３４を基体３１に取り付ける
際の位置ずれを防ぐことができる。
に、この基体３１の凸部に合わせた凹部を形成すると基
体３１と、放熱体３４に形成された凹部が嵌合して接着
することによって、放熱体３４を基体３１に取り付ける
際の位置ずれを防ぐことができる。
【００７３】従って、基体３１をガイドにする治具を使
用することなく、工程を簡易化することができる上に、
取付け位置精度も向上する。
用することなく、工程を簡易化することができる上に、
取付け位置精度も向上する。
【００７４】また、放熱体３４は、複雑な冷却システム
も無く、構成部材が加工が簡易で価格も比較的安価であ
るＡｌであるために、工程を簡易に、かつ製造コストの
低減するという目的に対して、適した放熱体である。
も無く、構成部材が加工が簡易で価格も比較的安価であ
るＡｌであるために、工程を簡易に、かつ製造コストの
低減するという目的に対して、適した放熱体である。
【００７５】
【発明の効果】上記したように、本発明の半導体装置
は、請求項１及び請求項２記載の半導体装置により、第
１の半導体素子、第２の半導体素子を同一のパッケージ
に封止することによて、別々に封止していたために掛か
っていた各々の半導体素子の処理工程、及びセラミック
材が低減されて製造コストを低く抑えることができる。
は、請求項１及び請求項２記載の半導体装置により、第
１の半導体素子、第２の半導体素子を同一のパッケージ
に封止することによて、別々に封止していたために掛か
っていた各々の半導体素子の処理工程、及びセラミック
材が低減されて製造コストを低く抑えることができる。
【００７６】更に、リードに第２の半導体素子が直接ワ
イヤーによって接続されるので、回路基板と第２の半導
体素子との接続の電気抵抗を低くすることができる。請
求項３記載の半導体装置により、リードが基体に接する
部分を封止蓋体が覆うことによってリードの強度が上が
り、ボンデイ ング等の処理を行う際に、リードが変形す
ることを防いで、工程の歩留りを上げることができる。
イヤーによって接続されるので、回路基板と第２の半導
体素子との接続の電気抵抗を低くすることができる。請
求項３記載の半導体装置により、リードが基体に接する
部分を封止蓋体が覆うことによってリードの強度が上が
り、ボンデイ ング等の処理を行う際に、リードが変形す
ることを防いで、工程の歩留りを上げることができる。
【００７７】請求項４記載の発明によれば、第２の半導
体素子を封止する基板の封止にセラミック材を用いない
ので、セラミック材の使用量を、第１実施例の半導体装
置よりも更に減らすことが可能であり、製造コストもさ
らに低価格化できる。また、ガラス材で封止された第２
の半導体素子の基体に対する接着強度、ワイヤーと電極
の接着強度も上げる効果がある。
体素子を封止する基板の封止にセラミック材を用いない
ので、セラミック材の使用量を、第１実施例の半導体装
置よりも更に減らすことが可能であり、製造コストもさ
らに低価格化できる。また、ガラス材で封止された第２
の半導体素子の基体に対する接着強度、ワイヤーと電極
の接着強度も上げる効果がある。
【００７８】請求項５記載の発明によれば、放熱体を半
導体装置に取り付ける際、放熱体と半導体装置の凹凸部
を嵌合させて取り付けることで、基体をガイドにできる
治具工具の使用が不要になる上、取付け位置の精度が更
に上がる。よって治具制作に係る作業、及び治具を用い
た位置合わせ作業が削減され、工程が簡易化されて経費
の削減も可能となる。
導体装置に取り付ける際、放熱体と半導体装置の凹凸部
を嵌合させて取り付けることで、基体をガイドにできる
治具工具の使用が不要になる上、取付け位置の精度が更
に上がる。よって治具制作に係る作業、及び治具を用い
た位置合わせ作業が削減され、工程が簡易化されて経費
の削減も可能となる。
【００７９】また、位置ずれの発生が少なくなることに
よって工程の歩留りの向上も図ることができる。
よって工程の歩留りの向上も図ることができる。
【００８０】請求項６記載の発明によれば、基体、及び
基板、及び封止蓋体をセラミック材で構成することによ
って、半導体装置の対熱性、耐吸湿性、及び機械的強度
が高くなる。
基板、及び封止蓋体をセラミック材で構成することによ
って、半導体装置の対熱性、耐吸湿性、及び機械的強度
が高くなる。
【図１】本発明の第１実施例の半導体装置の概略構成を
示す断面図である。
示す断面図である。
【図２】図１の半導体装置の概略構成を示す斜視図であ
る。
る。
【図３】本発明の第１実施例の半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図４】図３の半導体装置の製造工程を示す斜視図であ
る。
る。
【図５】本発明の第２実施例の半導体装置の概略構成を
示す図である。
示す図である。
【図６】本発明の第３実施例の半導体装置の概略構成を
示す図である。
示す図である。
【図７】本発明の第４実施例の半導体装置の概略構成を
示す図である。
示す図である。
【図８】本発明の第５実施例の半導体装置の概略構成を
示す図である。
示す図である。
【図９】従来のサークワッドタイプのパッケージを積載
した半導体装置の概略構成図である。
した半導体装置の概略構成図である。
【図１０】従来の半導体装置に放熱体を設けた半導体装
置の概略構成図である。
置の概略構成図である。
２１ 基体 ２２ リード ２３ 第１の半導体素子 ２４ 基板 ２５ 第２の半導体素子 ２６ 封止蓋体 ２７ ガラス材 ２８ 第１実施例の半導体装置 ２９ 第４実施例の半導体装置 ３１ 基体 ３２ リード ３３ 半導体素子 ３４ 放熱体３４ ３６ 封止蓋体 ３７ ガラス材 ３８ 第３実施例の半導体装置 ３９ 第２実施例の半導体装置 ４０ 半導体素子 ４１ 半導体素子 ４２ 基板 ４３ 基板 ５０ 第３実施例の半導体装置
Claims (6)
- 【請求項１】 基体と、 該基体上に搭載される基体搭載半導体素子と、 該基体に具備されるリードと、 該基体上に設けられる複数の基板と、 該基板の個々に搭載され、かつ電極を有する基板搭載半
導体素子と、 該基体上に設けられ、かつ該基板搭載半導体素子、及び
該基板を封止する封止蓋体とよりなり、 該基体搭載半導体素子、及び該基板搭載半導体素子の電
極が該リードと接続され、かつ該各基板がリードを具備
する該基体を最下面に配して積載され、かつ積載される
該各基板が、該基体よりも平面状小さい寸法形状を有す
る構成としたことを特徴とする半導体装置。 - 【請求項２】 基体と、 該基体上に搭載され，かつ電極を有する第１の半導体素
子と、 該基体に具備されるリードと、 該基体上に設けられ、第１の半導体素子を封止する基板
と、 該基板に搭載され、かつ電極を有する第２の半導体素子
と、 該基体上に設けられ、かつ該第２の半導体素子、及び該
基板を封止する封止蓋体とよりなり、 該第１の半導体素子、及び該第２の半導体素子の電極が
該リードと接続され、かつ積載される該基板が、該基体
よりも平面状小さい寸法形状を有することを特徴とする
半導体装置。 - 【請求項３】 該封止蓋体が、該基体よりも平面状大き
い形状寸法を有することを特徴とする請求項２に記載の
半導体装置。 - 【請求項４】 基体と、 該基体上に搭載され、かつ電極を有する第１の半導体素
子と、 該基体に具備されるリードと、 該基体上に設けられる基板と、 該基板に搭載され、かつ電極を有する第２の半導体素子
とよりなり、 該第１の半導体素子、及び該第２の半導体素子の電極が
該リードと接続され、かつ該第２の半導体素子が該基体
上に塗布されるガラス材に封止される構成とすることを
特徴とする半導体装置。 - 【請求項５】 基体と、 該基体上に搭載され、かつ電極を有する半導体素子と、 該基体に具備されるリードと、 該基体上に設けられ、かつ該半導体素子を封止する封止
蓋体と、 該基体に対応する凹部を有する放熱体とより
なり、 該封止蓋体が、該基体よりも平面状大きい寸法形状を有
し、かつ該放熱体が、その凹部を上に該基体と嵌合させ
て取り付けられられた構成としたことを特徴とする半導
体装置。 - 【請求項６】 該基体、及び該基板、及び該封止蓋体を
セラミック材で構成することを特徴とすることを特徴と
する請求項１乃至５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219292A JPH0883858A (ja) | 1994-09-13 | 1994-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219292A JPH0883858A (ja) | 1994-09-13 | 1994-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883858A true JPH0883858A (ja) | 1996-03-26 |
Family
ID=16733219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219292A Withdrawn JPH0883858A (ja) | 1994-09-13 | 1994-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977431B1 (en) | 2003-11-05 | 2005-12-20 | Amkor Technology, Inc. | Stackable semiconductor package and manufacturing method thereof |
-
1994
- 1994-09-13 JP JP6219292A patent/JPH0883858A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977431B1 (en) | 2003-11-05 | 2005-12-20 | Amkor Technology, Inc. | Stackable semiconductor package and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |