JPH0883056A - プラズマ駆動回路 - Google Patents
プラズマ駆動回路Info
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- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3662—Control of matrices with row and column drivers using an active matrix using plasma-addressed liquid crystal displays
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
Abstract
(57)【要約】
【目的】 プラズマ駆動回路から出力される突入電流を
抑制する。 【構成】 プラズマ駆動回路は複数個のプラズマチャネ
ル１を順次放電駆動するものであり、個々のプラズマチ
ャネル１と対応して設けられた複数個の相補型スイッチ
を有している。各相補型スイッチはＰ型トランジスタ４
とＮ型トランジスタ５の対からなる。定電流源６が各相
補型スイッチに共通接続しており一定の放電電流を供給
する。相補型スイッチを構成するＰ型トランジスタ４及
びＮ型トランジスタ５はゲートドライバ７，８を介して
スキャナにより順次開閉制御され、放電電流を対応する
プラズマチャネル１に順次分配する。各相補型スイッチ
はその出力段にダイオード素子９を含んでおり、相補型
スイッチに内在する容量成分に起因する突入電流の出力
を抑制する。このダイオード素子９は相補型スイッチに
内在する容量成分より十分小さな容量成分を有する。
抑制する。 【構成】 プラズマ駆動回路は複数個のプラズマチャネ
ル１を順次放電駆動するものであり、個々のプラズマチ
ャネル１と対応して設けられた複数個の相補型スイッチ
を有している。各相補型スイッチはＰ型トランジスタ４
とＮ型トランジスタ５の対からなる。定電流源６が各相
補型スイッチに共通接続しており一定の放電電流を供給
する。相補型スイッチを構成するＰ型トランジスタ４及
びＮ型トランジスタ５はゲートドライバ７，８を介して
スキャナにより順次開閉制御され、放電電流を対応する
プラズマチャネル１に順次分配する。各相補型スイッチ
はその出力段にダイオード素子９を含んでおり、相補型
スイッチに内在する容量成分に起因する突入電流の出力
を抑制する。このダイオード素子９は相補型スイッチに
内在する容量成分より十分小さな容量成分を有する。
Description
【０００１】
【産業上の利用分野】本発明はディスプレイ等に用いら
れるプラズマセルの駆動回路に関する。より詳しくは、
プラズマセルに設けられた複数個のプラズマチャネルを
順次放電駆動するプラズマ駆動回路に関する。さらに詳
しくは、プラズマ駆動回路の内部容量に起因する突入電
流（サージ）の抑制技術に関する。
れるプラズマセルの駆動回路に関する。より詳しくは、
プラズマセルに設けられた複数個のプラズマチャネルを
順次放電駆動するプラズマ駆動回路に関する。さらに詳
しくは、プラズマ駆動回路の内部容量に起因する突入電
流（サージ）の抑制技術に関する。
【０００２】
【従来の技術】複数個のプラズマチャネルを備えたプラ
ズマセルは従来からプラズマディスプレイ（ＰＤＰ）や
プラズマアドレス液晶ディスプレイ（ＰＡＬＣ）等に利
用されている。個々のプラズマチャネルは放電電極とし
て一対のアノードとカソードを備えている。プラズマセ
ルに接続されるプラズマ駆動回路は各プラズマチャネル
のアノードとカソード間に順次放電電圧を供給してプラ
ズマ放電を発生させる。プラズマセルをＰＤＰやＰＡＬ
Ｃに利用する場合、個々のプラズマチャネルで安定なプ
ラズマ放電を経時変化なく発生させる事が重要である。
なお、ＰＡＬＣは例えば特開平１−２１７３９６号公報
に開示されている。
ズマセルは従来からプラズマディスプレイ（ＰＤＰ）や
プラズマアドレス液晶ディスプレイ（ＰＡＬＣ）等に利
用されている。個々のプラズマチャネルは放電電極とし
て一対のアノードとカソードを備えている。プラズマセ
ルに接続されるプラズマ駆動回路は各プラズマチャネル
のアノードとカソード間に順次放電電圧を供給してプラ
ズマ放電を発生させる。プラズマセルをＰＤＰやＰＡＬ
Ｃに利用する場合、個々のプラズマチャネルで安定なプ
ラズマ放電を経時変化なく発生させる事が重要である。
なお、ＰＡＬＣは例えば特開平１−２１７３９６号公報
に開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、プラズ
マ放電発生の際、プラズマ駆動回路から意図しない不要
な電流（突入電流）が流れる場合がある。この突入電流
はプラズマ駆動回路の内部容量に起因しており、制御す
る事が困難である為プラズマ放電不安定化の原因にな
る。又、一般にプラズマチャネルを集合した構造体から
なるプラズマセルの寿命は放電電流の２乗ないし３乗に
反比例する為、突入電流が加わる分寿命が短くなるとい
う課題がある。
マ放電発生の際、プラズマ駆動回路から意図しない不要
な電流（突入電流）が流れる場合がある。この突入電流
はプラズマ駆動回路の内部容量に起因しており、制御す
る事が困難である為プラズマ放電不安定化の原因にな
る。又、一般にプラズマチャネルを集合した構造体から
なるプラズマセルの寿命は放電電流の２乗ないし３乗に
反比例する為、突入電流が加わる分寿命が短くなるとい
う課題がある。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かるプラズマ駆動回路は基本的に、複数個のプラズマチ
ャネルを順次放電駆動するものであって、複数個の相補
型スイッチと、定電流源と、スキャナとを備えている。
複数個の相補型スイッチは個々のプラズマチャネルと対
応して設けられている。定電流源は各相補型スイッチに
共通接続しており一定の放電電流を供給する。スキャナ
は各相補型スイッチを順次開閉制御し該放電電流を対応
するプラズマチャネルに順次分配する。特徴事項とし
て、各相補型スイッチはその出力段に抑制手段を含んで
おり、該相補型スイッチに内在する容量成分に起因する
突入電流の出力を抑制する。具体的には、この抑制手段
は相補型スイッチに内在する容量成分より十分小さな容
量成分を有するダイオード素子からなる。好ましくは、
前記抑制手段は該ダイオード素子に直列接続した抵抗素
子を含んでいる。その抵抗値は放電電流を実質的に制限
しない一方突入電流を効果的に抑制可能に最適化されて
いる。
題を解決する為以下の手段を講じた。即ち、本発明にか
かるプラズマ駆動回路は基本的に、複数個のプラズマチ
ャネルを順次放電駆動するものであって、複数個の相補
型スイッチと、定電流源と、スキャナとを備えている。
複数個の相補型スイッチは個々のプラズマチャネルと対
応して設けられている。定電流源は各相補型スイッチに
共通接続しており一定の放電電流を供給する。スキャナ
は各相補型スイッチを順次開閉制御し該放電電流を対応
するプラズマチャネルに順次分配する。特徴事項とし
て、各相補型スイッチはその出力段に抑制手段を含んで
おり、該相補型スイッチに内在する容量成分に起因する
突入電流の出力を抑制する。具体的には、この抑制手段
は相補型スイッチに内在する容量成分より十分小さな容
量成分を有するダイオード素子からなる。好ましくは、
前記抑制手段は該ダイオード素子に直列接続した抵抗素
子を含んでいる。その抵抗値は放電電流を実質的に制限
しない一方突入電流を効果的に抑制可能に最適化されて
いる。
【０００５】
【作用】本発明によれば、プラズマ駆動回路の出力にダ
イオード素子を付加して、回路の出力容量を低減化して
いる。又、プラズマ駆動回路の出力に最適化された抵抗
素子を付加する事により、突入電流を効率良く抑制す
る。かかる構成により、プラズマ駆動回路から各プラズ
マチャネルへの不要な突入電流を抑制し、プラズマセル
の長寿命化とプラズマ放電の安定化を図る。
イオード素子を付加して、回路の出力容量を低減化して
いる。又、プラズマ駆動回路の出力に最適化された抵抗
素子を付加する事により、突入電流を効率良く抑制す
る。かかる構成により、プラズマ駆動回路から各プラズ
マチャネルへの不要な突入電流を抑制し、プラズマセル
の長寿命化とプラズマ放電の安定化を図る。
【０００６】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるプラズマ駆動回
路の第一実施例を示す回路図である。図示する様に、本
プラズマ駆動回路は複数個のプラズマチャネル１を順次
放電駆動するものである。各プラズマチャネル１は放電
電極として一対のアノード（Ａ）２とカソード（Ｋ）３
とを備えている。アノード２とカソード３との間に所定
の放電電流を供給する事によりプラズマ放電が発生す
る。プラズマチャネル１は複数個集合してプラズマセル
を構成しＰＤＰやＰＡＬＣに利用される。例えば、ＰＡ
ＬＣに組み込む場合プラズマチャネルは画面の走査線数
分だけ必要となり、例えば４８０個分含まれる。本プラ
ズマ駆動回路は複数個の相補型スイッチを備えており、
個々のプラズマチャネル１に対応している。本例では、
相補型スイッチは一対のＰ型トランジスタ４とＮ型トラ
ンジスタ５からなる。Ｐ型トランジスタ４のソース電極
は対応するプラズマチャネル１のアノード２に接続され
ており、ドレイン電極は同じく対応するプラズマチャネ
ル１のカソード３に接続されている。一方Ｎ型トランジ
スタ５のドレイン電極はプラズマチャネル１のカソード
３に接続されている。又、そのソース電極は共通接続さ
れている。従って、Ｐ型トランジスタ４とＮ型トランジ
スタ５は直列接続されておりその中点が出力端子として
カソード３に接続する。各Ｎ型トランジスタ５の共通接
続されたソース電極には定電流源６が接続しており、各
相補型スイッチに一定の放電電流（１００〜２００mA）
を供給する。各Ｐ型トランジスタ４のゲート電極にはゲ
ートドライバ７が接続されており、Ｎ型トランジスタ５
のゲート電極にもゲートドライバ８が接続している。こ
れらのゲートドライバ７，８を介して、各相補型スイッ
チはスキャナ（図示省略）により順次開閉制御され、定
電流源６から供給される放電電流を対応するプラズマチ
ャネル１に順次分配する。図示の例では左から１番目の
相補型スイッチにおいて、Ｐ型トランジスタがＯＦＦ状
態にあり、Ｎ型トランジスタがＯＮ状態にある。従っ
て、１番面のプラズマチャネルは定電流源６に接続され
る為プラズマ放電が発生する。一方２番目の相補型スイ
ッチについてはＰ型トランジスタがＯＮ状態にあり、Ｎ
型トランジスタがＯＦＦ状態にある。従ってプラズマチ
ャネル１は定電流源６から切り離されている為、プラズ
マ放電を発生しない。この時、一対のアノードとカソー
ドはＯＮ状態にあるＰ型トランジスタにより短絡してい
る。同様に、３番目のプラズマチャネル１も定電流源６
から切り離されておりプラズマ放電が発生していない。
この様に、各相補型スイッチに含まれるＰ型トランジス
タ及びＮ型トランジスタを左から順に開閉制御する事に
より、複数個のプラズマチャネルを順次選択して放電駆
動する事が可能になる。
詳細に説明する。図１は本発明にかかるプラズマ駆動回
路の第一実施例を示す回路図である。図示する様に、本
プラズマ駆動回路は複数個のプラズマチャネル１を順次
放電駆動するものである。各プラズマチャネル１は放電
電極として一対のアノード（Ａ）２とカソード（Ｋ）３
とを備えている。アノード２とカソード３との間に所定
の放電電流を供給する事によりプラズマ放電が発生す
る。プラズマチャネル１は複数個集合してプラズマセル
を構成しＰＤＰやＰＡＬＣに利用される。例えば、ＰＡ
ＬＣに組み込む場合プラズマチャネルは画面の走査線数
分だけ必要となり、例えば４８０個分含まれる。本プラ
ズマ駆動回路は複数個の相補型スイッチを備えており、
個々のプラズマチャネル１に対応している。本例では、
相補型スイッチは一対のＰ型トランジスタ４とＮ型トラ
ンジスタ５からなる。Ｐ型トランジスタ４のソース電極
は対応するプラズマチャネル１のアノード２に接続され
ており、ドレイン電極は同じく対応するプラズマチャネ
ル１のカソード３に接続されている。一方Ｎ型トランジ
スタ５のドレイン電極はプラズマチャネル１のカソード
３に接続されている。又、そのソース電極は共通接続さ
れている。従って、Ｐ型トランジスタ４とＮ型トランジ
スタ５は直列接続されておりその中点が出力端子として
カソード３に接続する。各Ｎ型トランジスタ５の共通接
続されたソース電極には定電流源６が接続しており、各
相補型スイッチに一定の放電電流（１００〜２００mA）
を供給する。各Ｐ型トランジスタ４のゲート電極にはゲ
ートドライバ７が接続されており、Ｎ型トランジスタ５
のゲート電極にもゲートドライバ８が接続している。こ
れらのゲートドライバ７，８を介して、各相補型スイッ
チはスキャナ（図示省略）により順次開閉制御され、定
電流源６から供給される放電電流を対応するプラズマチ
ャネル１に順次分配する。図示の例では左から１番目の
相補型スイッチにおいて、Ｐ型トランジスタがＯＦＦ状
態にあり、Ｎ型トランジスタがＯＮ状態にある。従っ
て、１番面のプラズマチャネルは定電流源６に接続され
る為プラズマ放電が発生する。一方２番目の相補型スイ
ッチについてはＰ型トランジスタがＯＮ状態にあり、Ｎ
型トランジスタがＯＦＦ状態にある。従ってプラズマチ
ャネル１は定電流源６から切り離されている為、プラズ
マ放電を発生しない。この時、一対のアノードとカソー
ドはＯＮ状態にあるＰ型トランジスタにより短絡してい
る。同様に、３番目のプラズマチャネル１も定電流源６
から切り離されておりプラズマ放電が発生していない。
この様に、各相補型スイッチに含まれるＰ型トランジス
タ及びＮ型トランジスタを左から順に開閉制御する事に
より、複数個のプラズマチャネルを順次選択して放電駆
動する事が可能になる。
【０００７】本発明の特徴事項として各相補型スイッチ
はその出力段に抑制手段を含んでおり、相補型スイッチ
に内在する容量成分に起因する突入電流の出力を抑制し
ている。具体的には、抑制手段は各相補型スイッチの出
力段に挿入されたダイオード素子９から構成されてい
る。このダイオード素子９は相補型スイッチに内在する
容量成分（即ち、Ｎ型トランジスタ５のソース／ドレイ
ン間容量１０pF程度）より十分小さな容量成分（例えば
１pF）を有している。この様に、相補型スイッチの内部
容量に比べ十分小さな容量成分を有するダイオード素子
９を出力端子に挿入すると、等価的にプラズマ駆動回路
の出力容量が低下する為突入電流の抑制につながる。
はその出力段に抑制手段を含んでおり、相補型スイッチ
に内在する容量成分に起因する突入電流の出力を抑制し
ている。具体的には、抑制手段は各相補型スイッチの出
力段に挿入されたダイオード素子９から構成されてい
る。このダイオード素子９は相補型スイッチに内在する
容量成分（即ち、Ｎ型トランジスタ５のソース／ドレイ
ン間容量１０pF程度）より十分小さな容量成分（例えば
１pF）を有している。この様に、相補型スイッチの内部
容量に比べ十分小さな容量成分を有するダイオード素子
９を出力端子に挿入すると、等価的にプラズマ駆動回路
の出力容量が低下する為突入電流の抑制につながる。
【０００８】図２は突入電流の経路を示す回路図であ
り、図１と対応する部分には対応する参照番号を付して
理解を容易にしている。但し、突入電流経路を示す為抑
制手段となるダイオード素子９は除かれている。前述し
た様に、複数個のプラズマチャネル１に対応して複数個
の相補型スイッチが設けられている。各相補型スイッチ
はＰ型トランジスタ４とＮ型トランジスタ５の対からな
る。各トランジスタ４，５にはゲートドライバ７，８が
接続されている。又、個々の相補型スイッチには定電流
源６が共通接続されている。図示の状態では１番目のプ
ラズマチャネル１が選択されており、太線で示す正常経
路に沿って放電電流（アノード電流）ＩAが流れる。し
かしながら、これとは別に細線で示す内部経路に沿って
突入電流が流れる。この突入電流は内部経路（閉ルー
プ）を通って選択された１番目のプラズマチャネルに流
れる為、アノード電流ＩA の様に定電流回路６で制御す
る事はできない。この突入電流発生原因は、ＯＦＦ状態
にある２番目以降のＮ型トランジスタ５に含まれるソー
ス／ドレイン間の出力容量に充電されていた電荷が、細
線で示す内部経路を通って流れる為である。例えば、Ｏ
ＦＦ状態にあるＮ型トランジスタ５が５００個程度含ま
れている場合、各Ｎ型トランジスタの出力容量（１０pF
程度）の総量（約５nF）に蓄積された電荷が突入電流と
なって選択された１個のプラズマチャネルに流れる為か
なりの電流負荷が生じる。
り、図１と対応する部分には対応する参照番号を付して
理解を容易にしている。但し、突入電流経路を示す為抑
制手段となるダイオード素子９は除かれている。前述し
た様に、複数個のプラズマチャネル１に対応して複数個
の相補型スイッチが設けられている。各相補型スイッチ
はＰ型トランジスタ４とＮ型トランジスタ５の対からな
る。各トランジスタ４，５にはゲートドライバ７，８が
接続されている。又、個々の相補型スイッチには定電流
源６が共通接続されている。図示の状態では１番目のプ
ラズマチャネル１が選択されており、太線で示す正常経
路に沿って放電電流（アノード電流）ＩAが流れる。し
かしながら、これとは別に細線で示す内部経路に沿って
突入電流が流れる。この突入電流は内部経路（閉ルー
プ）を通って選択された１番目のプラズマチャネルに流
れる為、アノード電流ＩA の様に定電流回路６で制御す
る事はできない。この突入電流発生原因は、ＯＦＦ状態
にある２番目以降のＮ型トランジスタ５に含まれるソー
ス／ドレイン間の出力容量に充電されていた電荷が、細
線で示す内部経路を通って流れる為である。例えば、Ｏ
ＦＦ状態にあるＮ型トランジスタ５が５００個程度含ま
れている場合、各Ｎ型トランジスタの出力容量（１０pF
程度）の総量（約５nF）に蓄積された電荷が突入電流と
なって選択された１個のプラズマチャネルに流れる為か
なりの電流負荷が生じる。
【０００９】図３は、図２に示したプラズマ駆動回路に
よるプラズマ放電の様子を示すオシロスコープである。
（Ａ）に示す様に、アノード電流ＩA には異常な突入電
流が現われている。なお、このオシロスコープの横軸は
１目盛５μｓであり、縦軸は１目盛５０mAである。理想
的にはアノード電流ＩA は方形波になるべきものである
が、立ち上がり時に異常な突入電流が現われている。こ
の突入電流は本来不要なものであり、これがあるとプラ
ズマセルの短寿命化や放電の不安定化といった問題が生
じてくる。なお、（Ｂ）はカソード電圧ＶK とプラズマ
放電の発光強度ＥL を示すオシロスコープである。２本
のカーブのうち上側がＥL を表わし、下側がＶK を表わ
している。横軸は１目盛５μｓであり、縦軸は１目盛１
００Ｖである。ＥL のカーブから明らかな様に、異常な
突入電流に起因する異常な突入放電が見られる。なお、
プラズマ放電の発光強度ＥL はフォトマルで検出したも
のであり、オシロスコープはその検出電圧を表わしてい
る。
よるプラズマ放電の様子を示すオシロスコープである。
（Ａ）に示す様に、アノード電流ＩA には異常な突入電
流が現われている。なお、このオシロスコープの横軸は
１目盛５μｓであり、縦軸は１目盛５０mAである。理想
的にはアノード電流ＩA は方形波になるべきものである
が、立ち上がり時に異常な突入電流が現われている。こ
の突入電流は本来不要なものであり、これがあるとプラ
ズマセルの短寿命化や放電の不安定化といった問題が生
じてくる。なお、（Ｂ）はカソード電圧ＶK とプラズマ
放電の発光強度ＥL を示すオシロスコープである。２本
のカーブのうち上側がＥL を表わし、下側がＶK を表わ
している。横軸は１目盛５μｓであり、縦軸は１目盛１
００Ｖである。ＥL のカーブから明らかな様に、異常な
突入電流に起因する異常な突入放電が見られる。なお、
プラズマ放電の発光強度ＥL はフォトマルで検出したも
のであり、オシロスコープはその検出電圧を表わしてい
る。
【００１０】図４はアノード電流ＩA とプラズマ発光強
度ＥL を同時計測した結果を示すオシロスコープであ
る。（Ａ）のオシロスコープは図２に示すプラズマ駆動
回路構成においてアノード側に負荷抵抗を挿入しない状
態で測定した結果を表わしている。何等負荷抵抗を挿入
しない場合には、アノード電流ＩA とプラズマ発光強度
ＥL は対応のとれた波形となっており、リーズナブルで
ある。一方、（Ｂ）のオシロスコープはアノード側に所
定の負荷抵抗が付加された状態で計測したものである。
負荷抵抗の挿入によりアノード電流ＩA が抑制されその
波形がなまっているにも関わらず、プラズマ発光強度Ｅ
L の波形は実質的に変化していない。ＩAとＥL が一致
しておらず、これはプラズマ駆動回路内部に別の独立し
た放電電流経路（即ち突入電流経路）が存在する事を示
す証拠である。この突入電流を抑制する為に、図１に示
す様に、Ｎ型トランジスタのドレイン側（出力段）にダ
イオード素子を挿入する。勿論ダイオード素子自身も容
量成分を有するが、Ｎ型トランジスタに比べて十分小さ
くできる。結果として、１／１０（１０pF対１pF）以下
にする事ができ、これに応じて突入電流が減少する。
度ＥL を同時計測した結果を示すオシロスコープであ
る。（Ａ）のオシロスコープは図２に示すプラズマ駆動
回路構成においてアノード側に負荷抵抗を挿入しない状
態で測定した結果を表わしている。何等負荷抵抗を挿入
しない場合には、アノード電流ＩA とプラズマ発光強度
ＥL は対応のとれた波形となっており、リーズナブルで
ある。一方、（Ｂ）のオシロスコープはアノード側に所
定の負荷抵抗が付加された状態で計測したものである。
負荷抵抗の挿入によりアノード電流ＩA が抑制されその
波形がなまっているにも関わらず、プラズマ発光強度Ｅ
L の波形は実質的に変化していない。ＩAとＥL が一致
しておらず、これはプラズマ駆動回路内部に別の独立し
た放電電流経路（即ち突入電流経路）が存在する事を示
す証拠である。この突入電流を抑制する為に、図１に示
す様に、Ｎ型トランジスタのドレイン側（出力段）にダ
イオード素子を挿入する。勿論ダイオード素子自身も容
量成分を有するが、Ｎ型トランジスタに比べて十分小さ
くできる。結果として、１／１０（１０pF対１pF）以下
にする事ができ、これに応じて突入電流が減少する。
【００１１】図５は、ダイオード素子の効果を示すオシ
ロスコープである。（Ａ）のオシロスコープはダイオー
ド素子を挿入しない場合のアノード電流ＩA を表わして
いる。グラフの横軸は１目盛５μｓであり、縦軸は１目
盛５０mAである。立ち上がり時２μｓ程度の期間大量の
突入電流が流れている。一方（Ｂ）のオシロスコープは
ダイオード素子を挿入した場合のアノード電流ＩA を表
わしている。ダイオード素子を相補型スイッチの出力段
に接続する事によって突入電流は１／１０以下となり、
定電流回路のレスポンス（時定数）に応じた僅かなサー
ジが残るだけである。
ロスコープである。（Ａ）のオシロスコープはダイオー
ド素子を挿入しない場合のアノード電流ＩA を表わして
いる。グラフの横軸は１目盛５μｓであり、縦軸は１目
盛５０mAである。立ち上がり時２μｓ程度の期間大量の
突入電流が流れている。一方（Ｂ）のオシロスコープは
ダイオード素子を挿入した場合のアノード電流ＩA を表
わしている。ダイオード素子を相補型スイッチの出力段
に接続する事によって突入電流は１／１０以下となり、
定電流回路のレスポンス（時定数）に応じた僅かなサー
ジが残るだけである。
【００１２】（Ｃ）のオシロスコープはダイオード素子
を用いない場合のプラズマ発光強度ＥL とカソード電圧
ＶK を表わしている。このグラフの横軸は１目盛５μｓ
であり、縦軸は１目盛１００Ｖである。これに対し、
（Ｄ）のオシロスコープはダイオード素子を挿入した場
合のプラズマ発光強度ＥL とカソード電圧ＶK を表わし
ている。両者を比較すれば明らかな様に、突入電流を抑
制した結果突入放電等が抑制されている。なお、これら
のオシロスコープ中上側のカーブがＥL を表わし、下側
のカーブがＶK を表わしている。
を用いない場合のプラズマ発光強度ＥL とカソード電圧
ＶK を表わしている。このグラフの横軸は１目盛５μｓ
であり、縦軸は１目盛１００Ｖである。これに対し、
（Ｄ）のオシロスコープはダイオード素子を挿入した場
合のプラズマ発光強度ＥL とカソード電圧ＶK を表わし
ている。両者を比較すれば明らかな様に、突入電流を抑
制した結果突入放電等が抑制されている。なお、これら
のオシロスコープ中上側のカーブがＥL を表わし、下側
のカーブがＶK を表わしている。
【００１３】図６は、本発明にかかるプラズマ駆動回路
の第二実施例を示す回路図である。基本的な構成は図１
に示した第一実施例と同一であり、対応する部分には対
応する参照番号を付して理解を容易にしている。第一実
施例と異なる点は、ダイオード素子９に抵抗素子１０を
直列接続した事である。この抵抗素子１０は前述した定
電流回路のレスポンスに応じた僅かなサージを消す為に
挿入される。換言すると抵抗素子１０はアノード電流の
立ち上がりをなまらせる為に挿入されたものである。そ
の抵抗値は放電電流を実質的に制限しない一方突入電流
を効果的に抑制可能に最適化されている。例えば、本実
施例では抵抗素子１０の抵抗値は２００〜３００Ωに設
定されている。但し、この抵抗値はプラズマセルのサイ
ズ等に依存しており、個々に最適化する事が必要であ
る。
の第二実施例を示す回路図である。基本的な構成は図１
に示した第一実施例と同一であり、対応する部分には対
応する参照番号を付して理解を容易にしている。第一実
施例と異なる点は、ダイオード素子９に抵抗素子１０を
直列接続した事である。この抵抗素子１０は前述した定
電流回路のレスポンスに応じた僅かなサージを消す為に
挿入される。換言すると抵抗素子１０はアノード電流の
立ち上がりをなまらせる為に挿入されたものである。そ
の抵抗値は放電電流を実質的に制限しない一方突入電流
を効果的に抑制可能に最適化されている。例えば、本実
施例では抵抗素子１０の抵抗値は２００〜３００Ωに設
定されている。但し、この抵抗値はプラズマセルのサイ
ズ等に依存しており、個々に最適化する事が必要であ
る。
【００１４】図７は、抑制手段に抵抗素子１０を加えた
場合の効果を表わすオシロスコープである。（Ａ）は抵
抗素子１０の抵抗値を変えた場合のアノード電流ＩA を
表わしている。縦軸は１目盛５０mAであり、横軸の時間
は圧縮してある。抵抗素子１０の抵抗値は０〜１５００
Ωまで変化させている。測定結果から明らかな様に、抵
抗値が小さすぎるとサージ抑制効果が少なく、大きすぎ
ると必要な電流（定電流値１００mA）が流せなくなる。
本例の場合２００〜３００Ωが最適である事が分る。但
し、この測定に用いたプラズマセルは１４インチサイズ
である。仮に、プラズマセルのサイズがこれより大きく
なった場合には、抵抗素子１０の抵抗値をより小さくす
れば良い。なお（Ｂ）のオシロスコープは抵抗値が０の
場合のプラズマ発光強度ＥL を表わしている。これに対
し（Ｃ）のオシロスコープは抵抗値が３００Ωの場合の
プラズマ発光強度ＥL 及びカソード電圧ＶK を表わして
いる。両者を比較すれば明らかな様に、抵抗素子を挿入
する事によりサージに起因する突入放電を抑制できる。
なおこれらのオシロスコープの横軸は１目盛５μｓであ
り、縦軸は１目盛１００Ｖである。
場合の効果を表わすオシロスコープである。（Ａ）は抵
抗素子１０の抵抗値を変えた場合のアノード電流ＩA を
表わしている。縦軸は１目盛５０mAであり、横軸の時間
は圧縮してある。抵抗素子１０の抵抗値は０〜１５００
Ωまで変化させている。測定結果から明らかな様に、抵
抗値が小さすぎるとサージ抑制効果が少なく、大きすぎ
ると必要な電流（定電流値１００mA）が流せなくなる。
本例の場合２００〜３００Ωが最適である事が分る。但
し、この測定に用いたプラズマセルは１４インチサイズ
である。仮に、プラズマセルのサイズがこれより大きく
なった場合には、抵抗素子１０の抵抗値をより小さくす
れば良い。なお（Ｂ）のオシロスコープは抵抗値が０の
場合のプラズマ発光強度ＥL を表わしている。これに対
し（Ｃ）のオシロスコープは抵抗値が３００Ωの場合の
プラズマ発光強度ＥL 及びカソード電圧ＶK を表わして
いる。両者を比較すれば明らかな様に、抵抗素子を挿入
する事によりサージに起因する突入放電を抑制できる。
なおこれらのオシロスコープの横軸は１目盛５μｓであ
り、縦軸は１目盛１００Ｖである。
【００１５】以上に説明した対策を施す事により、突入
電流の殆どを抑制する事が可能であり、プラズマセルの
長寿命化や放電の安定化がもたらされる。勿論、ダイオ
ード素子と抵抗素子は相補型スイッチと共にＩＣ化する
事も可能であるので、別に大幅なコストアップ要因には
ならない。
電流の殆どを抑制する事が可能であり、プラズマセルの
長寿命化や放電の安定化がもたらされる。勿論、ダイオ
ード素子と抵抗素子は相補型スイッチと共にＩＣ化する
事も可能であるので、別に大幅なコストアップ要因には
ならない。
【００１６】図８は、本発明にかかるプラズマ駆動回路
の一応用例を示すブロック図である。本例は、プラズマ
アドレス液晶表示装置を駆動する為プラズマ駆動回路が
用いられている。プラズマアドレス液晶表示装置は液晶
セルとプラズマセルとを積層したフラットパネル構造を
有している。図示する様に、液晶セルは列状に配列した
信号電極Ｄ１，Ｄ２，…，Ｄｍを備えている。又、プラ
ズマセルは行状に配列したプラズマチャネルを備えてい
る。各プラズマチャネルは一対のアノードＡ及びカソー
ドＫから構成されている。各カソードＫ１，Ｋ２，Ｋ
３，…，Ｋｎ−１，Ｋｎは垂直方向に沿って順次配列し
ている。各アノードＡ１，Ａ２，Ａ３，…，Ａｎ−１，
Ａｎはカソードに対して交互に配列されており全て基準
電位Ｖ0 に接地されている。列状に配列した信号電極Ｄ
と行状に配列したプラズマチャネル（Ｋ，Ａ）との間に
マトリクス状に配列した画素１１が規定される。本液晶
表示装置はさらにプラズマ駆動回路１２を備えており、
線順次走査で各プラズマチャネルのカソードＫに選択パ
ルスを印加する。これにより各プラズマチャネルにプラ
ズマ放電を発生させる。このプラズマ駆動回路１２は、
例えば図１又は図６に示した回路構成を用いる事ができ
る。又、表示駆動回路１３を備えており、線順次走査に
同期して各信号電極Ｄに画像信号を逐次印加し所望の画
像表示を行う。これらプラズマ駆動回路１２と表示駆動
回路１３は制御回路１４により互いに同期制御される。
の一応用例を示すブロック図である。本例は、プラズマ
アドレス液晶表示装置を駆動する為プラズマ駆動回路が
用いられている。プラズマアドレス液晶表示装置は液晶
セルとプラズマセルとを積層したフラットパネル構造を
有している。図示する様に、液晶セルは列状に配列した
信号電極Ｄ１，Ｄ２，…，Ｄｍを備えている。又、プラ
ズマセルは行状に配列したプラズマチャネルを備えてい
る。各プラズマチャネルは一対のアノードＡ及びカソー
ドＫから構成されている。各カソードＫ１，Ｋ２，Ｋ
３，…，Ｋｎ−１，Ｋｎは垂直方向に沿って順次配列し
ている。各アノードＡ１，Ａ２，Ａ３，…，Ａｎ−１，
Ａｎはカソードに対して交互に配列されており全て基準
電位Ｖ0 に接地されている。列状に配列した信号電極Ｄ
と行状に配列したプラズマチャネル（Ｋ，Ａ）との間に
マトリクス状に配列した画素１１が規定される。本液晶
表示装置はさらにプラズマ駆動回路１２を備えており、
線順次走査で各プラズマチャネルのカソードＫに選択パ
ルスを印加する。これにより各プラズマチャネルにプラ
ズマ放電を発生させる。このプラズマ駆動回路１２は、
例えば図１又は図６に示した回路構成を用いる事ができ
る。又、表示駆動回路１３を備えており、線順次走査に
同期して各信号電極Ｄに画像信号を逐次印加し所望の画
像表示を行う。これらプラズマ駆動回路１２と表示駆動
回路１３は制御回路１４により互いに同期制御される。
【００１７】図９は、図８に示したプラズマアドレス液
晶表示装置の具体的な構成例を示す模式図である。本装
置は液晶セル２１とプラズマセル２２とを中間シート２
３を介して互いに一体的に積層したフラットパネル構造
を有している。液晶セル２１は上側のガラス基板２４を
用いて構成されており、中間シート２３に対して所定の
間隙を介して貼着されている。該間隙内には液晶層２５
が封入充填されている。又、ガラス基板２４の内表面に
はストライプ状に形成された複数の信号電極Ｄが設けら
れている。
晶表示装置の具体的な構成例を示す模式図である。本装
置は液晶セル２１とプラズマセル２２とを中間シート２
３を介して互いに一体的に積層したフラットパネル構造
を有している。液晶セル２１は上側のガラス基板２４を
用いて構成されており、中間シート２３に対して所定の
間隙を介して貼着されている。該間隙内には液晶層２５
が封入充填されている。又、ガラス基板２４の内表面に
はストライプ状に形成された複数の信号電極Ｄが設けら
れている。
【００１８】一方、プラズマセル２２は下側のガラス基
板２６を用いて構成されている。該基板２６の内表面に
はストライプ状に複数の溝２７が形成されている。この
溝２７は信号電極Ｄと直交していると共に、その内部に
は各々アノード／カソード電極対Ａ１／Ｋ１，Ａ２／Ｋ
２，Ａ３／Ｋ３，Ａ４／Ｋ４が設けられている。各溝２
７は中間シート２３により密閉されており、個々に分離
したプラズマチャネルを構成する。その内部にはイオン
化可能なガスが封入されている。
板２６を用いて構成されている。該基板２６の内表面に
はストライプ状に複数の溝２７が形成されている。この
溝２７は信号電極Ｄと直交していると共に、その内部に
は各々アノード／カソード電極対Ａ１／Ｋ１，Ａ２／Ｋ
２，Ａ３／Ｋ３，Ａ４／Ｋ４が設けられている。各溝２
７は中間シート２３により密閉されており、個々に分離
したプラズマチャネルを構成する。その内部にはイオン
化可能なガスが封入されている。
【００１９】各信号電極Ｄには前述した様に表示駆動回
路１３が接続されており、所望の画像信号を印加する。
本例では図の理解を容易にする為、表示駆動回路１３は
信号源として模式的に表わしており所定の基準電位Ｖ0
に接地されている。一方各アノード／カソード電極対Ａ
１／Ｋ１，Ａ２／Ｋ２，Ａ３／Ｋ３，Ａ４／Ｋ４には前
述したプラズマ駆動回路１２が接続されており、各行プ
ラズマチャネルを線順次走査し夫々の選択期間に所定の
放電電流を印加する。この為に定電流源２８が備えられ
ている。又、各プラズマチャネルに対応して相補型スイ
ッチＰ１／Ｎ１，Ｐ２／Ｎ２，Ｐ３／Ｎ３，Ｐ４／Ｎ４
が設けられている。これらの相補型スイッチはＰ型トラ
ンジスタとＮ型トランジスタを組み合わせる事により構
成できる。図示の状態では３番目のプラズマチャネルが
選択されており、残りのプラズマチャネルは非選択状態
にある。非選択状態ではＰ型トランジスタが閉じており
Ｎ型トランジスタが開いている。これにより非選択プラ
ズマチャネルのカソードは基準電位（アノード電位）Ｖ
O に接続される。一方、選択状態では相補型スイッチが
切り換わり、Ｐ型トランジスタが開きＮ型トランジスタ
が閉じる。一旦印加された放電電流を解除する時には再
び相補型スイッチが瞬時に切り換わりＰ型トランジスタ
が閉じＮ型トランジスタが開く。
路１３が接続されており、所望の画像信号を印加する。
本例では図の理解を容易にする為、表示駆動回路１３は
信号源として模式的に表わしており所定の基準電位Ｖ0
に接地されている。一方各アノード／カソード電極対Ａ
１／Ｋ１，Ａ２／Ｋ２，Ａ３／Ｋ３，Ａ４／Ｋ４には前
述したプラズマ駆動回路１２が接続されており、各行プ
ラズマチャネルを線順次走査し夫々の選択期間に所定の
放電電流を印加する。この為に定電流源２８が備えられ
ている。又、各プラズマチャネルに対応して相補型スイ
ッチＰ１／Ｎ１，Ｐ２／Ｎ２，Ｐ３／Ｎ３，Ｐ４／Ｎ４
が設けられている。これらの相補型スイッチはＰ型トラ
ンジスタとＮ型トランジスタを組み合わせる事により構
成できる。図示の状態では３番目のプラズマチャネルが
選択されており、残りのプラズマチャネルは非選択状態
にある。非選択状態ではＰ型トランジスタが閉じており
Ｎ型トランジスタが開いている。これにより非選択プラ
ズマチャネルのカソードは基準電位（アノード電位）Ｖ
O に接続される。一方、選択状態では相補型スイッチが
切り換わり、Ｐ型トランジスタが開きＮ型トランジスタ
が閉じる。一旦印加された放電電流を解除する時には再
び相補型スイッチが瞬時に切り換わりＰ型トランジスタ
が閉じＮ型トランジスタが開く。
【００２０】最後に、参考の為表１及び図１０〜図１２
を参照して、本発明にかかるプラズマ駆動回路の測定デ
ータを紹介する。前述した様に、プラズマセルと直列に
接続しているプラズマ駆動回路の内部容量で決まる電流
が、定電流制限以外の突入電流として流れ込んでくる為
プラズマセルの寿命に悪影響を与えている。プラズマ駆
動回路の内部容量が大きいと、放電電極の劣化が原因と
思われる異常放電による画像の乱れが早い段階で発生す
る傾向にある。この点につき、プラズマ駆動回路の内部
容量（総量）を可変にしてエージング実験を行ない異常
放電（アーク放電様）の発生時間を測定した。測定に用
いたプラズマセルはプラズマアドレス液晶表示装置に組
み込まれるものであり、各プラズマチャネルの放電条件
は３００Ｖ／１００mA（１ライン当たり）であり、定電
流回路で設定した。測定結果を以下の表１に示す。
を参照して、本発明にかかるプラズマ駆動回路の測定デ
ータを紹介する。前述した様に、プラズマセルと直列に
接続しているプラズマ駆動回路の内部容量で決まる電流
が、定電流制限以外の突入電流として流れ込んでくる為
プラズマセルの寿命に悪影響を与えている。プラズマ駆
動回路の内部容量が大きいと、放電電極の劣化が原因と
思われる異常放電による画像の乱れが早い段階で発生す
る傾向にある。この点につき、プラズマ駆動回路の内部
容量（総量）を可変にしてエージング実験を行ない異常
放電（アーク放電様）の発生時間を測定した。測定に用
いたプラズマセルはプラズマアドレス液晶表示装置に組
み込まれるものであり、各プラズマチャネルの放電条件
は３００Ｖ／１００mA（１ライン当たり）であり、定電
流回路で設定した。測定結果を以下の表１に示す。
【表１】 上記表から明らかな様に、内部容量が１nFの場合異常放
電発生時間は９０分であった。これに対し、内部容量が
１０nFの場合異常放電発生時間は１０分であった。
電発生時間は９０分であった。これに対し、内部容量が
１０nFの場合異常放電発生時間は１０分であった。
【００２１】又、内部容量が１nFの場合の電圧電流波形
を図１０の（Ａ）に示し、内部容量が１０nFの場合の電
圧電流波形を同じく図１０の（Ｂ）に示す。内部容量が
１nFの場合には定電流応答が１μｓ程度で収まっている
のが分る。一方、内部容量が１０nFの場合には定電流応
答が１０μｓ程度かかる為、放電期間中一定レベルには
収まっていない。以上の様に、放電電圧及び制限電流一
定の条件では、プラズマ駆動回路の内部容量が多い分だ
け突入電流及び増加してしまい、異常放電による画像の
乱れの発生時間がかなりの程度で促進される事が分る。
異常放電の抑制にはプラズマ駆動回路の内部容量の低減
化が重要である。
を図１０の（Ａ）に示し、内部容量が１０nFの場合の電
圧電流波形を同じく図１０の（Ｂ）に示す。内部容量が
１nFの場合には定電流応答が１μｓ程度で収まっている
のが分る。一方、内部容量が１０nFの場合には定電流応
答が１０μｓ程度かかる為、放電期間中一定レベルには
収まっていない。以上の様に、放電電圧及び制限電流一
定の条件では、プラズマ駆動回路の内部容量が多い分だ
け突入電流及び増加してしまい、異常放電による画像の
乱れの発生時間がかなりの程度で促進される事が分る。
異常放電の抑制にはプラズマ駆動回路の内部容量の低減
化が重要である。
【００２２】プラズマセルと直列に接続しているプラズ
マ駆動回路の内部容量で決まる電流が、定電流制限以外
の突入電流として流れ込んでくる為、アーク放電の様な
異常放電の発生が起りやすくなると考えられる。そこ
で、プラズマ駆動回路の内部容量と異常放電が発生する
条件を電圧及び電流を測定する事で求めた。その結果、
内部容量が小さい程異常放電発生電圧が高くなる事が分
かった。又、均一放電開始電圧も高くなる事が明らかに
なった。
マ駆動回路の内部容量で決まる電流が、定電流制限以外
の突入電流として流れ込んでくる為、アーク放電の様な
異常放電の発生が起りやすくなると考えられる。そこ
で、プラズマ駆動回路の内部容量と異常放電が発生する
条件を電圧及び電流を測定する事で求めた。その結果、
内部容量が小さい程異常放電発生電圧が高くなる事が分
かった。又、均一放電開始電圧も高くなる事が明らかに
なった。
【００２３】内部容量と異常放電開始電圧との関係及び
内部容量と放電開始電圧との関係を示したのが、図１１
のグラフである。プラズマ駆動回路の内部容量が小さい
と、正常に均一放電できる電圧マージンが大きい事が分
る。実使用状態では、内部容量をできるだけ小さくして
均一放電開始電圧を少し上回る電圧で放電させるのが最
良である。
内部容量と放電開始電圧との関係を示したのが、図１１
のグラフである。プラズマ駆動回路の内部容量が小さい
と、正常に均一放電できる電圧マージンが大きい事が分
る。実使用状態では、内部容量をできるだけ小さくして
均一放電開始電圧を少し上回る電圧で放電させるのが最
良である。
【００２４】プラズマ駆動回路の内部容量が大きくなる
と定電流制限以外の突入電流が大きくなる為、異常放電
の発生が起りやすくなる。内部容量と異常放電が発生す
る電圧、電流が時間経過でどの様に変化するかを測定し
た。内部容量対均一放電開始電圧及び内部容量対異常放
電開始電圧の経時変化を示したのが図１２のグラフであ
る。放電時間がある程度経過すると異常放電の発生電圧
が次第に下がってくる為、均一放電ができる電圧範囲が
狭くなってくるが、この場合も内部容量が小さい方が、
均一放電できる電圧マージンが大きくなる為に有利であ
る。
と定電流制限以外の突入電流が大きくなる為、異常放電
の発生が起りやすくなる。内部容量と異常放電が発生す
る電圧、電流が時間経過でどの様に変化するかを測定し
た。内部容量対均一放電開始電圧及び内部容量対異常放
電開始電圧の経時変化を示したのが図１２のグラフであ
る。放電時間がある程度経過すると異常放電の発生電圧
が次第に下がってくる為、均一放電ができる電圧範囲が
狭くなってくるが、この場合も内部容量が小さい方が、
均一放電できる電圧マージンが大きくなる為に有利であ
る。
【００２５】
【発明の効果】以上説明した様に、本発明によれば、プ
ラズマ駆動回路の各出力と直列に低容量のダイオード素
子及び場合によっては抵抗素子を挿入している。これに
より、回路の内部容量を低減でき、不要な放電突入電流
を抑制する事ができる為、トータルとしての放電電流が
減少し、プラズマセルが長寿命化するという効果があ
る。又、制御不能な放電突入電流が抑制される為、プラ
ズマ放電の安定化に効果がある。
ラズマ駆動回路の各出力と直列に低容量のダイオード素
子及び場合によっては抵抗素子を挿入している。これに
より、回路の内部容量を低減でき、不要な放電突入電流
を抑制する事ができる為、トータルとしての放電電流が
減少し、プラズマセルが長寿命化するという効果があ
る。又、制御不能な放電突入電流が抑制される為、プラ
ズマ放電の安定化に効果がある。
【図１】本発明にかかるプラズマ駆動回路の第一実施例
を示す回路図である。
を示す回路図である。
【図２】プラズマ駆動回路の内部容量に起因する突入電
流の経路を示す回路図である。
流の経路を示す回路図である。
【図３】図２の回路で測定したアノード電流ＩA 、プラ
ズマ発光強度ＥL 、カソード電圧ＶK を示すオシロスコ
ープである。
ズマ発光強度ＥL 、カソード電圧ＶK を示すオシロスコ
ープである。
【図４】同じく、負荷抵抗有り無しの条件で測定したア
ノード電流ＩA 及びプラズマ発光強度ＥL を示すオシロ
スコープである。
ノード電流ＩA 及びプラズマ発光強度ＥL を示すオシロ
スコープである。
【図５】ダイオード素子の有り無しで測定したアノード
電流ＩA 、プラズマ発光強度ＥL 、カソード電圧ＶK を
示すオシロスコープである。
電流ＩA 、プラズマ発光強度ＥL 、カソード電圧ＶK を
示すオシロスコープである。
【図６】本発明にかかるプラズマ駆動回路の第二実施例
を示す回路図である。
を示す回路図である。
【図７】抵抗素子の抵抗値を変えた場合のアノード電流
ＩA 、プラズマ発光強度ＥL 、カソード電圧ＶK を測定
したオシロスコープである。
ＩA 、プラズマ発光強度ＥL 、カソード電圧ＶK を測定
したオシロスコープである。
【図８】本発明にかかるプラズマ駆動回路が組み込まれ
たプラズマアドレス液晶表示装置の一例を示すブロック
図である。
たプラズマアドレス液晶表示装置の一例を示すブロック
図である。
【図９】図８に示したプラズマアドレス液晶表示装置の
具体的な構成を示すブロック図である。
具体的な構成を示すブロック図である。
【図１０】プラズマ駆動回路の内部容量を変えた場合の
アノード電流ＩA 及びカソード電圧ＶK を示すオシロス
コープである。
アノード電流ＩA 及びカソード電圧ＶK を示すオシロス
コープである。
【図１１】内部容量と放電電圧との関係を示すグラフで
ある。
ある。
【図１２】放電電圧の経時変化を示すグラフである。
１ プラズマチャネル ２ アノード ３ カソード ４ Ｐ型トランジスタ ５ Ｎ型トランジスタ ６ 定電流源 ７ ゲートドライバ ８ ゲートドライバ ９ ダイオード素子 １０ 抵抗素子
Claims (3)
- 【請求項１】 複数個のプラズマチャネルを順次放電駆
動するプラズマ駆動回路であって、 個々のプラズマチャネルと対応して設けられた複数個の
相補型スイッチと、 各相補型スイッチに共通接続し一定の放電電流を供給す
る定電流源と、 各相補型スイッチを順次開閉制御し該放電電流を対応す
るプラズマチャネルに順次分配するスキャナとを備え、 各相補型スイッチはその出力段に抑制手段を含んでおり
該相補型スイッチに内在する容量成分に起因する突入電
流の出力を抑制する事を特徴とするプラズマ駆動回路。 - 【請求項２】 前記抑制手段は、該相補型スイッチに内
在する容量成分より十分小さな容量成分を有するダイオ
ード素子である事を特徴とする請求項１記載のプラズマ
駆動回路。 - 【請求項３】 前記抑制手段は、該ダイオード素子に直
列接続した抵抗素子を含んでおり、その抵抗値は放電電
流を実質的に制限しない一方突入電流を効果的に抑制可
能に最適化されている事を特徴とする請求項２記載のプ
ラズマ駆動回路。
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