JPH0879263A - セル組立回路およびｓｔｍ／ａｔｍ変換回路 - Google Patents
セル組立回路およびｓｔｍ／ａｔｍ変換回路Info
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- JPH0879263A JPH0879263A JP20841794A JP20841794A JPH0879263A JP H0879263 A JPH0879263 A JP H0879263A JP 20841794 A JP20841794 A JP 20841794A JP 20841794 A JP20841794 A JP 20841794A JP H0879263 A JPH0879263 A JP H0879263A
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Abstract
(57)【要約】
【目的】 ＳＴＭ／ＡＴＭ変換におけるセル組立での遅
延を少なくすると共に、セル組立回路の後段の多重部で
のセルの衝突を防ぎセルの遅延を少なくする。 【構成】 回線データ１０１を蓄えるバッファ１０２
と、バッファへの書込アドレスを示す書込カウンタ１１
６と、バッファからの読出アドレスを示す読出カウンタ
１１７と、外部トリガ１１５入力時に書込カウンタ１１
６を所定値にセットするカウンタセット部１２４と、読
み出したデータ１０５とセルヘッダ１１９とアダプテー
ションヘッダ１１８を多重化してセル１１３を送信する
多重化部１１２とを有するＳＴＭ／ＡＴＭ変換回路に用
いるセル組立回路１００。
延を少なくすると共に、セル組立回路の後段の多重部で
のセルの衝突を防ぎセルの遅延を少なくする。 【構成】 回線データ１０１を蓄えるバッファ１０２
と、バッファへの書込アドレスを示す書込カウンタ１１
６と、バッファからの読出アドレスを示す読出カウンタ
１１７と、外部トリガ１１５入力時に書込カウンタ１１
６を所定値にセットするカウンタセット部１２４と、読
み出したデータ１０５とセルヘッダ１１９とアダプテー
ションヘッダ１１８を多重化してセル１１３を送信する
多重化部１１２とを有するＳＴＭ／ＡＴＭ変換回路に用
いるセル組立回路１００。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＴＭ（Synchronous
Transfer Mode）網とＡＴＭ（AsynchronousTransfer Mo
de）網の相互接続に用いるセル組立回路とこのセル組立
回路を用いたＳＴＭ／ＡＴＭ変換回路に関するものであ
る。
Transfer Mode）網とＡＴＭ（AsynchronousTransfer Mo
de）網の相互接続に用いるセル組立回路とこのセル組立
回路を用いたＳＴＭ／ＡＴＭ変換回路に関するものであ
る。
【０００２】
【従来の技術】最近の企業内情報通信ネットワークは、
音声通信だけでなく、フロアＬＡＮ等が広く普及し、遠
隔地のＬＡＮ間通信等も増え、またＴＶ会議システム等
の動画像通信も増加してきている。そのため、マルチメ
ディアおよび広帯域ネットワークの要求が近年とみに高
まっている。このマルチメディアおよび広帯域ネットワ
ークを実現させるべく、ＣＣＩＴＴにおいて、次世代通
信網の本命であるＢ−ＩＳＤＮの標準化が進められ、Ａ
ＴＭ網が構築されつつある。
音声通信だけでなく、フロアＬＡＮ等が広く普及し、遠
隔地のＬＡＮ間通信等も増え、またＴＶ会議システム等
の動画像通信も増加してきている。そのため、マルチメ
ディアおよび広帯域ネットワークの要求が近年とみに高
まっている。このマルチメディアおよび広帯域ネットワ
ークを実現させるべく、ＣＣＩＴＴにおいて、次世代通
信網の本命であるＢ−ＩＳＤＮの標準化が進められ、Ａ
ＴＭ網が構築されつつある。
【０００３】そこでＡＴＭ網の構築に先立ち、例えば、
ＮＴＴが１５６Ｍｂ／ｓ専用線サービスの開始を予定し
たり、企業内情報通信ネットワークのマルチメディア化
および広帯域化がいっそう進められることに鑑み、企業
内情報通信ネットワークのマルチメディア化および広帯
域化を進める上で重要な位置を占めるＡＴＭ多重化装置
の検討が現在活発になされている。
ＮＴＴが１５６Ｍｂ／ｓ専用線サービスの開始を予定し
たり、企業内情報通信ネットワークのマルチメディア化
および広帯域化がいっそう進められることに鑑み、企業
内情報通信ネットワークのマルチメディア化および広帯
域化を進める上で重要な位置を占めるＡＴＭ多重化装置
の検討が現在活発になされている。
【０００４】そして、ＡＴＭ信号とＳＴＭ信号の相互変
換を行うシステムの性能向上が望まれ、このシステムに
おいて、ＳＴＭ回線データをＡＴＭセルフォーマットへ
変換する場合のセル化遅延時間を短縮することが、情報
遅延を防ぐための重要な鍵となっている。
換を行うシステムの性能向上が望まれ、このシステムに
おいて、ＳＴＭ回線データをＡＴＭセルフォーマットへ
変換する場合のセル化遅延時間を短縮することが、情報
遅延を防ぐための重要な鍵となっている。
【０００５】例えば、特開平５−３７５４８号公報に
は、従来のＳＴＭ／ＡＴＭ変換回路において、ＳＴＭ／
ＡＴＭ変換での遅延を小さくするため、ＳＴＭのチャネ
ルをマッピングすることによってセル化の遅延を抑える
多重ＳＴＭ／ＡＴＭ変換方式が述べられている。また、
電子情報通信学会の信学技報ＳＳＥ９２−１７０には、
「ＦＤＤＩリピータ機能を有するＡＴＭ多重化装置の検
討」で１．５Ｍｂ／ｓ、２．０４８Ｍｂ／ｓ、６．３Ｍ
ｂ／ｓのディジタル信号のセルへの組立が述べられてい
る。
は、従来のＳＴＭ／ＡＴＭ変換回路において、ＳＴＭ／
ＡＴＭ変換での遅延を小さくするため、ＳＴＭのチャネ
ルをマッピングすることによってセル化の遅延を抑える
多重ＳＴＭ／ＡＴＭ変換方式が述べられている。また、
電子情報通信学会の信学技報ＳＳＥ９２−１７０には、
「ＦＤＤＩリピータ機能を有するＡＴＭ多重化装置の検
討」で１．５Ｍｂ／ｓ、２．０４８Ｍｂ／ｓ、６．３Ｍ
ｂ／ｓのディジタル信号のセルへの組立が述べられてい
る。
【０００６】
【発明が解決しようとする課題】上記従来技術として示
した特開平５−３７５４８号公報に記載された変換方式
では、セル組立が独立に行なわれるため、複数のセル組
立部で同時にセルが組み立てられ多重化装置またはスイ
ッチ装置にセルが到着した場合、セルの衝突によって遅
延が発生するという問題があった。
した特開平５−３７５４８号公報に記載された変換方式
では、セル組立が独立に行なわれるため、複数のセル組
立部で同時にセルが組み立てられ多重化装置またはスイ
ッチ装置にセルが到着した場合、セルの衝突によって遅
延が発生するという問題があった。
【０００７】また、電子情報通信学会の信学技報ＳＳＥ
９２−１７０に示された多重化装置では、多重／分離で
５０μｓの遅延が発生する問題があった。この方式で
は、多重化後の出回線の伝送速度が１５０Ｍｂ／ｓと高
速であることから遅延時間が少なくなっている。しか
し、多重化装置またはスイッチ装置の出回線が例えば１
９２ｋｂ／ｓと低速である場合には、１セルを送信する
のに約２．２ｍｓかかるので、１０方路からのセルが衝
突するとすると一番待たされたセルの遅延は約２２ｍｓ
になる。また、セルの衝突だけを回避するためにセル組
立の時間をずらした場合は、セル組立において待合せが
起こる。これが音声セルであれば遅延による音声品質の
劣化だけでなく、エコーによる音声劣化を防ぐために受
信端にエコーキャンセラが必要になるという問題が生じ
る。
９２−１７０に示された多重化装置では、多重／分離で
５０μｓの遅延が発生する問題があった。この方式で
は、多重化後の出回線の伝送速度が１５０Ｍｂ／ｓと高
速であることから遅延時間が少なくなっている。しか
し、多重化装置またはスイッチ装置の出回線が例えば１
９２ｋｂ／ｓと低速である場合には、１セルを送信する
のに約２．２ｍｓかかるので、１０方路からのセルが衝
突するとすると一番待たされたセルの遅延は約２２ｍｓ
になる。また、セルの衝突だけを回避するためにセル組
立の時間をずらした場合は、セル組立において待合せが
起こる。これが音声セルであれば遅延による音声品質の
劣化だけでなく、エコーによる音声劣化を防ぐために受
信端にエコーキャンセラが必要になるという問題が生じ
る。
【０００８】本発明は、上記問題点を解決するもので、
入力されたＳＴＭ回線データをセルに組立るセル組立回
路での遅延を簡単な構成で抑え、かつ多重回路でのセル
の衝突を防ぐことができるＳＴＭ／ＡＴＭ変換回路の知
入られるセル組立回路を提供するとともにこのセル組立
回路を用いたＳＴＭ／ＡＴＭ変換回路を提供することを
目的とする。
入力されたＳＴＭ回線データをセルに組立るセル組立回
路での遅延を簡単な構成で抑え、かつ多重回路でのセル
の衝突を防ぐことができるＳＴＭ／ＡＴＭ変換回路の知
入られるセル組立回路を提供するとともにこのセル組立
回路を用いたＳＴＭ／ＡＴＭ変換回路を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明のＳＴＭ／ＡＴＭ変換回路に用いられるセル
組立回路は、ＳＴＭ回線データを格納するバッファと、
前記バッファの使用量を監視し、バッファの使用量が所
定の値以上のときまたは所定の値に達しないとき、前記
バッファへのＳＴＭ回線データの書込みを前記所定の値
から行うとともに前記バッファからのデータの読出しを
外部トリガに基づいて制御するバッファコントロール部
から構成される。
め、本発明のＳＴＭ／ＡＴＭ変換回路に用いられるセル
組立回路は、ＳＴＭ回線データを格納するバッファと、
前記バッファの使用量を監視し、バッファの使用量が所
定の値以上のときまたは所定の値に達しないとき、前記
バッファへのＳＴＭ回線データの書込みを前記所定の値
から行うとともに前記バッファからのデータの読出しを
外部トリガに基づいて制御するバッファコントロール部
から構成される。
【００１０】さらに、本発明に係るＳＴＭ／ＡＴＭ変換
回路に用いられるセル組立回路は、ＳＴＭ回線データを
格納するバッファと、前記バッファへのＳＴＭ回線デー
タの書込みを制御する書込カウンタと、外部トリガに基
づいて前記バッファに書き込まれたＳＴＭ回線データの
読出しを制御する読出カウンタと、前記書込カウンタの
カウント値と前記読出カウンタのカウント値とから前記
バッファの使用量を監視し、外部トリガが入力されたと
きの書込カウンタのカウント値が所定の値以上の場合、
または、外部トリガが入力されたときの書込カウンタの
カウント値が所定の値に達しない場合、書込カウンタの
カウント値を前記所定の値にセットするセット信号を出
力するカウンタセット部から構成される。
回路に用いられるセル組立回路は、ＳＴＭ回線データを
格納するバッファと、前記バッファへのＳＴＭ回線デー
タの書込みを制御する書込カウンタと、外部トリガに基
づいて前記バッファに書き込まれたＳＴＭ回線データの
読出しを制御する読出カウンタと、前記書込カウンタの
カウント値と前記読出カウンタのカウント値とから前記
バッファの使用量を監視し、外部トリガが入力されたと
きの書込カウンタのカウント値が所定の値以上の場合、
または、外部トリガが入力されたときの書込カウンタの
カウント値が所定の値に達しない場合、書込カウンタの
カウント値を前記所定の値にセットするセット信号を出
力するカウンタセット部から構成される。
【００１１】また、本発明に係るＳＴＭ／ＡＴＭ変換回
路は、それぞれに異なるＳＴＭ回線データが入力されそ
れぞれにタイミングの異なる外部トリガに基づいて送信
セルを出力する複数の前記セル組立回路と、各セル組立
回路からの送信セルを多重化して多重セルを出力する多
重回路と、タイミングの異なる外部トリガを順次前記各
セル組立回路へ出力するとともに、各セル組立回路から
の送信セルを前記外部トリガに対応して選択する選択信
号を前記多重回路へ出力するセル送信要求制御回路から
構成される。
路は、それぞれに異なるＳＴＭ回線データが入力されそ
れぞれにタイミングの異なる外部トリガに基づいて送信
セルを出力する複数の前記セル組立回路と、各セル組立
回路からの送信セルを多重化して多重セルを出力する多
重回路と、タイミングの異なる外部トリガを順次前記各
セル組立回路へ出力するとともに、各セル組立回路から
の送信セルを前記外部トリガに対応して選択する選択信
号を前記多重回路へ出力するセル送信要求制御回路から
構成される。
【００１２】
【作用】本発明に係るセル組立回路は、バッファに格納
されたＳＴＭ回線データが所定の量以上かまたは所定の
量に達しないときは、所定の量（アドレス）からデータ
を書き込むことによって、バッファに蓄えられるＳＴＭ
回線データをセル組立に必要なデータ量に調整すること
ができ、セル組立によるデータ変換の遅延を抑えること
ができる。
されたＳＴＭ回線データが所定の量以上かまたは所定の
量に達しないときは、所定の量（アドレス）からデータ
を書き込むことによって、バッファに蓄えられるＳＴＭ
回線データをセル組立に必要なデータ量に調整すること
ができ、セル組立によるデータ変換の遅延を抑えること
ができる。
【００１３】また、本発明に係るＳＴＭ／ＡＴＭ変換回
路は、複数のセル組立回路からのセルを多重化するにあ
たって、外部から各セル組立回路毎にタイミングをずら
してトリガを与えることによって、多重回路に送信セル
が同時に到着することを防ぎ、セルの衝突による遅延を
防ぐことができる。
路は、複数のセル組立回路からのセルを多重化するにあ
たって、外部から各セル組立回路毎にタイミングをずら
してトリガを与えることによって、多重回路に送信セル
が同時に到着することを防ぎ、セルの衝突による遅延を
防ぐことができる。
【００１４】
【実施例】以下、ＳＴＭ／ＡＴＭ変換回路に用いるセル
組立回路の１実施例を用いて本発明を説明する。図１
は、本発明に係るＳＴＭ／ＡＴＭ変換回路に用いるセル
組立回路の構成を示すブロック図である。
組立回路の１実施例を用いて本発明を説明する。図１
は、本発明に係るＳＴＭ／ＡＴＭ変換回路に用いるセル
組立回路の構成を示すブロック図である。
【００１５】本発明に係るＳＴＭ／ＡＴＭ変換回路に用
いるセル組立回路１００は、バッファ１０２と、バッフ
ァコントロール部１０３と、セル組立タイミング部１０
８と、アダプテーションヘッダ部生成回路１１０と、セ
ルヘッダ部生成回路１１１と、多重化部（ＭＵＸ）１１
２から構成される。バッファコントロール部１０３は、
書込カウンタ１１６と、読出カウンタ１１７と、カウン
タセット部１２４からなる。
いるセル組立回路１００は、バッファ１０２と、バッフ
ァコントロール部１０３と、セル組立タイミング部１０
８と、アダプテーションヘッダ部生成回路１１０と、セ
ルヘッダ部生成回路１１１と、多重化部（ＭＵＸ）１１
２から構成される。バッファコントロール部１０３は、
書込カウンタ１１６と、読出カウンタ１１７と、カウン
タセット部１２４からなる。
【００１６】以下、図１を用いて、本発明のセル組立回
路の動作を説明する。ＳＴＭ網は、複数のチャネル回線
を収容し、データをフレーム上に割り振られたタイムス
ロットにのせて転送する。一方ＡＴＭ網では、ヘッダ部
とデータフィールド部とから構成されるセルと呼ばれる
パケットでデータを転送する。
路の動作を説明する。ＳＴＭ網は、複数のチャネル回線
を収容し、データをフレーム上に割り振られたタイムス
ロットにのせて転送する。一方ＡＴＭ網では、ヘッダ部
とデータフィールド部とから構成されるセルと呼ばれる
パケットでデータを転送する。
【００１７】ＳＴＭ回線とＡＴＭ回線を収容する交換機
は、ＳＴＭ回線データをセルフォーマットに変換してＳ
ＴＭ信号からＡＴＭ信号へ変換する機能を有しており、
ＳＴＭ回線データからＡＴＭ回線データに変換されたデ
ータをＡＴＭ網に伝送および交換する。ＡＴＭ回線網の
受信側交換機は、受信したＡＴＭ回線データに変換され
たデータを元のデータフォーマットに復元して、ＳＴＭ
信号に変換する。本発明に係るセル組立回路は、この交
換機に用いられるＳＴＭ／ＡＴＭ変換回路に用いられ、
簡単な構成の装置を用いてＳＴＭ回線データを送信セル
に変換する際の処理速度を従来のものに比して向上させ
たセル組立回路である。
は、ＳＴＭ回線データをセルフォーマットに変換してＳ
ＴＭ信号からＡＴＭ信号へ変換する機能を有しており、
ＳＴＭ回線データからＡＴＭ回線データに変換されたデ
ータをＡＴＭ網に伝送および交換する。ＡＴＭ回線網の
受信側交換機は、受信したＡＴＭ回線データに変換され
たデータを元のデータフォーマットに復元して、ＳＴＭ
信号に変換する。本発明に係るセル組立回路は、この交
換機に用いられるＳＴＭ／ＡＴＭ変換回路に用いられ、
簡単な構成の装置を用いてＳＴＭ回線データを送信セル
に変換する際の処理速度を従来のものに比して向上させ
たセル組立回路である。
【００１８】以下、具体的にＳＴＭ回線データを送信セ
ルに組み立てるセル組立動作を説明する。セル組立回路
１００へ入力されたＳＴＭ回線データ１０１は、まず、
バッファ１０２に蓄えられる。バッファコントロール部
１０３は、バッファ１０２の書込アドレス１２１を示す
書込カウンタ１１６と、バッファ１０２の読出アドレス
１２０を示す読出カウンタ１１７を備えている。バッフ
ァコントロール部１０３は、ＳＴＭ回線データ１０１の
タイミングクロック１０４で、書込カウンタ１１６をカ
ウントし、このカウント値に基づいて出力される書込ア
ドレス１２１によって指定されるバッファ１０２のアド
レスにＳＴＭ回線データ１０１を書き込み、送信セル１
１３のクロックに同期した読出クロック１０９で読出カ
ウンタ１１７をカウントし、このカウント値に基づいて
出力される読みだしアドレス１２０によってバッファ１
０２の内容を読み出す。さらに、バッファコントロール
部１０３は、書込カウンタ１１６の内容と読出カウンタ
１１７の内容を比較して、バッファ１０２内に蓄えられ
るＳＴＭ回線のデータ量が、セル組立に必要なデータ量
となるよう管理する。
ルに組み立てるセル組立動作を説明する。セル組立回路
１００へ入力されたＳＴＭ回線データ１０１は、まず、
バッファ１０２に蓄えられる。バッファコントロール部
１０３は、バッファ１０２の書込アドレス１２１を示す
書込カウンタ１１６と、バッファ１０２の読出アドレス
１２０を示す読出カウンタ１１７を備えている。バッフ
ァコントロール部１０３は、ＳＴＭ回線データ１０１の
タイミングクロック１０４で、書込カウンタ１１６をカ
ウントし、このカウント値に基づいて出力される書込ア
ドレス１２１によって指定されるバッファ１０２のアド
レスにＳＴＭ回線データ１０１を書き込み、送信セル１
１３のクロックに同期した読出クロック１０９で読出カ
ウンタ１１７をカウントし、このカウント値に基づいて
出力される読みだしアドレス１２０によってバッファ１
０２の内容を読み出す。さらに、バッファコントロール
部１０３は、書込カウンタ１１６の内容と読出カウンタ
１１７の内容を比較して、バッファ１０２内に蓄えられ
るＳＴＭ回線のデータ量が、セル組立に必要なデータ量
となるよう管理する。
【００１９】図２は、セル組立回路における読出アドレ
ス１２０と、外部トリガ１１５と、送信セル１１３と、
ＳＴＭ回線データ１０１と、セット信号１２２の時間的
関係を示すタイミングチャートである。
ス１２０と、外部トリガ１１５と、送信セル１１３と、
ＳＴＭ回線データ１０１と、セット信号１２２の時間的
関係を示すタイミングチャートである。
【００２０】セル組立タイミング部１０８は、５３クロ
ックを１サイクルとするカウンタを具備しており、外部
トリガ１１５を受けると、バッファコントロール１０３
にセット信号１０６を送信するとともに、前記カウンタ
が先頭からカウント動作を開始する。さらに、セル組立
タイミング部１０８は、カウンタのカウントの初めの５
クロックでセルヘッダ部生成回路１１１からセルヘッダ
部１１９を読出す読出クロック１０９と、次の１クロッ
クでアダプテーションヘッダ部生成回路１１０からアダ
プテーションヘッダ部１１８を読み出す読出クロック１
０９と、続く４７クロックでバッファ１０２からデータ
１０５を読み出す読出クロック１０９を出力する。ま
た、セル組立タイミング部１０８は、多重化部（ＭＵ
Ｘ）１１２に前記各読出クロック１０９に同期してそれ
ぞれのヘッダ部およびデータを選択するセレクト信号１
０７を送出する。多重化部１１２は、前記セレクト信号
１０７に基づいて前記セルヘッダ部１１９とアダプテー
ションヘッダ部１１８とデータ１０５を多重化して送信
セル１１３を形成し送出する。
ックを１サイクルとするカウンタを具備しており、外部
トリガ１１５を受けると、バッファコントロール１０３
にセット信号１０６を送信するとともに、前記カウンタ
が先頭からカウント動作を開始する。さらに、セル組立
タイミング部１０８は、カウンタのカウントの初めの５
クロックでセルヘッダ部生成回路１１１からセルヘッダ
部１１９を読出す読出クロック１０９と、次の１クロッ
クでアダプテーションヘッダ部生成回路１１０からアダ
プテーションヘッダ部１１８を読み出す読出クロック１
０９と、続く４７クロックでバッファ１０２からデータ
１０５を読み出す読出クロック１０９を出力する。ま
た、セル組立タイミング部１０８は、多重化部（ＭＵ
Ｘ）１１２に前記各読出クロック１０９に同期してそれ
ぞれのヘッダ部およびデータを選択するセレクト信号１
０７を送出する。多重化部１１２は、前記セレクト信号
１０７に基づいて前記セルヘッダ部１１９とアダプテー
ションヘッダ部１１８とデータ１０５を多重化して送信
セル１１３を形成し送出する。
【００２１】バッファコントロール部１０３は、セル組
立タイミング回路１０８からのセット信号１０６を受信
すると、書込カウンタ１１６の値を所定値にセットする
書込カウンタ値セット信号１２２を書込カウンタ１１６
に送出する。セットする値は、バッファ１０２の読出速
度と書込速度に基づいて決定されるが、バッファ１０２
からデータ１０１を読出す際、データを読み出してから
読出クロックがちょうど４７クロック目にバッファ１０
２内のデータが全て読み出されるように書込カウンタの
セット値を決める。すなわち、カウンタセット部１２４
で書込カウンタ１１６の値と読出カウンタ１１７の値の
変化を監視してセットする値を計算する。本実施例で
は、書込カウンタ１１７のセット値を２３として説明す
る。
立タイミング回路１０８からのセット信号１０６を受信
すると、書込カウンタ１１６の値を所定値にセットする
書込カウンタ値セット信号１２２を書込カウンタ１１６
に送出する。セットする値は、バッファ１０２の読出速
度と書込速度に基づいて決定されるが、バッファ１０２
からデータ１０１を読出す際、データを読み出してから
読出クロックがちょうど４７クロック目にバッファ１０
２内のデータが全て読み出されるように書込カウンタの
セット値を決める。すなわち、カウンタセット部１２４
で書込カウンタ１１６の値と読出カウンタ１１７の値の
変化を監視してセットする値を計算する。本実施例で
は、書込カウンタ１１７のセット値を２３として説明す
る。
【００２２】しかし、書込カウンタ１１７のセット値を
読出速度と書込速度に基づいて決定しただけでは、セル
組立回路１００を正常に起動させることはできない。す
なわち、書込カウンタ１１７のセット値をセットするタ
イミングを合わせる必要がある。そこで、外部トリガ１
１５を受信した時に、書込カウンタ１１６のカウント値
を所定の値例えば２３にセットする。こうすると書込カ
ウンタ１１６の値が２３より大きい場合は、バッファ１
０２のデータは廃棄されることになる。また書込カウン
タ１１６の値が２３より小さい場合は、バッファ１０２
にダミーデータを書き込むことになる。なお、書込カウ
ンタ１１６の値が２３の場合は、そのままの状態を保つ
ことになり、データは廃棄されずダミーデータが書き込
まれることはない。このデータの廃棄またはダミーデー
タの書込みの動作は、セル組立回路１００の初期の立ち
上げ時に行われるものであって、ＳＴＭ網のＳＴＭ回線
のフレーム同期をとる際の動作であるので、意味のある
データは送られておらず、データ伝送上なんら問題を生
じることはない。
読出速度と書込速度に基づいて決定しただけでは、セル
組立回路１００を正常に起動させることはできない。す
なわち、書込カウンタ１１７のセット値をセットするタ
イミングを合わせる必要がある。そこで、外部トリガ１
１５を受信した時に、書込カウンタ１１６のカウント値
を所定の値例えば２３にセットする。こうすると書込カ
ウンタ１１６の値が２３より大きい場合は、バッファ１
０２のデータは廃棄されることになる。また書込カウン
タ１１６の値が２３より小さい場合は、バッファ１０２
にダミーデータを書き込むことになる。なお、書込カウ
ンタ１１６の値が２３の場合は、そのままの状態を保つ
ことになり、データは廃棄されずダミーデータが書き込
まれることはない。このデータの廃棄またはダミーデー
タの書込みの動作は、セル組立回路１００の初期の立ち
上げ時に行われるものであって、ＳＴＭ網のＳＴＭ回線
のフレーム同期をとる際の動作であるので、意味のある
データは送られておらず、データ伝送上なんら問題を生
じることはない。
【００２３】図３にバッファ１０２の書込時および読出
時の状態図を示す。ＳＴＭ回線のデータ１０１がバッフ
ァ１０２内に所定量以上残っている場合、すなわち、書
込カウンタ１１６の値が所定値（例えば、２３）より大
きい場合は、バッファ１０２に既に書き込まれているＳ
ＴＭ回線データのうちライトポインタが２３以降のデー
タは廃棄され、２３クロック目からのＳＴＭ回線データ
が書き込まれる。またバッファ１０２内に残っているＳ
ＴＭ回線のデータが所定量以下である場合、すなわち、
書込カウンタ１１６の値が所定値（例えば、２３）より
小さい場合は、ライトポインタは２３に移り、結果とし
てバッファ１０２に書込カウンタの値に相当するポイン
タから２３までに既に書き込まれているデータがダミー
データとして書き込まれたことになる。
時の状態図を示す。ＳＴＭ回線のデータ１０１がバッフ
ァ１０２内に所定量以上残っている場合、すなわち、書
込カウンタ１１６の値が所定値（例えば、２３）より大
きい場合は、バッファ１０２に既に書き込まれているＳ
ＴＭ回線データのうちライトポインタが２３以降のデー
タは廃棄され、２３クロック目からのＳＴＭ回線データ
が書き込まれる。またバッファ１０２内に残っているＳ
ＴＭ回線のデータが所定量以下である場合、すなわち、
書込カウンタ１１６の値が所定値（例えば、２３）より
小さい場合は、ライトポインタは２３に移り、結果とし
てバッファ１０２に書込カウンタの値に相当するポイン
タから２３までに既に書き込まれているデータがダミー
データとして書き込まれたことになる。
【００２４】ここで、外部トリガ１１５と、ＳＴＭ回線
データ１０１と、バッファ１０２からの読出データ１０
５は同期しているので、一度書込カウンタ１１６の値を
上記のようにセットすると、外部トリガ１１５を受信し
たときの書込カウンタの値は常に同じ値を示すことにな
る。
データ１０１と、バッファ１０２からの読出データ１０
５は同期しているので、一度書込カウンタ１１６の値を
上記のようにセットすると、外部トリガ１１５を受信し
たときの書込カウンタの値は常に同じ値を示すことにな
る。
【００２５】このように構成することで、セル組立回路
１００の初期の立ち上げ時に、ＳＴＭ網のＳＴＭ回線の
フレーム同期をとる際、ＳＴＭ回線のデータが任意の量
以上バッファに残っていた場合は、このＳＴＭ回線の残
余のデータを廃棄することとなり、または、バッファ内
のＳＴＭ回線のデータが任意の量以下であった場合は、
任意の量になるようにダミーデータを挿入することとな
って、バッファに蓄えられるＳＴＭ回線のデータをセル
組立に必要なデータ量に調整することができ、セル組立
による遅延を抑えることができる。
１００の初期の立ち上げ時に、ＳＴＭ網のＳＴＭ回線の
フレーム同期をとる際、ＳＴＭ回線のデータが任意の量
以上バッファに残っていた場合は、このＳＴＭ回線の残
余のデータを廃棄することとなり、または、バッファ内
のＳＴＭ回線のデータが任意の量以下であった場合は、
任意の量になるようにダミーデータを挿入することとな
って、バッファに蓄えられるＳＴＭ回線のデータをセル
組立に必要なデータ量に調整することができ、セル組立
による遅延を抑えることができる。
【００２６】なお上記実施例では、回線データ１０１の
送信速度とセル１１３の送信速度の関係から書込カウン
タ１１６のセット値を２３としたが、回線データ１０１
の送信速度とセル１１３の送信速度が変わっても書込カ
ウンタ１１６のセット値を変えることで本実施例の働き
が実現可能であることはいうまでもない。
送信速度とセル１１３の送信速度の関係から書込カウン
タ１１６のセット値を２３としたが、回線データ１０１
の送信速度とセル１１３の送信速度が変わっても書込カ
ウンタ１１６のセット値を変えることで本実施例の働き
が実現可能であることはいうまでもない。
【００２７】次に、上述のセル組立回路を複数個用いて
セル多重を行うようにしたＳＴＭ／ＡＴＭ変換回路の構
成を図４および図５を用いてを説明する。
セル多重を行うようにしたＳＴＭ／ＡＴＭ変換回路の構
成を図４および図５を用いてを説明する。
【００２８】図４は、セル組立回路を複数個用いてセル
多重を行うようにしたＳＴＭ／ＡＴＭ変換回路の構成図
を示し、図５は、そのタイミングチャートを示す。本実
施例に係るＳＴＭ／ＡＴＭ変換回路は、複数個のセル組
立回路１００−１〜１００−ｎ、多重回路１３０、セル
送信要求制御回路１４０から構成される。
多重を行うようにしたＳＴＭ／ＡＴＭ変換回路の構成図
を示し、図５は、そのタイミングチャートを示す。本実
施例に係るＳＴＭ／ＡＴＭ変換回路は、複数個のセル組
立回路１００−１〜１００−ｎ、多重回路１３０、セル
送信要求制御回路１４０から構成される。
【００２９】セル組立回路１００−１〜１００−ｎは、
上述した図１に示される構成を有しており、それぞれ入
力されたＳＴＭ回線データ１０１−１〜１０１−ｎを外
部トリガ１１５−１〜１１５−ｎのタイミングで送信セ
ル１１３−１〜１１３−ｎとして出力する。多重回路１
３０は、セル組立回路１００−１〜１００−ｎから送出
された各送信セル１１３−１〜１１３−ｎを多重化し多
重セル１５０として出力する回路である。セル送信要求
制御回路１４０は、各セル組立回路１００−１〜１００
−ｎへ外部トリガ１１５−１〜１１５−ｎを出力すると
ともに多重回路１３０へ選択信号１４１を出力し多重化
の動作を制御する回路である。
上述した図１に示される構成を有しており、それぞれ入
力されたＳＴＭ回線データ１０１−１〜１０１−ｎを外
部トリガ１１５−１〜１１５−ｎのタイミングで送信セ
ル１１３−１〜１１３−ｎとして出力する。多重回路１
３０は、セル組立回路１００−１〜１００−ｎから送出
された各送信セル１１３−１〜１１３−ｎを多重化し多
重セル１５０として出力する回路である。セル送信要求
制御回路１４０は、各セル組立回路１００−１〜１００
−ｎへ外部トリガ１１５−１〜１１５−ｎを出力すると
ともに多重回路１３０へ選択信号１４１を出力し多重化
の動作を制御する回路である。
【００３０】図５は、複数のセル組立回路を多重する場
合のタイミングチャートであり、複数の外部トリガ１１
５−１〜１１５−ｎと多重セル１５０の時間的関係を示
している。
合のタイミングチャートであり、複数の外部トリガ１１
５−１〜１１５−ｎと多重セル１５０の時間的関係を示
している。
【００３１】以下、複数のセル組立回路によってセル多
重を行うときのＳＴＭ／ＡＴＭ変換回路の動作を説明す
る。本実施例では、セル組立回路１００の回路数をｎと
し、各セル組立回路１００−１〜１００−ｎの送信セル
１１３−１〜１１３−ｎの送信速度を同じとし、多重回
路１３０から出力される多重セル１５０の送信速度を送
信セル１１３の送信速度のｎ倍として説明する。
重を行うときのＳＴＭ／ＡＴＭ変換回路の動作を説明す
る。本実施例では、セル組立回路１００の回路数をｎと
し、各セル組立回路１００−１〜１００−ｎの送信セル
１１３−１〜１１３−ｎの送信速度を同じとし、多重回
路１３０から出力される多重セル１５０の送信速度を送
信セル１１３の送信速度のｎ倍として説明する。
【００３２】セル送出要求制御回路１４０は、ｎ進カウ
ンタを持有している。セル送出要求制御回路１４０は、
このｎ進カウンタをフリーランさせ、そのカウント値が
“０”でセル組立回路１００−１に、“ｎ−１”でセル
組立回路１００−ｎにそれぞれ外部トリガ１１５を送信
するように、各セル組立回路１００−１〜１００−ｎに
外部トリガ１１５−１〜１１５−ｎをタイミングをずら
して順次与える。さらに、セル送信要求制御回路１４０
は、多重回路１３０に外部トリガ１１５−１〜１１５−
ｎに合わせて各セル組立回路１０１−１〜１０１−ｎか
らの送信セル１１３−１〜１１３−ｎの入力線を選択す
る選択信号１４１を送信する。
ンタを持有している。セル送出要求制御回路１４０は、
このｎ進カウンタをフリーランさせ、そのカウント値が
“０”でセル組立回路１００−１に、“ｎ−１”でセル
組立回路１００−ｎにそれぞれ外部トリガ１１５を送信
するように、各セル組立回路１００−１〜１００−ｎに
外部トリガ１１５−１〜１１５−ｎをタイミングをずら
して順次与える。さらに、セル送信要求制御回路１４０
は、多重回路１３０に外部トリガ１１５−１〜１１５−
ｎに合わせて各セル組立回路１０１−１〜１０１−ｎか
らの送信セル１１３−１〜１１３−ｎの入力線を選択す
る選択信号１４１を送信する。
【００３３】多重回路１３０は、受信した選択信号１４
１に従って順次入力線を選択し出力し、送信セルの多重
化を行ない多重セル１５０を送信する。このように、本
発明では、外部トリガ１１５−１〜１１５−ｎのタイミ
ングがそれぞれ送信セル長分ずらされているので、送信
セル１１３−１〜１１３−ｎが同時に多重回路１３０に
到着することがなくなるとともに、それぞれの送信セル
１１３の先頭で一度タイミング合わせればそれ以後のセ
ルについてはタイミングがとれているので、セルがきれ
いに並びセル衝突による遅延を防ぐことができる。
１に従って順次入力線を選択し出力し、送信セルの多重
化を行ない多重セル１５０を送信する。このように、本
発明では、外部トリガ１１５−１〜１１５−ｎのタイミ
ングがそれぞれ送信セル長分ずらされているので、送信
セル１１３−１〜１１３−ｎが同時に多重回路１３０に
到着することがなくなるとともに、それぞれの送信セル
１１３の先頭で一度タイミング合わせればそれ以後のセ
ルについてはタイミングがとれているので、セルがきれ
いに並びセル衝突による遅延を防ぐことができる。
【００３４】なお、本実施例では、セル組立回路１００
の回路数をｎとし、各セル組立回路１００のセル送信１
１３速度を同じとし、多重回路１３０の多重セル１５０
の送信速度をセル１１３の送信速度のｎ倍の場合を示し
たが、各セル組立回路１００のセル１１３の送信速度が
違う場合や、セル組立回路１００の数が異なる場合に
は、セル送信要求制御回路１４０を変更して外部トリガ
１１５と選択信号１４１の送信タイミングを変えること
で対応できることはいうまでもない。
の回路数をｎとし、各セル組立回路１００のセル送信１
１３速度を同じとし、多重回路１３０の多重セル１５０
の送信速度をセル１１３の送信速度のｎ倍の場合を示し
たが、各セル組立回路１００のセル１１３の送信速度が
違う場合や、セル組立回路１００の数が異なる場合に
は、セル送信要求制御回路１４０を変更して外部トリガ
１１５と選択信号１４１の送信タイミングを変えること
で対応できることはいうまでもない。
【００３５】
【発明の効果】以上説明したように、本発明のセル組立
回路およびＳＴＭ／ＡＴＭ変換回路は、バッファ内のＳ
ＴＭ回線データを所定量に保つように構成したので、簡
単な構成でセル組立回路での遅延を抑えることができ、
かつ、外部トリガによってセルを取り出すようにしたの
で、多重回路でのセルの衝突を防ぐことができる。
回路およびＳＴＭ／ＡＴＭ変換回路は、バッファ内のＳ
ＴＭ回線データを所定量に保つように構成したので、簡
単な構成でセル組立回路での遅延を抑えることができ、
かつ、外部トリガによってセルを取り出すようにしたの
で、多重回路でのセルの衝突を防ぐことができる。
【図１】セル組立回路の構成を示すブロック図。
【図２】セル組立回路の動作を示すタイミングチャー
ト。
ト。
【図３】バッファの書込・読出時の状態図。
【図４】複数のセル組立回路をもってセル多重を行なう
ＳＴＭ／ＡＴＭ変換回路の構造を示す構成図。
ＳＴＭ／ＡＴＭ変換回路の構造を示す構成図。
【図５】複数のセル組立回路をもってセル多重を行なう
ＳＴＭ／ＡＴＭ変換回路の動作を示すタイミングチャー
ト。
ＳＴＭ／ＡＴＭ変換回路の動作を示すタイミングチャー
ト。
１００ セル組立回路 １０１ ＳＴＭ回線データ １０２ バッファ １０３ バッファコントロール部 １０４ タイミングクロック １０５ 送信セル １０６ セット信号 １０７ セレクト信号 １０８ セル組立タイミング部 １０９ 読出クロック １１０ アダプテーションヘッダ部生成回路 １１１ セルヘッダ部生成回路 １１２ 多重化部（ＭＵＸ） １１３ セル １１５ 外部トリガ １１６ 書込カウンタ １１７ 読出カウンタ １２４ カウンタセット部 １４０ セル送信要求制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 11/04
Claims (5)
- 【請求項１】 ＳＴＭ網とＡＴＭ網を相互接続するため
にＳＴＭ回線データを一時バッファに蓄えて送信セルに
必要なデータを取り出すことによってセルの組立を行な
うセル組立回路において、ＳＴＭ回線データを格納する
バッファと、前記バッファの使用量を監視し、バッファ
の使用量が所定の値以上のときまたは所定の値に達しな
いとき、前記バッファへのＳＴＭ回線データの書込みを
前記所定の値から行うとともに前記バッファからのデー
タの読出しを外部トリガに基づいて制御するバッファコ
ントロール部から構成されたことを特徴とするＳＴＭ／
ＡＴＭ変換回路のセル組立回路。 - 【請求項２】 ＳＴＭ網とＡＴＭ網を相互接続するため
にＳＴＭ回線データを一時バッファに蓄えて送信セルに
必要なデータを取り出すことによってセルの組立を行な
うセル組立回路において、ＳＴＭ回線データを格納する
バッファと、前記バッファへのＳＴＭ回線データの書込
みを制御する書込カウンタと、外部トリガに基づいて前
記バッファに書き込まれたＳＴＭ回線データの読出しを
制御する読出カウンタと、前記書込カウンタのカウント
値と前記読出カウンタのカウント値とから前記バッファ
の使用量を監視し、外部トリガが入力されたときの書込
カウンタのカウント値が所定の値以上の場合、または、
外部トリガが入力されたときの書込カウンタのカウント
値が所定の値に達しない場合、書込カウンタのカウント
値を前記所定の値にセットするセット信号を出力するカ
ウンタセット部から構成されたことを特徴とするＳＴＭ
／ＡＴＭ変換回路のセル組立回路。 - 【請求項３】 ＳＴＭ網とＡＴＭ網を相互接続するため
のＳＴＭ／ＡＴＭ変換回路であって、それぞれに異なる
ＳＴＭ回線データが入力されそれぞれにタイミングの異
なる外部トリガに基づいて送信セルを出力する複数のセ
ル組立回路と、各セル組立回路からの送信セルを多重化
して多重セルを出力する多重回路と、タイミングの異な
る外部トリガを順次前記各セル組立回路へ出力するとと
もに、各セル組立回路からの送信セルを前記外部トリガ
に対応して選択する選択信号を前記多重回路へ出力する
セル送信要求制御回路から構成されたことを特徴とする
ＳＴＭ／ＡＴＭ変換回路のセル組立回路。 - 【請求項４】 ＳＴＭ網とＡＴＭ網を相互接続するため
のセルの組立を行うＳＴＭ／ＡＴＭ変換回路のセル組立
回路において、ＳＴＭ回線データを一時蓄積するバッフ
ァと、外部トリガを受信してセルを送信する手段と、バ
ッファに蓄えられたセルに必要なデータを取り出すこと
によりセルを組み立てる手段と、バッファの使用量を監
視する手段と、外部トリガを受信したときにバッファ内
のＳＴＭ回線データが任意の量以上の場合、任意の量を
超えるＳＴＭ回線データを廃棄する手段を有することを
特徴とするＳＴＭ／ＡＴＭ変換回路のセル組立回路。 - 【請求項５】 ＳＴＭ網とＡＴＭ網を相互接続するため
のセルの組立を行うＳＴＭ／ＡＴＭ変換回路のセル組立
回路において、ＳＴＭ回線データを一時蓄積するバッフ
ァと、外部トリガを受信してセルを送信する手段と、バ
ッファに蓄えられたセルに必要なデータを取り出すこと
によりセルを組み立てる手段と、バッファの使用量を監
視する手段と、外部トリガを受信したときにバッファ内
のＳＴＭ回線データが任意の量以下の場合、任意の量に
なるようにダミーデータを入れる手段を有することを特
徴とするＳＴＭ／ＡＴＭ変換回路のセル組立回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841794A JP3609856B2 (ja) | 1994-09-01 | 1994-09-01 | セル組立回路およびｓｔｍ／ａｔｍ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841794A JP3609856B2 (ja) | 1994-09-01 | 1994-09-01 | セル組立回路およびｓｔｍ／ａｔｍ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879263A true JPH0879263A (ja) | 1996-03-22 |
| JP3609856B2 JP3609856B2 (ja) | 2005-01-12 |
Family
ID=16555893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20841794A Expired - Fee Related JP3609856B2 (ja) | 1994-09-01 | 1994-09-01 | セル組立回路およびｓｔｍ／ａｔｍ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3609856B2 (ja) |
-
1994
- 1994-09-01 JP JP20841794A patent/JP3609856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3609856B2 (ja) | 2005-01-12 |
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