JPH0878447A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0878447A JPH0878447A JP6209552A JP20955294A JPH0878447A JP H0878447 A JPH0878447 A JP H0878447A JP 6209552 A JP6209552 A JP 6209552A JP 20955294 A JP20955294 A JP 20955294A JP H0878447 A JPH0878447 A JP H0878447A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- lsi chip
- memory
- processing
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】半導体ＬＳＩの実装密度を向上するため、半導
体ＬＳＩの厚みを薄型化することを目的とする。 【構成】パッケージした半導体ＬＳＩの裏面を対象に、
パッケージ樹脂とＬＳＩチップ裏面を機械加工すること
で、薄型化した半導体装置とその加工方法。
体ＬＳＩの厚みを薄型化することを目的とする。 【構成】パッケージした半導体ＬＳＩの裏面を対象に、
パッケージ樹脂とＬＳＩチップ裏面を機械加工すること
で、薄型化した半導体装置とその加工方法。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器に用いられて
いるロジックやメモリ等の半導体装置の構造及び製造方
法に関する。
いるロジックやメモリ等の半導体装置の構造及び製造方
法に関する。
【０００２】
【従来の技術】現在、ＲＡＭ（Random Access Memory)
やＲＯＭ(Read Only Memory)を内蔵したメモリカードや
ＰＣカードが開発されており、コンピュータ等の外部記
憶装置として用いられている。将来的には、磁気ディス
ク装置やＣＤ−ＲＯＭ，磁気テープ等に代わる記録媒体
として注目されている。しかし、現在市販されているメ
モリカードやＰＣカードの記憶容量は、同一体積の磁気
ディスク装置等と比較して低く、より一層の記憶容量の
向上が望まれている。
やＲＯＭ(Read Only Memory)を内蔵したメモリカードや
ＰＣカードが開発されており、コンピュータ等の外部記
憶装置として用いられている。将来的には、磁気ディス
ク装置やＣＤ−ＲＯＭ，磁気テープ等に代わる記録媒体
として注目されている。しかし、現在市販されているメ
モリカードやＰＣカードの記憶容量は、同一体積の磁気
ディスク装置等と比較して低く、より一層の記憶容量の
向上が望まれている。
【０００３】メモリカードやＰＣカードの記憶−容量の
向上するためには、集積度の高い半導体メモリ（以下、
メモリと呼ぶ）を使用するか、使用するメモリの数量を
増やすことが必要である。前者に関しては、ＬＳＩ製造
設備の進歩により、１世代（４年）で４倍ずつ集積度が
向上している。しかし、集積度を１桁上げるためには１
０年近くの歳月が必要である。後者に関しては、一定の
規格に適合させるため、内蔵するメモリ自体の大きさを
小さくするか、厚みを薄くすることが必要となる。しか
し、メモリの集積度が高くなるにつれてＬＳＩチップの
面積が大きくなっているため、メモリを著しく小さくす
ることは困難である。よって、カードとしての記憶容量
を向上するためには、メモリを薄型化し、積層化等によ
りメモリの実装密度を高めることがコスト及び技術的に
有利である。これに対し、現在市販されているメモリと
しては、「１ｍｍ厚パッケージの実用化：日経マイクロ
デバイス１９９０年６月号」にあるように、代表的な薄
型のメモリとしてＴＳＯＰ（Thin Small Outline Packa
ge)メモリがあるが、このＴＳＯＰメモリでも１ｍｍの
厚みがあるため、大容量のカード用メモリとしては不十
分であった。
向上するためには、集積度の高い半導体メモリ（以下、
メモリと呼ぶ）を使用するか、使用するメモリの数量を
増やすことが必要である。前者に関しては、ＬＳＩ製造
設備の進歩により、１世代（４年）で４倍ずつ集積度が
向上している。しかし、集積度を１桁上げるためには１
０年近くの歳月が必要である。後者に関しては、一定の
規格に適合させるため、内蔵するメモリ自体の大きさを
小さくするか、厚みを薄くすることが必要となる。しか
し、メモリの集積度が高くなるにつれてＬＳＩチップの
面積が大きくなっているため、メモリを著しく小さくす
ることは困難である。よって、カードとしての記憶容量
を向上するためには、メモリを薄型化し、積層化等によ
りメモリの実装密度を高めることがコスト及び技術的に
有利である。これに対し、現在市販されているメモリと
しては、「１ｍｍ厚パッケージの実用化：日経マイクロ
デバイス１９９０年６月号」にあるように、代表的な薄
型のメモリとしてＴＳＯＰ（Thin Small Outline Packa
ge)メモリがあるが、このＴＳＯＰメモリでも１ｍｍの
厚みがあるため、大容量のカード用メモリとしては不十
分であった。
【０００４】
【発明が解決しようとする課題】本発明では、大容量の
メモリカードを実現するために、メモリの厚みを薄型化
することを目的としている。そして、メモリを薄型化す
るためには、次のような課題がある。
メモリカードを実現するために、メモリの厚みを薄型化
することを目的としている。そして、メモリを薄型化す
るためには、次のような課題がある。
【０００５】１．ＬＳＩチップの回路を形成している面
（以下、ＬＳＩチップ表面と呼ぶ）を被覆している樹脂
の厚みを薄くする。
（以下、ＬＳＩチップ表面と呼ぶ）を被覆している樹脂
の厚みを薄くする。
【０００６】２．リードフレームの厚みを薄くする。
【０００７】３．ワイヤボンディングのループ高さを低
くする。
くする。
【０００８】４．ＬＳＩチップ自体の厚みを薄くする ５．ＬＳＩチップの回路を形成していない面（以下、Ｌ
ＳＩチップ裏面と呼ぶ）を被覆している樹脂の厚みを薄
くする。
ＳＩチップ裏面と呼ぶ）を被覆している樹脂の厚みを薄
くする。
【０００９】本発明では、以上５つの課題の中で、課題
の４，５を解決するためのパッケージ構造とその製造方
法の提供を目的としている。
の４，５を解決するためのパッケージ構造とその製造方
法の提供を目的としている。
【００１０】
【課題を解決するための手段】上記目的は、パッケージ
後のメモリの裏面（中に入ったＬＳＩチップの裏面側の
面）を切削，研削，研磨等により代表される機械加工法
により、ＬＳＩ裏面を被覆している樹脂を除去加工し、
さらにＬＳＩチップ裏面を除去加工することにより達成
される。
後のメモリの裏面（中に入ったＬＳＩチップの裏面側の
面）を切削，研削，研磨等により代表される機械加工法
により、ＬＳＩ裏面を被覆している樹脂を除去加工し、
さらにＬＳＩチップ裏面を除去加工することにより達成
される。
【００１１】また、上記目的は、パッケージ後のメモリ
の裏面を研削加工することで、ＬＳＩ裏面を被覆してい
る樹脂を除去し、さらにＬＳＩチップ裏面を加工するこ
とにより達成される。
の裏面を研削加工することで、ＬＳＩ裏面を被覆してい
る樹脂を除去し、さらにＬＳＩチップ裏面を加工するこ
とにより達成される。
【００１２】さらに上記目的は、パッケージ後のメモリ
の裏面を研削加工することで、ＬＳＩ裏面を被覆してい
る樹脂を除去し、ＬＳＩチップ裏面も研削加工した後、
その面を研磨加工することにより達成される。
の裏面を研削加工することで、ＬＳＩ裏面を被覆してい
る樹脂を除去し、ＬＳＩチップ裏面も研削加工した後、
その面を研磨加工することにより達成される。
【００１３】さらにまた、上記目的は、パッケージ後の
メモリの裏面を研削加工することで、ＬＳＩ裏面を被覆
している樹脂を除去し、ＬＳＩチップ裏面も研削加工し
た後、さらにアルカリ液により、加工したＬＳＩチップ
裏面をウェットエッチングすることにより達成される。
メモリの裏面を研削加工することで、ＬＳＩ裏面を被覆
している樹脂を除去し、ＬＳＩチップ裏面も研削加工し
た後、さらにアルカリ液により、加工したＬＳＩチップ
裏面をウェットエッチングすることにより達成される。
【００１４】
【作用】請求項１記載の発明では、モールド後のメモリ
の裏面を加工対象として、工具を用いた除去加工法であ
る機械加工法を用い、ＬＳＩチップ裏面を被覆してある
樹脂を除去し、さらにＬＳＩチップ裏面も除去加工する
ことで、メモリの厚みを薄型化することができる。
の裏面を加工対象として、工具を用いた除去加工法であ
る機械加工法を用い、ＬＳＩチップ裏面を被覆してある
樹脂を除去し、さらにＬＳＩチップ裏面も除去加工する
ことで、メモリの厚みを薄型化することができる。
【００１５】請求項９記載の発明では、モールド後のメ
モリの裏面を加工対象として、ダイヤモンド砥石を用い
た研削加工を行うことで、ＬＳＩチップ裏面を被覆して
ある樹脂とＬＳＩチップ裏面を高能率でしかも高精度に
加工し、メモリの厚みを薄型化することができる。
モリの裏面を加工対象として、ダイヤモンド砥石を用い
た研削加工を行うことで、ＬＳＩチップ裏面を被覆して
ある樹脂とＬＳＩチップ裏面を高能率でしかも高精度に
加工し、メモリの厚みを薄型化することができる。
【００１６】請求項１７記載の発明では、モールド後の
メモリの裏面を加工対象として、ダイヤモンド砥石を用
いた研削加工を行うことで、ＬＳＩチップ裏面を被覆し
てある樹脂とＬＳＩチップ裏面を高能率でしかも高精度
に加工し、メモリの厚みを薄型化した後、遊離砥粒と研
磨クロスを工具とした研磨加工を行うことで、研削加工
後のＬＳＩチップ裏面の残留歪を除去し、薄型化したメ
モリの信頼性を向上させることができる。
メモリの裏面を加工対象として、ダイヤモンド砥石を用
いた研削加工を行うことで、ＬＳＩチップ裏面を被覆し
てある樹脂とＬＳＩチップ裏面を高能率でしかも高精度
に加工し、メモリの厚みを薄型化した後、遊離砥粒と研
磨クロスを工具とした研磨加工を行うことで、研削加工
後のＬＳＩチップ裏面の残留歪を除去し、薄型化したメ
モリの信頼性を向上させることができる。
【００１７】請求項２５記載の発明では、モールド後の
メモリの裏面を加工対象として、ダイヤモンド砥石を用
いた研削加工を行うことで、ＬＳＩチップ裏面を被覆し
てある樹脂とＬＳＩチップ裏面を高能率でしかも高精度
に加工し、メモリの厚みを薄型化した後、アルカリ液を
用いたウェットエッチングを行うことで、研削加工後の
ＬＳＩチップ裏面の残留歪を除去し、薄型化したメモリ
の信頼性を向上させることができる。
メモリの裏面を加工対象として、ダイヤモンド砥石を用
いた研削加工を行うことで、ＬＳＩチップ裏面を被覆し
てある樹脂とＬＳＩチップ裏面を高能率でしかも高精度
に加工し、メモリの厚みを薄型化した後、アルカリ液を
用いたウェットエッチングを行うことで、研削加工後の
ＬＳＩチップ裏面の残留歪を除去し、薄型化したメモリ
の信頼性を向上させることができる。
【００１８】
【実施例】以下、本発明の実施例について説明する。
【００１９】始めに、従来のメモリの製造プロセスにつ
いて、図３を用いて説明する。従来の製造プロセスとし
ては、大きさが6inchもしくは8inchのシリコンウエハの
表面（ミラー面）上に、リソグラフィー技術等により薄
膜回路を形成し、１枚のシリコンウエハ上に数十個程度
のＬＳＩを形成する。この時のシリコンウエハの厚み
は、ハンドリングを容易にすることや、熱処理の工程で
発生するヒートショックによるウエハ割れを防止するた
め、0.5〜0.6mmにしている。しかし、熱放散性の改善や
パワートランジスタのコレクタ抵抗の低減等のため、薄
膜回路を形成後に、ウエハを薄くする必要がある。この
ため、ウエハ裏面を研削加工（裏面研削）し、ウエハの
厚みを0.3〜0.4mmにする。この後、ダイシング及びペレ
タイズを行い、ＬＳＩをチップに切断する。次に、ＬＳ
Ｉチップをリードフレームに固定（ダイボンディング）
し、チップ内の端子とリードフレームの間をワィヤーボ
ンディングにより結線する。そして、ＬＳＩチップとリ
ードフレームを樹脂により封止（パッケージング）した
後、パッケージから突き出したリードフレームの切断・
曲げ成形（リード成形）を行う。
いて、図３を用いて説明する。従来の製造プロセスとし
ては、大きさが6inchもしくは8inchのシリコンウエハの
表面（ミラー面）上に、リソグラフィー技術等により薄
膜回路を形成し、１枚のシリコンウエハ上に数十個程度
のＬＳＩを形成する。この時のシリコンウエハの厚み
は、ハンドリングを容易にすることや、熱処理の工程で
発生するヒートショックによるウエハ割れを防止するた
め、0.5〜0.6mmにしている。しかし、熱放散性の改善や
パワートランジスタのコレクタ抵抗の低減等のため、薄
膜回路を形成後に、ウエハを薄くする必要がある。この
ため、ウエハ裏面を研削加工（裏面研削）し、ウエハの
厚みを0.3〜0.4mmにする。この後、ダイシング及びペレ
タイズを行い、ＬＳＩをチップに切断する。次に、ＬＳ
Ｉチップをリードフレームに固定（ダイボンディング）
し、チップ内の端子とリードフレームの間をワィヤーボ
ンディングにより結線する。そして、ＬＳＩチップとリ
ードフレームを樹脂により封止（パッケージング）した
後、パッケージから突き出したリードフレームの切断・
曲げ成形（リード成形）を行う。
【００２０】以上説明したように、従来のメモリ製造プ
ロセスでは、パッケージ後のメモリを薄肉化する工程が
なく、このプロセスによりメモリを薄肉化するために
は、裏面研削時にウエハを薄くすることが必要である。
これに対し、裏面研削の工程では、ウエハを0.1mm程度
まで薄くすることが可能であるが、ウエハが薄くなるこ
とによりハンドリングが困難になる。また、数ミリオー
ダの反りの発生、加工時に薄膜回路形成面にキズを付け
ないために貼る保護テープを剥がすときのウエハの割れ
等の問題が生じる。また、後工程であるダイシング，ダ
イボンディング，ワイヤーボンディング，パッケージン
グ工程においては、ウエハ及び切断後のチップが薄くな
ることにより、割れが生じやすくなる。また、薄くした
ときの反り量によっては、ダイシングやワイヤーボンデ
ィングができなくなってしまう。以上のことから、裏面
研削におけるウエハ薄肉化の限界としては、0.2mm程度
であると考えられる。
ロセスでは、パッケージ後のメモリを薄肉化する工程が
なく、このプロセスによりメモリを薄肉化するために
は、裏面研削時にウエハを薄くすることが必要である。
これに対し、裏面研削の工程では、ウエハを0.1mm程度
まで薄くすることが可能であるが、ウエハが薄くなるこ
とによりハンドリングが困難になる。また、数ミリオー
ダの反りの発生、加工時に薄膜回路形成面にキズを付け
ないために貼る保護テープを剥がすときのウエハの割れ
等の問題が生じる。また、後工程であるダイシング，ダ
イボンディング，ワイヤーボンディング，パッケージン
グ工程においては、ウエハ及び切断後のチップが薄くな
ることにより、割れが生じやすくなる。また、薄くした
ときの反り量によっては、ダイシングやワイヤーボンデ
ィングができなくなってしまう。以上のことから、裏面
研削におけるウエハ薄肉化の限界としては、0.2mm程度
であると考えられる。
【００２１】以上のような従来のプロセスに対し、本発
明のプロセスでは、パッケージング後にＬＳＩチップの
裏面側を加工することで薄肉化しており、このときのＬ
ＳＩチップの厚みとしては0.05mmもしくはそれ以下にす
ることも可能である。この方法では、ＬＳＩチップは薄
くなっていても、パッケージの樹脂やリードフレームに
よりＬＳＩチップが補強されているため、加工後のＬＳ
Ｉチップは割れにくくなっている。また、このときの半
導体装置の厚みは0.25mm以上になっているため、ハンド
リングや後工程において特に問題が生じない。
明のプロセスでは、パッケージング後にＬＳＩチップの
裏面側を加工することで薄肉化しており、このときのＬ
ＳＩチップの厚みとしては0.05mmもしくはそれ以下にす
ることも可能である。この方法では、ＬＳＩチップは薄
くなっていても、パッケージの樹脂やリードフレームに
よりＬＳＩチップが補強されているため、加工後のＬＳ
Ｉチップは割れにくくなっている。また、このときの半
導体装置の厚みは0.25mm以上になっているため、ハンド
リングや後工程において特に問題が生じない。
【００２２】次に、加工するメモリの構造について説明
する。代表的なメモリの構造としては、図４に示すタブ
構造と図５に示すＬＯＣ構造(Lead On Chip)がある。タ
ブ構造では、タブ６上にＬＳＩチップ１が配置されてお
り、ＬＳＩチップ１とリードフレーム２の間をワイヤー
４により結線している。そして、これらを樹脂３により
封止する構造となっている。このタブ構造のメモリを対
象に、本発明の薄肉化加工を行う場合、タブ６およびリ
ードフレーム２がＬＳＩチップ１の下にあるため、ＬＳ
Ｉチップ１が加工面に露出するまで加工することはでき
ない。この場合においても、タブ６およびリードフレー
ム２の下にある樹脂３を加工し、薄肉化することは可能
であるが、リードフレーム２の下にある樹脂３が薄くな
ると、リード成形時にリードフレーム２が取れてしま
い、問題となる。以上のことから本発明は、タブ構造の
メモリに対しては薄肉化の効果が小さいと考えられる。
これに対し、ＬＯＣ構造のメモリでは、ＬＳＩチップ１
上にリードフレーム２が接着テープ５により固定され、
ＬＳＩチップ１とリードフレーム２の間をワイヤー４に
より結線している。そして、これらを樹脂３により封止
する構造となっている。このＬＯＣ構造のメモリに対
し、本発明の薄肉化加工を行うと、始めにＬＳＩチップ
１の下にある樹脂３が除去され、さらに加工が進行する
と、ＬＳＩチップ１の裏面（回路を形成していない面）
が加工され、ＬＳＩチップ１が薄肉化される。これにと
もない、パッケージしたメモリ全体の厚みも薄肉化さ
れ、本発明の目的が達成される。
する。代表的なメモリの構造としては、図４に示すタブ
構造と図５に示すＬＯＣ構造(Lead On Chip)がある。タ
ブ構造では、タブ６上にＬＳＩチップ１が配置されてお
り、ＬＳＩチップ１とリードフレーム２の間をワイヤー
４により結線している。そして、これらを樹脂３により
封止する構造となっている。このタブ構造のメモリを対
象に、本発明の薄肉化加工を行う場合、タブ６およびリ
ードフレーム２がＬＳＩチップ１の下にあるため、ＬＳ
Ｉチップ１が加工面に露出するまで加工することはでき
ない。この場合においても、タブ６およびリードフレー
ム２の下にある樹脂３を加工し、薄肉化することは可能
であるが、リードフレーム２の下にある樹脂３が薄くな
ると、リード成形時にリードフレーム２が取れてしま
い、問題となる。以上のことから本発明は、タブ構造の
メモリに対しては薄肉化の効果が小さいと考えられる。
これに対し、ＬＯＣ構造のメモリでは、ＬＳＩチップ１
上にリードフレーム２が接着テープ５により固定され、
ＬＳＩチップ１とリードフレーム２の間をワイヤー４に
より結線している。そして、これらを樹脂３により封止
する構造となっている。このＬＯＣ構造のメモリに対
し、本発明の薄肉化加工を行うと、始めにＬＳＩチップ
１の下にある樹脂３が除去され、さらに加工が進行する
と、ＬＳＩチップ１の裏面（回路を形成していない面）
が加工され、ＬＳＩチップ１が薄肉化される。これにと
もない、パッケージしたメモリ全体の厚みも薄肉化さ
れ、本発明の目的が達成される。
【００２３】図１に薄肉化加工後のメモリの断面図，図
２にメモリの加工面構造を示す。ＬＯＣ構造のメモリを
薄肉化加工すると、図１に示すようにＬＳＩチップ１の
裏面が加工面として露出する構造となる。これを加工面
側から見た場合が図２である。ＬＯＣ構造メモリの薄肉
化加工の場合、ＬＳＩチップ１の裏面と樹脂３が加工対
象面となる。このようなプラスチック材料(樹脂)と脆性
材料(ＬＳＩチップ)からなる複合材に対し、機械加工の
代表的な加工方法である切削加工，研削加工，研磨加工
等により薄肉化加工を行った場合、次のようなことが懸
念される。
２にメモリの加工面構造を示す。ＬＯＣ構造のメモリを
薄肉化加工すると、図１に示すようにＬＳＩチップ１の
裏面が加工面として露出する構造となる。これを加工面
側から見た場合が図２である。ＬＯＣ構造メモリの薄肉
化加工の場合、ＬＳＩチップ１の裏面と樹脂３が加工対
象面となる。このようなプラスチック材料(樹脂)と脆性
材料(ＬＳＩチップ)からなる複合材に対し、機械加工の
代表的な加工方法である切削加工，研削加工，研磨加工
等により薄肉化加工を行った場合、次のようなことが懸
念される。
【００２４】１．加工時に生じる力により、ＬＳＩチッ
プ１を割ってしまう。（クラックが生じる） ２．加工時に生じる力により、ＬＳＩチップ１と樹脂３
の界面が剥がれてしまう。
プ１を割ってしまう。（クラックが生じる） ２．加工時に生じる力により、ＬＳＩチップ１と樹脂３
の界面が剥がれてしまう。
【００２５】３．ＬＳＩチップ１の加工面の表面粗さが
悪く、信頼性が下がってしまう。
悪く、信頼性が下がってしまう。
【００２６】以上３つのことを考慮した結果、薄肉化加
工法としては、加工能率が高く、表面粗さも良く、この
ようなセラミックス材料を含む複合材加工に適した研削
加工を中心に検討を行った。以下、実施例について記述
する。
工法としては、加工能率が高く、表面粗さも良く、この
ようなセラミックス材料を含む複合材加工に適した研削
加工を中心に検討を行った。以下、実施例について記述
する。
【００２７】実施例１：研削加工によるＬＯＣ構造メモ
リの薄肉化 研削加工の方法としては、カップ型砥石を用いた平面研
削を行った。このカップ型砥石を用いた平面研削は、デ
ィスク型砥石を用いた平面研削よりも加工面の表面粗さ
が良く、本発明の薄肉化加工法に適していると考える。
また、カップ型砥石を用いた研削加工の場合において
も、インフィード研削方式とロータリー研削方式があ
る。この２つの研削方式の違いとしては、インフィード
研削方式のほうが表面粗さを良くできることが知られて
おり、特に、シリコンウエハのように大きい加工物に関
しては有利な加工法式である。本発明の薄肉化加工に
は、どちらの加工方式でも加工できるが、ここでは、表
面粗さが良いインフィード研削を行った。
リの薄肉化 研削加工の方法としては、カップ型砥石を用いた平面研
削を行った。このカップ型砥石を用いた平面研削は、デ
ィスク型砥石を用いた平面研削よりも加工面の表面粗さ
が良く、本発明の薄肉化加工法に適していると考える。
また、カップ型砥石を用いた研削加工の場合において
も、インフィード研削方式とロータリー研削方式があ
る。この２つの研削方式の違いとしては、インフィード
研削方式のほうが表面粗さを良くできることが知られて
おり、特に、シリコンウエハのように大きい加工物に関
しては有利な加工法式である。本発明の薄肉化加工に
は、どちらの加工方式でも加工できるが、ここでは、表
面粗さが良いインフィード研削を行った。
【００２８】研削加工の概念図を図６に示す。加工時に
は、ワークホルダ８にパッケージ後のメモリ７を数個か
ら数十個（図１では４個になっている）固定する。この
とき、メモリの表面がワークホルダ８との接着面側にな
るように固定する。また、このときのパッケージから突
き出したリードフレーム２がリード成形されて曲がって
いると、加工を阻害するため、加工するメモリはリード
成形前であることが必要である。加工する工具として
は、カップ型ダイヤモンド砥石９を用いた。
は、ワークホルダ８にパッケージ後のメモリ７を数個か
ら数十個（図１では４個になっている）固定する。この
とき、メモリの表面がワークホルダ８との接着面側にな
るように固定する。また、このときのパッケージから突
き出したリードフレーム２がリード成形されて曲がって
いると、加工を阻害するため、加工するメモリはリード
成形前であることが必要である。加工する工具として
は、カップ型ダイヤモンド砥石９を用いた。
【００２９】研削加工では、パッケージ後のメモリ７の
裏面とカップ型ダイヤモンド砥石９の作業面が接触する
ように配置し、ワークホルダ８とカップ型ダイヤモンド
砥石９を回転させた状態で図６の矢印方向に砥石を移動
させる（切り込み）ことで加工が進行する。
裏面とカップ型ダイヤモンド砥石９の作業面が接触する
ように配置し、ワークホルダ８とカップ型ダイヤモンド
砥石９を回転させた状態で図６の矢印方向に砥石を移動
させる（切り込み）ことで加工が進行する。
【００３０】次に、実際の加工例について説明する。加
工には、図６に示すＬＯＣ構造のＴＳＯＰメモリを用い
た。このメモリ全体の厚みは1mmであり、その内訳とし
ては、ＬＳＩチップ１の上にある樹脂３の厚みが0.4m
m，ＬＳＩチップ１の厚みが0.3mm，ＬＳＩチップ１の下
にある樹脂３の厚みが0.3mmになっている。このメモリ
に対し、下記の条件によりインフィード研削を行った。
工には、図６に示すＬＯＣ構造のＴＳＯＰメモリを用い
た。このメモリ全体の厚みは1mmであり、その内訳とし
ては、ＬＳＩチップ１の上にある樹脂３の厚みが0.4m
m，ＬＳＩチップ１の厚みが0.3mm，ＬＳＩチップ１の下
にある樹脂３の厚みが0.3mmになっている。このメモリ
に対し、下記の条件によりインフィード研削を行った。
【００３１】 加工機：平面研削盤（日立精工製ＧＨＲ−ＳＦ） 研削砥石：カップ型メタルボンドダイヤモンド砥石（Ｓ
Ｄ１５００Ｐ７５Ｍ） 研削砥石回転数：５０００ｒ／ｍｉｎ ワーク軸回転数：３００ｒ／ｍｉｎ 切り込み速度：５０μｍ／ｍｉｎ 切り込み量：０．３，０．４，０．５，０．５５ｍｍ 以上の条件によりＴＳＯＰメモリを加工し、ＬＳＩチッ
プ１の厚みが0.05mmになるまで切り込んだが、ＬＳＩチ
ップ１の割れや、樹脂３とＬＳＩチップ１の界面の剥が
れ等の問題は生じなかった。また、加工後のＬＳＩチッ
プ１裏面の表面粗さは、０．０８μｍＲｍａｘになって
おり、鏡面に近い面状態に仕上げることができた。さら
に、加工後のメモリの信頼性試験としてヒートサイクル
試験(-55℃〜+150℃,100サイクル)を行ったが、ＬＳＩチッ
プ１の割れ等の問題は生じなかった。
Ｄ１５００Ｐ７５Ｍ） 研削砥石回転数：５０００ｒ／ｍｉｎ ワーク軸回転数：３００ｒ／ｍｉｎ 切り込み速度：５０μｍ／ｍｉｎ 切り込み量：０．３，０．４，０．５，０．５５ｍｍ 以上の条件によりＴＳＯＰメモリを加工し、ＬＳＩチッ
プ１の厚みが0.05mmになるまで切り込んだが、ＬＳＩチ
ップ１の割れや、樹脂３とＬＳＩチップ１の界面の剥が
れ等の問題は生じなかった。また、加工後のＬＳＩチッ
プ１裏面の表面粗さは、０．０８μｍＲｍａｘになって
おり、鏡面に近い面状態に仕上げることができた。さら
に、加工後のメモリの信頼性試験としてヒートサイクル
試験(-55℃〜+150℃,100サイクル)を行ったが、ＬＳＩチッ
プ１の割れ等の問題は生じなかった。
【００３２】上記したように、パッケージ後のメモリ裏
面を加工すると、図２に示すようにＬＳＩチップ１の裏
面（加工面）が露出する。このままの状態でリード成形
や検査を行うと、露出したＬＳＩチップ１の裏面を傷つ
け、チップを割っていしまう可能性がある。そこで、ポ
リイミドのテープを加工面に貼り、ＬＳＩチップ１を保
護した。そして、この状態でリード成形および検査を行
ったが、問題は生じなかった。
面を加工すると、図２に示すようにＬＳＩチップ１の裏
面（加工面）が露出する。このままの状態でリード成形
や検査を行うと、露出したＬＳＩチップ１の裏面を傷つ
け、チップを割っていしまう可能性がある。そこで、ポ
リイミドのテープを加工面に貼り、ＬＳＩチップ１を保
護した。そして、この状態でリード成形および検査を行
ったが、問題は生じなかった。
【００３３】以上の結果より、図７に示すＴＳＯＰメモ
リを薄肉化加工することで、メモリの厚みを0.45mm,Ｌ
ＳＩチップの厚みを0.05mmにすることができ、問題のな
いことが確認できた。
リを薄肉化加工することで、メモリの厚みを0.45mm,Ｌ
ＳＩチップの厚みを0.05mmにすることができ、問題のな
いことが確認できた。
【００３４】次に、図８に示す超薄型メモリの研削加工
を行った結果について説明する。このメモリは、ワイヤ
レスボンディング技術を活用し、リードフレーム２とＬ
ＳＩチップ１の間をワイヤーではなく、バンプ１０によ
り結線したメモリである。メモリの厚みを薄くするた
め、従来よりも薄い0.05mm厚のリードフレームを用い、
パッケージ後にＬＳＩチップ１の裏面を樹脂３から露出
させることで、メモリ全体の厚みを0.45mmにしている。
このようなメモリをさらに薄くするため、メモリ裏面を
研削加工し薄肉化する検討を行った。
を行った結果について説明する。このメモリは、ワイヤ
レスボンディング技術を活用し、リードフレーム２とＬ
ＳＩチップ１の間をワイヤーではなく、バンプ１０によ
り結線したメモリである。メモリの厚みを薄くするた
め、従来よりも薄い0.05mm厚のリードフレームを用い、
パッケージ後にＬＳＩチップ１の裏面を樹脂３から露出
させることで、メモリ全体の厚みを0.45mmにしている。
このようなメモリをさらに薄くするため、メモリ裏面を
研削加工し薄肉化する検討を行った。
【００３５】このタイプのメモリの場合、ＬＳＩチップ
１の裏面が露出しているため、切り込み量とチップの加
工量がほぼ同じである。したがって、ＬＳＩチップ１の
加工量を把握しやすい。また、ＬＳＩチップ１の裏面が
露出しているため、パッケージの時にＬＳＩチップ１が
傾いてパッケージされることがないため、薄肉化加工に
おける加工量のばらつきが生じにくい。以上のことか
ら、図８に示すようなＬＳＩチップ裏面がパッケージか
ら露出したメモリは、薄肉化加工に適していると考えら
れる。
１の裏面が露出しているため、切り込み量とチップの加
工量がほぼ同じである。したがって、ＬＳＩチップ１の
加工量を把握しやすい。また、ＬＳＩチップ１の裏面が
露出しているため、パッケージの時にＬＳＩチップ１が
傾いてパッケージされることがないため、薄肉化加工に
おける加工量のばらつきが生じにくい。以上のことか
ら、図８に示すようなＬＳＩチップ裏面がパッケージか
ら露出したメモリは、薄肉化加工に適していると考えら
れる。
【００３６】加工条件としては、前述したＴＳＯＰメモ
リと同じ条件で加工を行った。ただし、加工量は0.2mm
とした。加工した結果としては、メモリを0.2mm加工
し、ＬＳＩチップの厚みが0.1mmになるまで切り込んだ
が、ＬＳＩチップの割れや、樹脂３とＬＳＩチップ１の
界面の剥がれ等の問題は生じなかった。また、加工後の
ＬＳＩチップ１裏面の表面粗さは、前回と同様に０．０
８μｍＲｍａｘになっており、鏡面に近い面状態に仕上
げることができた。そして、ポリイミドのテープを加工
面に貼った後、リード成形および検査を行ったが、特に
問題は生じなかった。また、加工後のメモリの厚みが0.
25mmと非常に薄いため、ＬＳＩチップ１表面の上にある
樹脂３の応力により、0.06mmの反りが生じたが、特に問
題とならなかった。
リと同じ条件で加工を行った。ただし、加工量は0.2mm
とした。加工した結果としては、メモリを0.2mm加工
し、ＬＳＩチップの厚みが0.1mmになるまで切り込んだ
が、ＬＳＩチップの割れや、樹脂３とＬＳＩチップ１の
界面の剥がれ等の問題は生じなかった。また、加工後の
ＬＳＩチップ１裏面の表面粗さは、前回と同様に０．０
８μｍＲｍａｘになっており、鏡面に近い面状態に仕上
げることができた。そして、ポリイミドのテープを加工
面に貼った後、リード成形および検査を行ったが、特に
問題は生じなかった。また、加工後のメモリの厚みが0.
25mmと非常に薄いため、ＬＳＩチップ１表面の上にある
樹脂３の応力により、0.06mmの反りが生じたが、特に問
題とならなかった。
【００３７】以上の結果より、図８に示す超薄型メモリ
を薄肉化加工することで、メモリの厚みを0.25mm,ＬＳ
Ｉチップの厚みを0.1mmにすることができ、問題のない
ことを確認できた。
を薄肉化加工することで、メモリの厚みを0.25mm,ＬＳ
Ｉチップの厚みを0.1mmにすることができ、問題のない
ことを確認できた。
【００３８】以上のようなパッケージ後のメモリの薄肉
化加工における薄肉化の限界としては次のように考え
る。
化加工における薄肉化の限界としては次のように考え
る。
【００３９】１）ＬＳＩチップ薄肉化の限界 ＬＳＩチップの表面に形成された薄膜回路の厚みとして
は、配線層が約0.005mm，その下の活性層が約0.001mmに
なっている。薄肉化加工では、この薄膜回路を必ず残さ
なければならない。したがって、薄肉化加工におけるＬ
ＳＩチップ薄肉化の限界としては、配線層と活性層を合
わせた0.006mmになる。これに対し、実際にパッケージ
後のメモリを対象に、ＬＳＩチップ薄肉化の限界を調べ
た結果、ＬＳＩチップの厚みが0.01mmになるまで加工し
ても、ＬＳＩチップの割れ等の問題が生じないことが確
認できている。
は、配線層が約0.005mm，その下の活性層が約0.001mmに
なっている。薄肉化加工では、この薄膜回路を必ず残さ
なければならない。したがって、薄肉化加工におけるＬ
ＳＩチップ薄肉化の限界としては、配線層と活性層を合
わせた0.006mmになる。これに対し、実際にパッケージ
後のメモリを対象に、ＬＳＩチップ薄肉化の限界を調べ
た結果、ＬＳＩチップの厚みが0.01mmになるまで加工し
ても、ＬＳＩチップの割れ等の問題が生じないことが確
認できている。
【００４０】２．メモリ薄肉化の限界 メモリの誤動作を防止するためには、ＬＳＩチップの表
面を被覆する樹脂の厚みがおよそ0.1mm必要である。よ
って、この樹脂厚み0.1mmに、ＬＳＩチップ薄肉化の限
界値である0.006mmを加えた厚みがメモリ薄肉化の限界
である。したがって、メモリ薄肉化の限界としては、0.
1mm程度であると考えられる。
面を被覆する樹脂の厚みがおよそ0.1mm必要である。よ
って、この樹脂厚み0.1mmに、ＬＳＩチップ薄肉化の限
界値である0.006mmを加えた厚みがメモリ薄肉化の限界
である。したがって、メモリ薄肉化の限界としては、0.
1mm程度であると考えられる。
【００４１】実施例２：研削加工および研磨加工による
ＬＯＣ構造メモリの薄肉化 実施例１では、研削加工を用いたメモリの薄肉化加工に
ついて記述した。研削加工では、ＬＳＩチップ裏面をほ
ぼ鏡面に加工することができるが、加工面には若干の加
工歪およびマイクロクラックを生じる。そこで、これら
を取り除くため、研削加工後のメモリ裏面を対象とした
研磨加工の検討を行った。
ＬＯＣ構造メモリの薄肉化 実施例１では、研削加工を用いたメモリの薄肉化加工に
ついて記述した。研削加工では、ＬＳＩチップ裏面をほ
ぼ鏡面に加工することができるが、加工面には若干の加
工歪およびマイクロクラックを生じる。そこで、これら
を取り除くため、研削加工後のメモリ裏面を対象とした
研磨加工の検討を行った。
【００４２】研磨加工には、大きく分けてラッピングと
ポリッシングがある。ラッピングは主に平面や円筒面等
の形状に粗加工するために用いられる研磨加工方法であ
り、ポリッシングは表面粗さを向上し、加工面のダメー
ジをフリーにするために用いられる研磨加工方法であ
る。ここでは、研削加工後の加工歪およびマイクロクラ
ックを取り除くため、ポリッシングを行った。以下に、
ポリッシングについて説明する。
ポリッシングがある。ラッピングは主に平面や円筒面等
の形状に粗加工するために用いられる研磨加工方法であ
り、ポリッシングは表面粗さを向上し、加工面のダメー
ジをフリーにするために用いられる研磨加工方法であ
る。ここでは、研削加工後の加工歪およびマイクロクラ
ックを取り除くため、ポリッシングを行った。以下に、
ポリッシングについて説明する。
【００４３】ポリッシングの概念図を図９に示す。ポリ
ッシングでは、研磨定盤１１に研磨布１３を貼り、この
研磨布１３上に研磨液１２を流し、これに加工物の加工
対象面を押しつけ、加圧した状態で研磨定盤１１を回転
させる。これにより、加工物の加工対象面と研磨布１３
が研磨液中の砥粒を介在させた状態で摺動し、砥粒が加
工物の表面を微小に除去することで加工が進行する。
ッシングでは、研磨定盤１１に研磨布１３を貼り、この
研磨布１３上に研磨液１２を流し、これに加工物の加工
対象面を押しつけ、加圧した状態で研磨定盤１１を回転
させる。これにより、加工物の加工対象面と研磨布１３
が研磨液中の砥粒を介在させた状態で摺動し、砥粒が加
工物の表面を微小に除去することで加工が進行する。
【００４４】ここでの研磨加工では、研削加工により薄
肉化した後、メモリ７をワークホルダ８に固定した状態
で、図９に示すように加圧シリンダ１４に取り付け、ポ
リッシングを行った。
肉化した後、メモリ７をワークホルダ８に固定した状態
で、図９に示すように加圧シリンダ１４に取り付け、ポ
リッシングを行った。
【００４５】メモリとしては、図７に示すＴＳＯＰメモ
リと図８に示す超薄型メモリを加工対象とした。前加工
である研削加工では、実施例１と同じ条件により加工を
行った。ただし、これらの研削加工における加工量は、
前者が0.5mm，後者が0.2mmであり、それぞれＬＳＩチッ
プ１の加工後の厚みは0.1mmである。以下に、ポリッシ
ングの加工条件を示す。
リと図８に示す超薄型メモリを加工対象とした。前加工
である研削加工では、実施例１と同じ条件により加工を
行った。ただし、これらの研削加工における加工量は、
前者が0.5mm，後者が0.2mmであり、それぞれＬＳＩチッ
プ１の加工後の厚みは0.1mmである。以下に、ポリッシ
ングの加工条件を示す。
【００４６】加工機：片面ポリッシング盤（スピードフ
ァム製ＳＨ２４） 研磨液：コロイダルシリカ（ＦＵＪＩＭＩ製ＧＬＡＮＺ
ＯＸ３９００） 定盤回転数：１００ｒ／ｍｉｎ ワーク回転数：１００ｒ／ｍｉｎ 研磨圧力：２０ｋＰａ 研磨布：不織布（ロデールニッタ製Ｓｕｂａ４００） 以上の条件によりポリッシングを行った結果、10minの
加工で、ＬＳＩチップ裏面（加工面）が鏡面になった。
このとき、研削加工後にポリッシングを行うことで、Ｌ
ＳＩチップ１の割れや、樹脂３とＬＳＩチップ１の界面
の剥がれ等の問題は生じなかった。また、ポリッシング
後のＬＳＩチップ１裏面の表面粗さは、０．０１μｍＲ
ｍａｘであり、鏡面になっている。このポリッシングを
行うことで、研削加工による加工歪とマイクロクラック
を除去できたと考える。
ァム製ＳＨ２４） 研磨液：コロイダルシリカ（ＦＵＪＩＭＩ製ＧＬＡＮＺ
ＯＸ３９００） 定盤回転数：１００ｒ／ｍｉｎ ワーク回転数：１００ｒ／ｍｉｎ 研磨圧力：２０ｋＰａ 研磨布：不織布（ロデールニッタ製Ｓｕｂａ４００） 以上の条件によりポリッシングを行った結果、10minの
加工で、ＬＳＩチップ裏面（加工面）が鏡面になった。
このとき、研削加工後にポリッシングを行うことで、Ｌ
ＳＩチップ１の割れや、樹脂３とＬＳＩチップ１の界面
の剥がれ等の問題は生じなかった。また、ポリッシング
後のＬＳＩチップ１裏面の表面粗さは、０．０１μｍＲ
ｍａｘであり、鏡面になっている。このポリッシングを
行うことで、研削加工による加工歪とマイクロクラック
を除去できたと考える。
【００４７】実施例３：研削加工およびウェットエッチ
ングによるＬＯＣ構造メモリの薄肉化 前述したように、研削加工では、加工面に若干の加工歪
およびマイクロクラックを生じる。実施例２では、これ
らを取り除くために、研磨加工を行った。ここでは、研
削加工において生じる加工歪およびマイクロクラックを
取り除くため、ウェットエッチッングの検討を行った。
ングによるＬＯＣ構造メモリの薄肉化 前述したように、研削加工では、加工面に若干の加工歪
およびマイクロクラックを生じる。実施例２では、これ
らを取り除くために、研磨加工を行った。ここでは、研
削加工において生じる加工歪およびマイクロクラックを
取り除くため、ウェットエッチッングの検討を行った。
【００４８】シリコンウエハのエッチング液としては、
酸性の液とアルカリ性の液があり、ここでは、リードフ
レーム２の腐食を考慮し、アルカリエッチングを行っ
た。
酸性の液とアルカリ性の液があり、ここでは、リードフ
レーム２の腐食を考慮し、アルカリエッチングを行っ
た。
【００４９】メモリとしては、図７に示すＴＳＯＰメモ
リと図８に示す超薄型メモリを加工した。前加工である
研削加工では、実施例１と同じ条件により加工を行っ
た。ただし、これらの研削加工における加工量は、前者
が0.5mm，後者が0.2mmであり、それぞれＬＳＩチップ１
の加工後の厚みは0.1mmである。以下に、ウェットエッ
チングの条件を示す。
リと図８に示す超薄型メモリを加工した。前加工である
研削加工では、実施例１と同じ条件により加工を行っ
た。ただし、これらの研削加工における加工量は、前者
が0.5mm，後者が0.2mmであり、それぞれＬＳＩチップ１
の加工後の厚みは0.1mmである。以下に、ウェットエッ
チングの条件を示す。
【００５０】エッチング液：水酸化カリウムＫＯＨ エッチング時間：２ｍｉｎ 研削加工後に、上記条件によりエッチングを行った結
果、2minのエッチングで、ＬＳＩチップ裏面（加工面）
が0.02mmエッチングされ、エッチング後のＬＳＩチップ
１裏面の表面粗さは、１．５〜２．３μｍＲｍａｘにな
った。ただし、化学的な除去のため、エッチング後に加
工歪とマイクロクラックはないと考えられる。また、研
削加工後にウェットエッチングを行うことで、ＬＳＩチ
ップ１の割れや、樹脂３とＬＳＩチップ１の界面の剥が
れ等の問題は生じなかった。
果、2minのエッチングで、ＬＳＩチップ裏面（加工面）
が0.02mmエッチングされ、エッチング後のＬＳＩチップ
１裏面の表面粗さは、１．５〜２．３μｍＲｍａｘにな
った。ただし、化学的な除去のため、エッチング後に加
工歪とマイクロクラックはないと考えられる。また、研
削加工後にウェットエッチングを行うことで、ＬＳＩチ
ップ１の割れや、樹脂３とＬＳＩチップ１の界面の剥が
れ等の問題は生じなかった。
【００５１】以上のように、研削加工において生じるＬ
ＳＩチップ１裏面の加工歪とマイクロクラックを、ウェ
ットエッチングにより除去できたと考える。
ＳＩチップ１裏面の加工歪とマイクロクラックを、ウェ
ットエッチングにより除去できたと考える。
【００５２】以上の３つの実施例では、ＬＯＣ構造のメ
モリを対象としたが、タブ構造のメモリに関しても、Ｌ
ＳＩチップ裏面を覆っている樹脂を加工することで、薄
肉化することができる。また、ここではメモリだけを対
象としたが、メモリと同じようにＬＳＩチップをパッケ
ージしたロジック等の半導体ＬＳＩについても同様に薄
型化できる。
モリを対象としたが、タブ構造のメモリに関しても、Ｌ
ＳＩチップ裏面を覆っている樹脂を加工することで、薄
肉化することができる。また、ここではメモリだけを対
象としたが、メモリと同じようにＬＳＩチップをパッケ
ージしたロジック等の半導体ＬＳＩについても同様に薄
型化できる。
【００５３】実施例４：薄肉化メモリの実装例（メモリ
カード） 本発明により薄肉化したメモリ（以下、薄肉化メモリと
呼ぶ）をメモリカードに実装した例を図１０に示す。こ
のメモリカードでは、厚み0.25mmの薄肉化メモリ１５を
アウターリード１６により基板１７に接続する構造とし
ており、この薄肉化メモリ１５を厚み方向に積層するこ
とで、メモリの実装密度を向上している。この例では、
基板１７の両側に薄肉化メモリ１５を積層しており、積
層数としては、１６層の積層構造（片側８層）としてい
る。このように、厚み0.25mmの薄肉化メモリ１５を用
い、これを１６層の積層構造にすることで、大きさ85.6
mm×54mm，厚み5mmのメモリカードに224個のメモリを実
装することができ、大容量のメモリカードを作ることが
できた。
カード） 本発明により薄肉化したメモリ（以下、薄肉化メモリと
呼ぶ）をメモリカードに実装した例を図１０に示す。こ
のメモリカードでは、厚み0.25mmの薄肉化メモリ１５を
アウターリード１６により基板１７に接続する構造とし
ており、この薄肉化メモリ１５を厚み方向に積層するこ
とで、メモリの実装密度を向上している。この例では、
基板１７の両側に薄肉化メモリ１５を積層しており、積
層数としては、１６層の積層構造（片側８層）としてい
る。このように、厚み0.25mmの薄肉化メモリ１５を用
い、これを１６層の積層構造にすることで、大きさ85.6
mm×54mm，厚み5mmのメモリカードに224個のメモリを実
装することができ、大容量のメモリカードを作ることが
できた。
【００５４】
【発明の効果】本発明では、パッケージ後の半導体ＬＳ
Ｉ裏面を機械加工することで、半導体ＬＳＩを薄型化す
ることができる。この薄型化した半導体ＬＳＩを用いる
ことにより、様々な電子部品の実装密度を向上すること
ができ、これによる電子機器の小型化もできる。特に、
メモリカードにおいては、メモリを本発明により薄型化
することにより、メモリカード実装密度が向上し、大幅
な記憶容量の向上が図れる。
Ｉ裏面を機械加工することで、半導体ＬＳＩを薄型化す
ることができる。この薄型化した半導体ＬＳＩを用いる
ことにより、様々な電子部品の実装密度を向上すること
ができ、これによる電子機器の小型化もできる。特に、
メモリカードにおいては、メモリを本発明により薄型化
することにより、メモリカード実装密度が向上し、大幅
な記憶容量の向上が図れる。
【図１】薄肉化加工後のメモリの断面図である。
【図２】薄肉化加工後のメモリの加工面形状である。
【図３】メモリの製造プロセスである。
【図４】タブ構造メモリの断面図である。
【図５】ＬＯＣ構造メモリの断面図である。
【図６】研削加工によるメモリ薄肉化加工の概念図であ
る。
る。
【図７】ＴＳＯＰメモリの断面図（ＬＯＣ構造）であ
る。
る。
【図８】超薄型メモリの断面図（ＬＯＣ構造）である。
【図９】研磨加工によるメモリ薄肉化加工の概念図であ
る。
る。
【図１０】薄肉化メモリの実装例（メモリカードの部分
断面図）である。
断面図）である。
１…ＬＳＩチップ、 ２…リードフレーム、 ３…樹脂、 ４…ワイヤー、 ５…テープ、 ６…タブ、 ７…パッケージ（封止）後のメモリ、 ８…ワークホルダ、 ９…研削砥石、 １０…バンプ、 １１…研磨定盤、 １２…研磨砥粒（研磨液）、 １３…研磨布、 １４…加圧シリンダ、 １５…薄肉化加工後のメモリ、 １６…アウターリード、 １７…基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲諌▼田 尚哉 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 折橋 律郎 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 吉田 勇 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 佐伯 準一 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 増田 正親 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体事業部内 (72)発明者 河合 末男 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体事業部内
Claims (32)
- 【請求項１】リードフレームとＬＳＩチップを封止した
半導体装置において、ＬＳＩチップの回路を形成してい
ない側に、薄肉化加工を施したことを特徴とする半導体
装置。 - 【請求項２】請求項１記載の半導体装置において、封止
材料を加工対象としたことを特徴とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、封止
材料およびＬＳＩチップを加工対象としたことを特徴と
する半導体装置。 - 【請求項４】請求項１記載の半導体装置において、ＬＳ
Ｉチップの薄肉化加工を施した面が露出していることを
特徴とする半導体装置。 - 【請求項５】請求項１記載の半導体装置において、薄肉
化加工を施した面を対象として、この面をプラスチック
材料によりさらに被覆したことを特徴とする半導体装
置。 - 【請求項６】請求項１記載の半導体装置において、加工
後のＬＳＩチップの厚みを０．００６ｍｍから０．１５
ｍｍの範囲に薄肉化したことを特徴とする半導体装置。 - 【請求項７】請求項１記載の半導体装置において、加工
後の厚みを０．１０ｍｍから０．３０ｍｍの範囲に薄肉
化したことを特徴とする半導体装置。 - 【請求項８】請求項１記載の半導体装置を電子部品とし
て用いたことを特徴とする電子機器。 - 【請求項９】リードフレームとＬＳＩチップを封止した
半導体装置において、ＬＳＩチップの回路を形成してい
ない側に、研削加工を施したことを特徴とする半導体装
置。 - 【請求項１０】請求項９記載の半導体装置において、封
止材料を加工対象としたことを特徴とする半導体装置。 - 【請求項１１】請求項９記載の半導体装置において、封
止材料およびＬＳＩチップを加工対象としたことを特徴
とする半導体装置。 - 【請求項１２】請求項９記載の半導体装置において、Ｌ
ＳＩチップの研削加工を施した面が露出していることを
特徴とする半導体装置。 - 【請求項１３】請求項９記載の半導体装置において、研
削加工を施した面を対象として、この面をプラスチック
材料によりさらに被覆したことを特徴とする半導体装
置。 - 【請求項１４】請求項９記載の半導体装置において、加
工後のＬＳＩチップの厚みを０．００６ｍｍから０．１
５ｍｍの範囲に薄肉化したことを特徴とする半導体装
置。 - 【請求項１５】請求項９記載の半導体装置において、加
工後の厚みを０．１０ｍｍから０．３０ｍｍの範囲に薄
肉化したことを特徴とする半導体装置。 - 【請求項１６】請求項９記載の半導体装置を電子部品と
して用いたことを特徴とする電子機器。 - 【請求項１７】リードフレームとＬＳＩチップを封止し
た半導体装置において、ＬＳＩチップの回路を形成して
いない側に研削加工を施し、この後に研磨加工を施した
ことを特徴とする半導体装置。 - 【請求項１８】請求項１７記載の半導体装置において、
封止材料を加工対象としたことを特徴とする半導体装
置。 - 【請求項１９】請求項１７記載の半導体装置において、
封止材料およびＬＳＩチップを加工対象としたことを特
徴とする半導体装置。 - 【請求項２０】請求項１７記載の半導体装置において、
ＬＳＩチップの研削加工後に研磨加工を施した面が露出
していることを特徴とする半導体装置。 - 【請求項２１】請求項１７記載の半導体装置において、
研削加工後に研磨加工を施した面を対象として、この面
をプラスチック材料によりさらに被覆したことを特徴と
する半導体装置。 - 【請求項２２】請求項１７記載の半導体装置において、
加工後のＬＳＩチップの厚みを０．００６ｍｍから０．
１５ｍｍの範囲に薄肉化したことを特徴とする半導体装
置。 - 【請求項２３】請求項１７記載の半導体装置において、
加工後の厚みを０．１０ｍｍから０．３０ｍｍの範囲に
薄肉化したことを特徴とする半導体装置。 - 【請求項２４】請求項１７記載の半導体装置を電子部品
として用いたことを特徴とする電子機器。 - 【請求項２５】リードフレームとＬＳＩチップを封止し
た半導体装置において、ＬＳＩチップの回路を形成して
いない側に研削加工を施し、この後にウェットエッチン
グを施したことを特徴とする半導体装置。 - 【請求項２６】請求項２５記載の半導体装置において、
封止材料を加工対象としたことを特徴とする半導体装
置。 - 【請求項２７】請求項２５記載の半導体装置において、
封止材料およびＬＳＩチップを加工対象としたことを特
徴とする半導体装置。 - 【請求項２８】請求項２５記載の半導体装置において、
ＬＳＩチップの研削加工後にウェットエッチングを施し
た面が露出していることを特徴とする半導体装置。 - 【請求項２９】請求項２５記載の半導体装置において、
研削加工後にウェットエッチングを施した面を対象とし
て、この面をプラスチック材料によりさらに被覆したこ
とを特徴とする半導体装置。 - 【請求項３０】請求項２５記載の半導体装置において、
研削加工後にウェットエッチングしたＬＳＩチップの厚
みを０．００６ｍｍから０．１５ｍｍの範囲に薄肉化し
たことを特徴とする半導体装置。 - 【請求項３１】請求項２５記載の半導体装置において、
加工後の厚みを０．１０ｍｍから０．３０ｍｍの範囲に
薄肉化したことを特徴とする半導体装置。 - 【請求項３２】請求項２５記載の半導体装置を電子部品
として用いたことを特徴とする電子機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20955294A JP3500718B2 (ja) | 1994-09-02 | 1994-09-02 | 半導体装置およびその製造方法 |
| KR1019950026954A KR100209782B1 (ko) | 1994-08-30 | 1995-08-28 | 반도체 장치 |
| CN95117176A CN1073284C (zh) | 1994-08-30 | 1995-08-30 | 半导体器件 |
| TW084110092A TW353225B (en) | 1994-08-30 | 1995-09-27 | Semiconductor device |
| US08/829,144 US5811877A (en) | 1994-08-30 | 1997-03-31 | Semiconductor device structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20955294A JP3500718B2 (ja) | 1994-09-02 | 1994-09-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878447A true JPH0878447A (ja) | 1996-03-22 |
| JP3500718B2 JP3500718B2 (ja) | 2004-02-23 |
Family
ID=16574713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20955294A Expired - Lifetime JP3500718B2 (ja) | 1994-08-30 | 1994-09-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3500718B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198260A (ja) * | 2000-12-26 | 2002-07-12 | Nippon Chemicon Corp | チップ型固体電解コンデンサの製造方法 |
| KR100382966B1 (ko) * | 1998-01-19 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | 얇은 플레이트를 갖는 리드-온-칩형의 반도체 장치 및 그 제조 방법 |
| CN113410193A (zh) * | 2021-05-27 | 2021-09-17 | 力成科技（苏州）有限公司 | 一种8+1堆叠式芯片封装装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102832143B (zh) * | 2012-09-05 | 2015-08-19 | 杭州士兰集成电路有限公司 | 半导体塑封上料治具及上料方法 |
-
1994
- 1994-09-02 JP JP20955294A patent/JP3500718B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382966B1 (ko) * | 1998-01-19 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | 얇은 플레이트를 갖는 리드-온-칩형의 반도체 장치 및 그 제조 방법 |
| JP2002198260A (ja) * | 2000-12-26 | 2002-07-12 | Nippon Chemicon Corp | チップ型固体電解コンデンサの製造方法 |
| JP4517507B2 (ja) * | 2000-12-26 | 2010-08-04 | 日本ケミコン株式会社 | チップ型固体電解コンデンサの製造方法 |
| CN113410193A (zh) * | 2021-05-27 | 2021-09-17 | 力成科技（苏州）有限公司 | 一种8+1堆叠式芯片封装装置 |
| CN113410193B (zh) * | 2021-05-27 | 2024-05-03 | 元成科技(苏州)有限公司 | 一种8+1堆叠式芯片封装装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3500718B2 (ja) | 2004-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6294439B1 (en) | Method of dividing a wafer and method of manufacturing a semiconductor device | |
| US5811877A (en) | Semiconductor device structure | |
| TW476141B (en) | Method of dicing a wafer and method of manufacturing a semiconductor device | |
| JP3645528B2 (ja) | 研磨方法及び半導体装置の製造方法 | |
| US6214704B1 (en) | Method of processing semiconductor wafers to build in back surface damage | |
| JP2007012810A (ja) | 半導体集積回路装置の製造方法 | |
| CN101002307A (zh) | 制造半导体集成电路器件的方法 | |
| JP2011023393A (ja) | 半導体装置の製造方法 | |
| JP2000294522A (ja) | ウェーハの分割方法及び半導体装置の製造方法 | |
| JP5840003B2 (ja) | ウエーハの加工方法 | |
| JP3500718B2 (ja) | 半導体装置およびその製造方法 | |
| KR20200038424A (ko) | 웨이퍼의 가공 방법 | |
| JP3803214B2 (ja) | 半導体装置の製造方法 | |
| JP2014053351A (ja) | ウエーハの加工方法 | |
| JP7313775B2 (ja) | ウェーハの加工方法 | |
| JP7187115B2 (ja) | ウェーハの加工方法 | |
| JP2000340530A (ja) | 半導体装置およびその製造方法 | |
| JP4681704B2 (ja) | 半導体ウェーハの分割方法 | |
| KR20060085848A (ko) | 뒷면 연마 후 범프 형성 공정을 포함하는 반도체 웨이퍼제조 방법 | |
| JP7455470B2 (ja) | ウェーハの加工方法 | |
| JP2014053357A (ja) | ウエーハの加工方法 | |
| JPH11297650A (ja) | 半導体ウェハの製造方法 | |
| CN106409761A (zh) | 被加工物的加工方法 | |
| JP2014053350A (ja) | ウエーハの加工方法 | |
| CN213380955U (zh) | 一种用于加工薄硅片的加工件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |