JPH085706A - デバイス劣化評価用半導体装置 - Google Patents
デバイス劣化評価用半導体装置Info
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- JPH085706A JPH085706A JP6135599A JP13559994A JPH085706A JP H085706 A JPH085706 A JP H085706A JP 6135599 A JP6135599 A JP 6135599A JP 13559994 A JP13559994 A JP 13559994A JP H085706 A JPH085706 A JP H085706A
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Abstract
(57)【要約】
【構成】 半導体装置１０内にＮ型ＭＯＳＦＥＴ３０と
リングオシレ−タ１１とが形成され、リングオシレ−タ
１１の出力側とＮ型ＭＯＳＦＥＴ３０のゲ−ト電極３０
G とが接続されているので、ＤＣ電源・測定装置２０か
らＤＣ電圧を印加するとリングオシレ−タ１１で発振さ
れたＡＣがＮ型ＭＯＳＦＥＴ３０にＡＣストレスとして
印加される。 【効果】 半導体装置１０の外部にＡＣ発生源としてパ
ルスジェネレ−タ等の大掛かりな装置を配設する必要が
なくなり、Ｎ型ＭＯＳＦＥＴ３０における特性の劣化を
低コストでかつ容易に測定・評価することができる。
リングオシレ−タ１１とが形成され、リングオシレ−タ
１１の出力側とＮ型ＭＯＳＦＥＴ３０のゲ−ト電極３０
G とが接続されているので、ＤＣ電源・測定装置２０か
らＤＣ電圧を印加するとリングオシレ−タ１１で発振さ
れたＡＣがＮ型ＭＯＳＦＥＴ３０にＡＣストレスとして
印加される。 【効果】 半導体装置１０の外部にＡＣ発生源としてパ
ルスジェネレ−タ等の大掛かりな装置を配設する必要が
なくなり、Ｎ型ＭＯＳＦＥＴ３０における特性の劣化を
低コストでかつ容易に測定・評価することができる。
Description
【０００１】
【産業上の利用分野】本発明はデバイス劣化評価用半導
体装置に関し、より詳細には、ホットキャリア効果によ
るＭＯＳＦＥＴの劣化を評価するためのデバイス劣化評
価用半導体装置に関する。
体装置に関し、より詳細には、ホットキャリア効果によ
るＭＯＳＦＥＴの劣化を評価するためのデバイス劣化評
価用半導体装置に関する。
【０００２】
【従来の技術】ホットキャリア効果の評価方法には、Ｄ
Ｃストレスによる評価方法とＡＣストレスによる評価方
法とがある。このうち近年では、ＤＣストレスによる評
価方法に比べて、実デバイスの動作条件に近い条件でス
トレスを印加して評価を行うことができるＡＣストレス
による評価方法が盛んに用いられるようになっており、
その重要度を増してきている。以下、図３に基づいてＡ
Ｃストレスによる評価方法を簡単に説明する。図３は従
来のデバイス評価用半導体装置と該半導体装置への電源
供給系とを模式的に示した回路図である。
Ｃストレスによる評価方法とＡＣストレスによる評価方
法とがある。このうち近年では、ＤＣストレスによる評
価方法に比べて、実デバイスの動作条件に近い条件でス
トレスを印加して評価を行うことができるＡＣストレス
による評価方法が盛んに用いられるようになっており、
その重要度を増してきている。以下、図３に基づいてＡ
Ｃストレスによる評価方法を簡単に説明する。図３は従
来のデバイス評価用半導体装置と該半導体装置への電源
供給系とを模式的に示した回路図である。
【０００３】図３において４０は半導体装置を示してお
り、３０は半導体装置４０内に形成された評価用のＮ型
ＭＯＳＦＥＴを示している。半導体装置４０には、ゲ−
ト端子３２１、ドレイン端子３２２、ソ−ス端子３２
３、基板端子３２４及びパルス端子３２５の各端子が形
成されており、ゲ−ト端子３２１及びパルス端子３２５
はＮ型ＭＯＳＦＥＴ３０のゲ−ト電極３０G に接続さ
れ、ドレイン端子３２２はドレイン電極３０D に接続さ
れ、ソ−ス端子３２３はソ−ス電極３０S に接続され、
基板端子３２４は基板電極３０Sub に接続されている。
り、３０は半導体装置４０内に形成された評価用のＮ型
ＭＯＳＦＥＴを示している。半導体装置４０には、ゲ−
ト端子３２１、ドレイン端子３２２、ソ−ス端子３２
３、基板端子３２４及びパルス端子３２５の各端子が形
成されており、ゲ−ト端子３２１及びパルス端子３２５
はＮ型ＭＯＳＦＥＴ３０のゲ−ト電極３０G に接続さ
れ、ドレイン端子３２２はドレイン電極３０D に接続さ
れ、ソ−ス端子３２３はソ−ス電極３０S に接続され、
基板端子３２４は基板電極３０Sub に接続されている。
【０００４】７０は制御装置（コンピュ−タ）を示して
おり、パルスジェネレ−タ５０及びＤＣ電源・測定装置
６０に接続され、これらを制御する。パルスジェネレ−
タ５０の出力端子５０P はパルス端子３２５に接続さ
れ、ＤＣ電源・測定装置６０の出力端子６０G はゲ−ト
端子３２１に接続され、出力端子６０D はドレイン端子
３２２に接続され、出力端子６０S はソ−ス端子３２３
に接続され、出力端子６０Sub は基板端子３２４に接続
されている。
おり、パルスジェネレ−タ５０及びＤＣ電源・測定装置
６０に接続され、これらを制御する。パルスジェネレ−
タ５０の出力端子５０P はパルス端子３２５に接続さ
れ、ＤＣ電源・測定装置６０の出力端子６０G はゲ−ト
端子３２１に接続され、出力端子６０D はドレイン端子
３２２に接続され、出力端子６０S はソ−ス端子３２３
に接続され、出力端子６０Sub は基板端子３２４に接続
されている。
【０００５】ＡＣストレスを印加する場合、ＤＣ電源・
測定装置６０からゲ−ト端子３２１にＤＣ電圧は印加さ
れず、パルスジェネレ−タ５０で発生されたＡＣストレ
スが出力端子５０P 及びパルス端子３２５を介してゲ−
ト電極３０G に印加される。一方、Ｎ型ＭＯＳＦＥＴ３
０のソ−ス端子３２３及び基板端子３２４の各端子には
ＤＣ電源・測定装置６０により各々０Ｖが印加され、ド
レイン端子３２２には実ＬＳＩの動作電圧程度である５
Ｖ〜６．５Ｖ程度の電圧が印加される。この状態でパル
スジェネレ−タ５０により任意の時間Ｎ型ＭＯＳＦＥＴ
３０に前記ＡＣストレスが印加される。その後、制御装
置７０からの信号により出力端子５０Pから出力されて
いた前記ＡＣストレスがオフされ、代わってＤＣ電源・
測定装置６０によりゲ−ト端子３２１及びドレイン端子
３２２各々に適当なＤＣ電圧が印加される。そして、Ｄ
Ｃ電源・測定装置６０によりしきい値電圧Ｖth等の諸特
性が測定される。以後、上記ＡＣストレスの印加と上記
諸特性の測定とが経時的に繰り返され、Ｎ型ＭＯＳＦＥ
Ｔ３０における特性の劣化が測定・評価される。
測定装置６０からゲ−ト端子３２１にＤＣ電圧は印加さ
れず、パルスジェネレ−タ５０で発生されたＡＣストレ
スが出力端子５０P 及びパルス端子３２５を介してゲ−
ト電極３０G に印加される。一方、Ｎ型ＭＯＳＦＥＴ３
０のソ−ス端子３２３及び基板端子３２４の各端子には
ＤＣ電源・測定装置６０により各々０Ｖが印加され、ド
レイン端子３２２には実ＬＳＩの動作電圧程度である５
Ｖ〜６．５Ｖ程度の電圧が印加される。この状態でパル
スジェネレ−タ５０により任意の時間Ｎ型ＭＯＳＦＥＴ
３０に前記ＡＣストレスが印加される。その後、制御装
置７０からの信号により出力端子５０Pから出力されて
いた前記ＡＣストレスがオフされ、代わってＤＣ電源・
測定装置６０によりゲ−ト端子３２１及びドレイン端子
３２２各々に適当なＤＣ電圧が印加される。そして、Ｄ
Ｃ電源・測定装置６０によりしきい値電圧Ｖth等の諸特
性が測定される。以後、上記ＡＣストレスの印加と上記
諸特性の測定とが経時的に繰り返され、Ｎ型ＭＯＳＦＥ
Ｔ３０における特性の劣化が測定・評価される。
【０００６】
【発明が解決しようとする課題】上記した従来のＡＣス
トレスによる評価方法の場合には、Ｎ型ＭＯＳＦＥＴ３
０の外部にパルスジェネレ−タ５０等のＡＣ発生源とな
る装置を必要とし、特性の劣化を測定・評価する装置が
大がかりになるという課題がある。
トレスによる評価方法の場合には、Ｎ型ＭＯＳＦＥＴ３
０の外部にパルスジェネレ−タ５０等のＡＣ発生源とな
る装置を必要とし、特性の劣化を測定・評価する装置が
大がかりになるという課題がある。
【０００７】本発明は上記課題に鑑みなされたものであ
り、ＡＣ発生源としてパルスジェネレ−タ等の大がかり
な装置を用いなくとも、外部からＤＣ電圧を印加するだ
けで実デバイスの動作条件に近い条件のＡＣストレスを
ＭＯＳＦＥＴに印加することができるデバイス劣化評価
用半導体装置を提供することを目的としている。
り、ＡＣ発生源としてパルスジェネレ−タ等の大がかり
な装置を用いなくとも、外部からＤＣ電圧を印加するだ
けで実デバイスの動作条件に近い条件のＡＣストレスを
ＭＯＳＦＥＴに印加することができるデバイス劣化評価
用半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るデバイス劣化評価用半導体装置は、同一
の半導体装置内に評価用ＭＯＳＦＥＴと発振回路とが形
成され、該発振回路の出力側が前記ＭＯＳＦＥＴの電極
に接続されていることを特徴としている。
に本発明に係るデバイス劣化評価用半導体装置は、同一
の半導体装置内に評価用ＭＯＳＦＥＴと発振回路とが形
成され、該発振回路の出力側が前記ＭＯＳＦＥＴの電極
に接続されていることを特徴としている。
【０００９】
【作用】上記構成に係るデバイス劣化評価用半導体装置
にあっては、前記発振回路の入力側には前記半導体装置
の外部からＤＣ電源が供給される。そして該ＤＣ電源に
より前記発振回路においてＡＣが発振され、該ＡＣがＡ
Ｃストレスとして前記評価用ＭＯＳＦＥＴの電極に印加
される。このことから分かるように、上記構成に係るデ
バイス劣化評価用半導体装置にあっては、従来の技術の
ように前記半導体装置の外部にＡＣ発生源となるパルス
ジェネレ−タ等の大がかりな装置を用いなくても、前記
半導体装置の外部からＤＣ電源を印加するのみでＡＣス
トレスによる評価を行うことが可能である。これによ
り、デバイスの劣化を容易かつ低コストで測定・評価す
ることが可能になる。
にあっては、前記発振回路の入力側には前記半導体装置
の外部からＤＣ電源が供給される。そして該ＤＣ電源に
より前記発振回路においてＡＣが発振され、該ＡＣがＡ
Ｃストレスとして前記評価用ＭＯＳＦＥＴの電極に印加
される。このことから分かるように、上記構成に係るデ
バイス劣化評価用半導体装置にあっては、従来の技術の
ように前記半導体装置の外部にＡＣ発生源となるパルス
ジェネレ−タ等の大がかりな装置を用いなくても、前記
半導体装置の外部からＤＣ電源を印加するのみでＡＣス
トレスによる評価を行うことが可能である。これによ
り、デバイスの劣化を容易かつ低コストで測定・評価す
ることが可能になる。
【００１０】
【実施例】以下、本発明に係るデバイス劣化評価用半導
体装置の実施例を図面に基づいて説明する。図１は実施
例に係るデバイス劣化評価用半導体装置及び該半導体装
置への電源供給系を模式的に示した回路図である。図１
において１０は半導体装置を示し、７０は半導体装置１
０の外部に配設された制御装置（コンピュ−タ）を示
し、２０はＤＣ電源・測定装置を示している。
体装置の実施例を図面に基づいて説明する。図１は実施
例に係るデバイス劣化評価用半導体装置及び該半導体装
置への電源供給系を模式的に示した回路図である。図１
において１０は半導体装置を示し、７０は半導体装置１
０の外部に配設された制御装置（コンピュ−タ）を示
し、２０はＤＣ電源・測定装置を示している。
【００１１】半導体装置１０の内部にはＣＭＯＳインバ
−タがＡ1 〜Ａn までｎ段（ただし、ｎは数十〜数百の
値を有する奇数である）リング状に接続されたリングオ
シレ−タ１１と、評価用のＮ型ＭＯＳＦＥＴ３０が形成
されている。半導体装置１０にはゲ−ト端子３２１、ド
レイン端子３２２、ソ−ス端子３２３及び基板端子３２
４の各端子が形成されており、ゲ−ト端子３２１はＮ型
ＭＯＳＦＥＴ３０のゲ−ト電極３０G に接続され、ドレ
イン端子３２２はドレイン電極３０D に接続され、ソ−
ス端子３２３はソ−ス電極３０S に接続され、基板端子
３２４は基板電極３０Sub に接続されている。また、半
導体装置１０にはＤＣ入力端子１１１及びＧＮＤ端子１
１２が形成されており、ＤＣ入力端子１１１はリングオ
シレ−タの電源端子１１DCに接続され、ＧＮＤ端子１１
２はリングオシレ−タ１１のグランド端子１１GND に接
続されている。また、リングオシレ−タ１１の出力端子
１１O はＮ型ＭＯＳＦＥＴ３０のゲ−ト電極３０G に接
続されている。
−タがＡ1 〜Ａn までｎ段（ただし、ｎは数十〜数百の
値を有する奇数である）リング状に接続されたリングオ
シレ−タ１１と、評価用のＮ型ＭＯＳＦＥＴ３０が形成
されている。半導体装置１０にはゲ−ト端子３２１、ド
レイン端子３２２、ソ−ス端子３２３及び基板端子３２
４の各端子が形成されており、ゲ−ト端子３２１はＮ型
ＭＯＳＦＥＴ３０のゲ−ト電極３０G に接続され、ドレ
イン端子３２２はドレイン電極３０D に接続され、ソ−
ス端子３２３はソ−ス電極３０S に接続され、基板端子
３２４は基板電極３０Sub に接続されている。また、半
導体装置１０にはＤＣ入力端子１１１及びＧＮＤ端子１
１２が形成されており、ＤＣ入力端子１１１はリングオ
シレ−タの電源端子１１DCに接続され、ＧＮＤ端子１１
２はリングオシレ−タ１１のグランド端子１１GND に接
続されている。また、リングオシレ−タ１１の出力端子
１１O はＮ型ＭＯＳＦＥＴ３０のゲ−ト電極３０G に接
続されている。
【００１２】ＤＣ電源・測定装置２０には半導体装置１
０に形成されている各端子に対応する電圧供給端子が形
成されている。すなわち、グランド電圧を供給する端子
２０GND はＧＮＤ端子１１２に接続され、リングオシレ
−タ１１にＤＣ電源を供給する端子２０DCはＤＣ入力端
子１１１に接続され、Ｎ型ＭＯＳＦＥＴ３０にゲ−ト電
圧を供給する端子２０G はゲ−ト端子３２１に接続さ
れ、ドレイン電圧を供給する端子２０D はドレイン端子
３２２に接続され、ソ−ス電圧を供給する端子２０S は
ソ−ス端子３２３に接続され、基板電圧を供給する端子
２０Sub は基板端子３２４に接続されている。
０に形成されている各端子に対応する電圧供給端子が形
成されている。すなわち、グランド電圧を供給する端子
２０GND はＧＮＤ端子１１２に接続され、リングオシレ
−タ１１にＤＣ電源を供給する端子２０DCはＤＣ入力端
子１１１に接続され、Ｎ型ＭＯＳＦＥＴ３０にゲ−ト電
圧を供給する端子２０G はゲ−ト端子３２１に接続さ
れ、ドレイン電圧を供給する端子２０D はドレイン端子
３２２に接続され、ソ−ス電圧を供給する端子２０S は
ソ−ス端子３２３に接続され、基板電圧を供給する端子
２０Sub は基板端子３２４に接続されている。
【００１３】上記の如く構成されたデバイス劣化評価用
半導体装置にあっては、以下のようにしてデバイスのＡ
Ｃストレス評価が行われる。 〈ＡＣストレスの印加〉ＤＣ電源・測定装置２０からＤ
Ｃ入力端子１１１を介してリングオシレ−タ１１の電源
端子１１DCに適当なＤＣ電源電圧（例えば、６．５Ｖ）
が印加される。また、ＧＮＤ端子１１２を介してグラン
ド端子１１GND にも適当な電圧（例えば、０Ｖ）が印加
される。同様に、Ｎ型ＭＯＳＦＥＴ３０のドレイン電極
３０D 、ソ−ス電極３０S 及び基板電極３０F にも適当
な電圧（例えば、ドレイン電極３０D に６．５Ｖ、その
他の電極に０Ｖ）が印加される。
半導体装置にあっては、以下のようにしてデバイスのＡ
Ｃストレス評価が行われる。 〈ＡＣストレスの印加〉ＤＣ電源・測定装置２０からＤ
Ｃ入力端子１１１を介してリングオシレ−タ１１の電源
端子１１DCに適当なＤＣ電源電圧（例えば、６．５Ｖ）
が印加される。また、ＧＮＤ端子１１２を介してグラン
ド端子１１GND にも適当な電圧（例えば、０Ｖ）が印加
される。同様に、Ｎ型ＭＯＳＦＥＴ３０のドレイン電極
３０D 、ソ−ス電極３０S 及び基板電極３０F にも適当
な電圧（例えば、ドレイン電極３０D に６．５Ｖ、その
他の電極に０Ｖ）が印加される。
【００１４】電源端子１１DCに前記ＤＣ電源電圧（６．
５Ｖ）が印加されると、リングオシレ−タ１１の出力端
子１１O から、ＣＭＯＳインバ−タＡ1 〜Ａn の段数ｎ
と一段当たりの遅延時間とによって決定される周波数の
ＡＣが出力される。すなわち、ＣＭＯＳインバ−タＡ1
〜Ａn の遅延時間をＴHL（ハイからロ−に切り替わるの
に要する時間）、ＴLH（ロ−からハイに切り替わるのに
要する時間）とすると、リングオシレ−タ１１の発振周
波数ｆOSC は、ｆOSC ＝１／（ｎ×（ＴHL＋ＴLH））と
なる。そして、発振周波数ｆOSC を有する前記ＡＣがＡ
ＣストレスとしてＮ型ＭＯＳＦＥＴ３０のゲ−ト電極３
０G に印加される。前記ＡＣストレスのゲ−ト電極３０
G への印加は任意の時間維持される。この時、ＤＣ電源
・測定装置２０の端子２０G とゲ−ト電極３０G とは接
続されていない。
５Ｖ）が印加されると、リングオシレ−タ１１の出力端
子１１O から、ＣＭＯＳインバ−タＡ1 〜Ａn の段数ｎ
と一段当たりの遅延時間とによって決定される周波数の
ＡＣが出力される。すなわち、ＣＭＯＳインバ−タＡ1
〜Ａn の遅延時間をＴHL（ハイからロ−に切り替わるの
に要する時間）、ＴLH（ロ−からハイに切り替わるのに
要する時間）とすると、リングオシレ−タ１１の発振周
波数ｆOSC は、ｆOSC ＝１／（ｎ×（ＴHL＋ＴLH））と
なる。そして、発振周波数ｆOSC を有する前記ＡＣがＡ
ＣストレスとしてＮ型ＭＯＳＦＥＴ３０のゲ−ト電極３
０G に印加される。前記ＡＣストレスのゲ−ト電極３０
G への印加は任意の時間維持される。この時、ＤＣ電源
・測定装置２０の端子２０G とゲ−ト電極３０G とは接
続されていない。
【００１５】〈特性の測定〉前記任意の時間経過する
と、電源端子１１DCに印加されていた前記ＤＣ電源電圧
（６．５Ｖ）とグランド端子１１GND に印加されていた
電圧がオフされてリングオシレ−タ１１からの前記ＡＣ
の発振が停止され、リングオシレ−タ１１とＮ型ＭＯＳ
ＦＥＴ３０とが電気的に切り離される。そして、Ｎ型Ｍ
ＯＳＦＥＴ３０単体としてＤＣ電源・測定装置２０によ
り自動的に諸特性の測定が行われる。
と、電源端子１１DCに印加されていた前記ＤＣ電源電圧
（６．５Ｖ）とグランド端子１１GND に印加されていた
電圧がオフされてリングオシレ−タ１１からの前記ＡＣ
の発振が停止され、リングオシレ−タ１１とＮ型ＭＯＳ
ＦＥＴ３０とが電気的に切り離される。そして、Ｎ型Ｍ
ＯＳＦＥＴ３０単体としてＤＣ電源・測定装置２０によ
り自動的に諸特性の測定が行われる。
【００１６】ＡＣストレス印加によるＮ型ＭＯＳＦＥＴ
３０における特性劣化の評価は、前記〈ＡＣストレスの
印加〉と前記〈特性の測定〉とを交互に繰り返し、前記
測定における特性の劣化を経時的に観察し、該観察結果
を評価することで行われる。図２（ａ）に実施例に係る
ＡＣストレス印加方法で測定したＮ型ＭＯＳＦＥＴ３０
におけるしきい値電圧（Ｖth）の経時的変化を示す。こ
れに対する比較例として、図２（ｂ）に従来のＡＣスト
レス印加方法で測定した前記しきい値電圧の経時的変化
を示す。図２において、横軸はＡＣストレスの印加時間
（ｓｅｃ）を示し、縦軸は該ＡＣストレス印加時間に対
するしきい値電圧のシフト量Δth（ｍＶ）を示してい
る。図２のグラフは、Ｎ型ＭＯＳＦＥＴ３０としてチャ
ンネル幅が25μｍでチャンネル長が0.6 μｍのものを用
い、前記ＡＣストレスを印加した後、ドレイン電極３０
D に６．５Ｖ、ソ−ス電極３０S 及び基板電極３０Sub
にそれぞれ０Ｖを印加した状態でＮ型ＭＯＳＦＥＴ３０
をオンさせるのに必要なゲ−ト電圧のシフト量の経時変
化を求めた結果を示したものである。図２（ａ）に示し
たグラフと図２（ｂ）に示したグラフとを比べてみれば
分かるように、リングオシレ−タ１１を用いた場合で
も、外部にパルスジェネレ−タ５０を備えて測定する場
合と同様の精度で前記劣化の経時的変化を測定・評価す
ることができる。
３０における特性劣化の評価は、前記〈ＡＣストレスの
印加〉と前記〈特性の測定〉とを交互に繰り返し、前記
測定における特性の劣化を経時的に観察し、該観察結果
を評価することで行われる。図２（ａ）に実施例に係る
ＡＣストレス印加方法で測定したＮ型ＭＯＳＦＥＴ３０
におけるしきい値電圧（Ｖth）の経時的変化を示す。こ
れに対する比較例として、図２（ｂ）に従来のＡＣスト
レス印加方法で測定した前記しきい値電圧の経時的変化
を示す。図２において、横軸はＡＣストレスの印加時間
（ｓｅｃ）を示し、縦軸は該ＡＣストレス印加時間に対
するしきい値電圧のシフト量Δth（ｍＶ）を示してい
る。図２のグラフは、Ｎ型ＭＯＳＦＥＴ３０としてチャ
ンネル幅が25μｍでチャンネル長が0.6 μｍのものを用
い、前記ＡＣストレスを印加した後、ドレイン電極３０
D に６．５Ｖ、ソ−ス電極３０S 及び基板電極３０Sub
にそれぞれ０Ｖを印加した状態でＮ型ＭＯＳＦＥＴ３０
をオンさせるのに必要なゲ−ト電圧のシフト量の経時変
化を求めた結果を示したものである。図２（ａ）に示し
たグラフと図２（ｂ）に示したグラフとを比べてみれば
分かるように、リングオシレ−タ１１を用いた場合で
も、外部にパルスジェネレ−タ５０を備えて測定する場
合と同様の精度で前記劣化の経時的変化を測定・評価す
ることができる。
【００１７】以上説明したように実施例に係るデバイス
劣化評価用半導体装置にあっては、半導体装置１０内に
評価用のＮ型ＭＯＳＦＥＴ３０とＮ型ＭＯＳＦＥＴ３０
に印加するＡＣストレス用のＡＣを発振するリングオシ
レ−タ１１が形成され、リングオシレ−タ１１がＮ型Ｍ
ＯＳＦＥＴ３０のゲ−ト電極３０G に接続されているの
で、従来の技術のようにＡＣ発生源となるパルスジェネ
レ−タ等の大掛かりな装置を用意する必要がなくなり、
ＤＣ電源・測定装置２０から半導体装置１０の各端子に
適当なＤＣ電圧を印加するのみで評価用のＮ型ＭＯＳＦ
ＥＴ３０に実デバイスの動作条件に近い条件でＡＣスト
レスを印加することができる。すなわち実施例に係るデ
バイス劣化評価用半導体装置を用いれば、ＡＣストレス
によるデバイスの劣化を低コストでかつ容易に測定・評
価することができる。
劣化評価用半導体装置にあっては、半導体装置１０内に
評価用のＮ型ＭＯＳＦＥＴ３０とＮ型ＭＯＳＦＥＴ３０
に印加するＡＣストレス用のＡＣを発振するリングオシ
レ−タ１１が形成され、リングオシレ−タ１１がＮ型Ｍ
ＯＳＦＥＴ３０のゲ−ト電極３０G に接続されているの
で、従来の技術のようにＡＣ発生源となるパルスジェネ
レ−タ等の大掛かりな装置を用意する必要がなくなり、
ＤＣ電源・測定装置２０から半導体装置１０の各端子に
適当なＤＣ電圧を印加するのみで評価用のＮ型ＭＯＳＦ
ＥＴ３０に実デバイスの動作条件に近い条件でＡＣスト
レスを印加することができる。すなわち実施例に係るデ
バイス劣化評価用半導体装置を用いれば、ＡＣストレス
によるデバイスの劣化を低コストでかつ容易に測定・評
価することができる。
【００１８】なお、上記実施例ではＮ型ＭＯＳＦＥＴ３
０における特性の劣化を評価する場合を示したが、Ｎ型
ＭＯＳＦＥＴ３０に限らずＰ型ＭＯＳＦＥＴでも同様に
特性の劣化を低コストでかつ容易に評価することができ
る。
０における特性の劣化を評価する場合を示したが、Ｎ型
ＭＯＳＦＥＴ３０に限らずＰ型ＭＯＳＦＥＴでも同様に
特性の劣化を低コストでかつ容易に評価することができ
る。
【００１９】また、リングオシレ−タ１１の発振周波数
は、リングオシレ−タ１１を構成するＣＭＯＳインバ−
タＡ1 〜Ａn の段数を変えれば、容易に変化させること
ができる。また、簡単な配線をするだけで、リングオシ
レ−タ１１の出力端子１１Oをゲ−ト電極３０G だけで
なくドレイン電極３０D にも接続するができる。さら
に、リングオシレ−タ１１のゲ−ト電極３０G に接続さ
れる出力端子とドレイン電極３０D に接続される出力端
子とをＣＭＯＳインバ−タ１段分ずらすだけでゲ−ト電
極３０G とドレイン電極３０D とに逆位相のパルスを印
加することもできる。したがって、種々の条件で、種々
の特性を容易に測定・評価することができる。
は、リングオシレ−タ１１を構成するＣＭＯＳインバ−
タＡ1 〜Ａn の段数を変えれば、容易に変化させること
ができる。また、簡単な配線をするだけで、リングオシ
レ−タ１１の出力端子１１Oをゲ−ト電極３０G だけで
なくドレイン電極３０D にも接続するができる。さら
に、リングオシレ−タ１１のゲ−ト電極３０G に接続さ
れる出力端子とドレイン電極３０D に接続される出力端
子とをＣＭＯＳインバ−タ１段分ずらすだけでゲ−ト電
極３０G とドレイン電極３０D とに逆位相のパルスを印
加することもできる。したがって、種々の条件で、種々
の特性を容易に測定・評価することができる。
【００２０】
【発明の効果】以上詳述したように本発明に係るデバイ
ス劣化評価用半導体装置にあっては、同一の半導体装置
内に評価用ＭＯＳＦＥＴと発振回路とが形成され、該発
振回路の出力側が前記評価用ＭＯＳＦＥＴの電極に接続
されているので、従来の技術のように半導体装置の外部
にＡＣ発生源としてパルスジェネレ−タ等の大掛かりな
装置を配設する必要がなく、前記半導体装置の外部から
前記発振回路を動作させるためのＤＣ電圧を印加するだ
けで前記評価用ＭＯＳＦＥＴに実デバイスの動作条件に
近い条件でＡＣストレスを印加することができる。すな
わち本発明に係るデバイス評価用半導体装置を用いれ
ば、ＡＣストレスによるデバイスの劣化を低コストでか
つ容易に測定・評価することができる。
ス劣化評価用半導体装置にあっては、同一の半導体装置
内に評価用ＭＯＳＦＥＴと発振回路とが形成され、該発
振回路の出力側が前記評価用ＭＯＳＦＥＴの電極に接続
されているので、従来の技術のように半導体装置の外部
にＡＣ発生源としてパルスジェネレ−タ等の大掛かりな
装置を配設する必要がなく、前記半導体装置の外部から
前記発振回路を動作させるためのＤＣ電圧を印加するだ
けで前記評価用ＭＯＳＦＥＴに実デバイスの動作条件に
近い条件でＡＣストレスを印加することができる。すな
わち本発明に係るデバイス評価用半導体装置を用いれ
ば、ＡＣストレスによるデバイスの劣化を低コストでか
つ容易に測定・評価することができる。
【図１】本発明の実施例に係るデバイス劣化評価用半導
体装置と該半導体装置への電源供給系とを模式的に示し
た回路図である。
体装置と該半導体装置への電源供給系とを模式的に示し
た回路図である。
【図２】ＡＣストレス印加時間としきい値電圧のシフト
量（Δth）との関係を示したグラフであり、（ａ）図は
実施例に係るＡＣストレス印加方法で測定した結果を示
したグラフで、（ｂ）図は従来のＡＣストレス印加方法
で測定した結果を示したグラフである。
量（Δth）との関係を示したグラフであり、（ａ）図は
実施例に係るＡＣストレス印加方法で測定した結果を示
したグラフで、（ｂ）図は従来のＡＣストレス印加方法
で測定した結果を示したグラフである。
【図３】従来のデバイス劣化評価用半導体装置と該半導
体装置への電源供給系とを模式的に示した回路図であ
る。
体装置への電源供給系とを模式的に示した回路図であ
る。
１０ 半導体装置 ２０、６０ ＤＣ電源・測定装置 １１ リングオシレ−タ（発振回路） ３０ Ｎ型ＭＯＳＦＥＴ（評価用ＭＯＳＦＥＴ） ３０G ゲ−ト電極 ３０D ドレイン電極 ３０S ソ−ス電極 ３０Sub 基板電極 ７０ 制御装置（コンピュ−タ）
Claims (1)
- 【請求項１】 同一半導体装置内に評価用ＭＯＳＦＥＴ
と発振回路とが形成され、該発振回路の出力側が前記評
価用ＭＯＳＦＥＴの電極に接続されていることを特徴と
するデバイス劣化評価用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135599A JP3060835B2 (ja) | 1994-06-17 | 1994-06-17 | 劣化評価用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135599A JP3060835B2 (ja) | 1994-06-17 | 1994-06-17 | 劣化評価用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH085706A true JPH085706A (ja) | 1996-01-12 |
| JP3060835B2 JP3060835B2 (ja) | 2000-07-10 |
Family
ID=15155591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6135599A Expired - Fee Related JP3060835B2 (ja) | 1994-06-17 | 1994-06-17 | 劣化評価用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060835B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472004B1 (ko) * | 2002-07-30 | 2005-03-10 | 동부아남반도체 주식회사 | 반도체 장치 |
| DE102016216005A1 (de) | 2015-10-16 | 2017-04-20 | Fuji Electric Co., Ltd. | Verfahren zum Bewerten einer Halbleitervorrichtung und Gerät zum Bewerten einer Halbleitervorrichtung |
-
1994
- 1994-06-17 JP JP6135599A patent/JP3060835B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472004B1 (ko) * | 2002-07-30 | 2005-03-10 | 동부아남반도체 주식회사 | 반도체 장치 |
| DE102016216005A1 (de) | 2015-10-16 | 2017-04-20 | Fuji Electric Co., Ltd. | Verfahren zum Bewerten einer Halbleitervorrichtung und Gerät zum Bewerten einer Halbleitervorrichtung |
| US10094867B2 (en) | 2015-10-16 | 2018-10-09 | Fuji Electric Co., Ltd. | Method of evaluating semiconductor device and apparatus for evaluating semiconductor device |
| DE102016216005B4 (de) | 2015-10-16 | 2023-01-12 | Fuji Electric Co., Ltd. | Verfahren zum Bewerten einer Halbleitervorrichtung und Gerät zum Bewerten einer Halbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3060835B2 (ja) | 2000-07-10 |
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