JPH0856306A

JPH0856306A - 画像変換装置

Info

Publication number: JPH0856306A
Application number: JP6188116A
Authority: JP
Inventors: Atsushi Okada; 厚志岡田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-08-10
Filing date: 1994-08-10
Publication date: 1996-02-27
Anticipated expiration: 2015-10-10
Also published as: JP3096756B2

Abstract

(57)【要約】【目的】スクェアピクセルに対応した高品質な画像を提
供できるとともに、任意のＣＣＤを使用できる画像変換
装置を提供する。【構成】撮像手段１からの出力信号をＡ／Ｄ変換手段３
でＡ／Ｄ変換して得られるデジタル画像データを、フォ
ーマット変換手段５でデジタル処理によってスクェアピ
クセルに対応した画像データに変換するようにしてい
る。【効果】撮像手段からの出力信号をＡ／Ｄ変換して得ら
れるデジタル画像データを、一旦アナログの画像データ
に変換した後に、再びＡ／Ｄ変換する従来例に比べて画
質の劣化がなく高品質な画像を提供できるとともに、撮
像手段の撮像素子としてスクェアピクセル対応のＣＣＤ
以外のＣＣＤを使用することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パソコン、ワークステ
ーション、テレビ電話、テレビ会議などにおいて、映像
を取り込むカメラなどに好適な画像変換装置に関し、さ
らに詳しくは、各ドットが正方形で構成されるスクェア
ピクセルのディスプレイに表示するのに好適な画像変換
装置に関する。

【０００２】

【従来の技術】従来、画像を取り込むカメラの多くは、
アナログ信号出力であり、かかるアナログ信号出力を、
各ドットが正方形で構成されるスクェアピクセルのディ
スプレイに表示しようとする場合には、アナログ信号
を、１３.５ＭＨｚでサンプリングした後、垂直、水平
方向のライン数、ドット数を縮小する縮小フィルタを通
したり、あるいは、サンプリング周波数をスクェアピク
セルとなるように設定するなどしてスクェアピクセルの
ディスプレイに対応した画像データに変換している。

【０００３】また、撮像素子としてＣＣＤを用いたデジ
タル処理／デジタル出力のカメラの場合には、ＣＣＤの
画素数に対応した画像データとなるために、スクェアピ
クセル対応のＣＣＤを使用しなければならなかった。

【０００４】

【発明が解決しようとする課題】このような従来例で
は、撮像素子からの画像データを、一旦アナログ信号に
変換した後に、Ａ／Ｄ変換を行うために、アナログ信号
処理による画質の劣化が生じるとともに、Ａ／Ｄ変換が
必要であり、不経済である。

【０００５】また、デジタル処理／デジタル出力のＣＣ
Ｄを用いたカメラでは、スクェアピクセル対応のＣＣＤ
を使用しなければならず、ＣＣＤが限定されてしまうと
いう難点があった。

【０００６】本発明は、上述の点に鑑みてなされたもの
であって、スクェアピクセルに対応した高品質な画像を
提供できるとともに、任意のＣＣＤを使用できる画像変
換装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。

【０００８】すなわち、請求項１記載の本発明の画像変
換装置は、入射する被写体からの撮像光を電気信号に変
換する撮像手段と、撮像手段からの出力信号に対して、
雑音の抑制、自動利得制御などの前処理を行う前処理手
段と、前処理手段からの出力信号をデジタル信号に変換
するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された
デジタルデータから輝度信号および色信号を分離する信
号処理手段と、信号処理手段から出力されたデジタル画
像データをデジタル処理によってスクェアピクセルに対
応したフォーマットの画像データに変換するフォーマッ
ト変換手段とを備えている。

【０００９】請求項２記載の本発明の画像変換装置で
は、前記フォーマット変換手段は、信号処理手段から出
力されたデジタル画像データをスクェアピクセルに対応
した第１のフォーマットの画像データに変換する第１変
換手段と、この第１のフォーマットに変換された画像デ
ータを、ライン数およびドット数が１／２の第２のフォ
ーマットの画像データに変換する第２変換手段と、この
第２のフォーマットに変換された画像データを、ライン
数およびドット数が１／２の第３のフォーマットの画像
データに変換する第３変換手段と、変換すべきフォーマ
ットを指定する指定信号に応じて、前記各変換手段の変
換動作を制御する制御手段とを備えている。

【００１０】請求項３記載の本発明の画像変換装置で
は、前記フォーマット変換手段は、さらに、変換された
画像データの輪郭を強調する輪郭強調手段を備えてい
る。

【００１１】請求項第４項に記載の本発明の画像変換装
置では、前記第１変換手段は、クロックに同期して入力
されるデジタル画像データを、前記第１のフォーマット
の画像データを含む画像データに変換して前記クロック
に同期して出力する第１変換部と、前記第１のフォーマ
ットの画像データを示すデータ有効タイミング信号を発
生する第１タイミング信号発生部とを有し、前記第２変
換手段は、クロックに同期して入力される前記第１のフ
ォーマットの画像データを、前記第２のフォーマットの
画像データを含む画像データに変換して前記クロックに
同期して出力する第２変換部と、前記第２のフォーマッ
トの画像データを示すデータ有効タイミング信号を発生
する第２タイミング信号発生部とを有し、前記第３変換
手段は、前記クロックに同期して入力される前記第２の
フォーマットの画像データを含む画像データを、前記第
３のフォーマットの画像データを含む画像データに変換
して前記クロックに同期して出力する第３変換部と、前
記第３のフォーマットの画像データを示すデータ有効タ
イミング信号を発生する第３タイミング信号発生部とを
有するものである。

【００１２】請求項５記載の本発明の画像変換装置で
は、前記第２変換部は、第１のフォーマットの画像デー
タの奇数または偶数フィールドの一方のフィールドの画
像データを選択処理してライン数を１／２にするもので
あり、前記第３変換部は、演算処理によってドット数を
１／２にする水平演算部を有し、該水平演算部は、演算
対象データとして隣接する両ドットのデータまたは１ド
ット離れた両ドットのデータのいずれかを選択できるも
のである。

【００１３】請求項６記載の本発明の画像変換装置で
は、前記第３変換部は、演算処理によってライン数を１
／２にする垂直演算部と、演算処理によってドット数を
１／２にする水平演算部とを有し、前記垂直演算部は、
前記水平演算部でドット数が１／２に変換された画像デ
ータが書き込まれるとともに、読み出されるラインメモ
リを備え、このラインメモリから読み出される画像デー
タと前記水平演算部からの画像データとの演算処理を行
うものである。

【００１４】請求項７記載の本発明の画像変換装置は、
前記第１のフォーマットが、解像度６４０×４８０ドッ
トのＶＧＡ（ビデオグラフィックスアレイ）フォーマッ
トである。

【００１５】請求項８記載の本発明の画像変換装置は、
前記第１のフォーマットが、解像度３５２×２８８ドッ
トのＣＩＦ（共通中間フォーマット）である。

【００１６】

【作用】請求項１記載の本発明によれば、撮像手段から
の出力信号をＡ／Ｄ変換して得られるデジタル画像デー
タを、デジタル処理によってスクェアピクセルに対応し
た画像データに変換するので、撮像手段からの出力信号
をＡ／Ｄ変換して得られるデジタル画像データを、一旦
アナログの画像データに変換した後に、再びＡ／Ｄ変換
する従来例に比べて画質の劣化がなく高品質な画像を提
供できるとともに、撮像手段の撮像素子としてスクェア
ピクセル対応のＣＣＤ以外のＣＣＤを使用することがで
きる。

【００１７】請求項２記載の本発明によれば、フォーマ
ット変換手段は、第１〜第３変換手段および各変換動作
を制御する制御手段を備えているので、複数のフォーマ
ットに対応できることになる。

【００１８】請求項３記載の本発明によれば、フォーマ
ット変換手段は、変換された画像データの輪郭を強調す
る輪郭強調手段を備えているので、輪郭の鮮明な画像を
得ることができる。

【００１９】請求項４記載の本発明によれば、各変換手
段では、共通のクロックに同期して画像データの入出力
が行われるとともに、変換されたフォーマットの画像デ
ータであることを示すデータ有効タイミング信号を発生
させるので、共通のクロックで画像データを流すことが
でき、変換されるフォーマットに応じてデータの速度を
変換する必要がない。

【００２０】請求項５記載の本発明によれば、前記第３
変換部は、演算処理によってドット数を１／２にする水
平演算部を有し、該水平演算部は、演算対象データとし
て隣接する両ドットのデータまたは１ドット離れた両ド
ットのデータのいずれかを選択できるので、異なるフォ
ーマットへの変換に対応できることになる。

【００２１】請求項６記載の本発明によれば、前記第３
変換部の垂直方向演算部のラインモリには、水平方向演
算部でドット数が１／２された画像データが書き込みあ
るいは読み出されるので、ライン数を変換した後に水平
方向演算部でドット数を変換する構成に比べてラインメ
モリの容量を低減できることになる。

【００２２】請求項７記載の本発明によれば、前記第１
のフォーマットが、解像度６４０×４８０ドットのＶＧ
Ａフォーマットであるので、さらに、ＶＧＡフォーマッ
トのドット数およびライン数を１／２にした３２０×２
４０ドット（以下「ＱＶＧＡ」という）のフォーマット
に変換し、あるいは、ＱＶＧＡフォーマットのドット数
およびライン数を１／２にした１６０×１２０ドット
（以下「Ｑ²ＶＧＡ」という）のフォーマットに変換す
ることが可能となる。

【００２３】請求項８記載の本発明によれば、前記第１
のフォーマットが、解像度３５２×２８８ドットのＣＩ
Ｆであるので、さらに、解像度１７６×１４４ドットの
ＱＣＩＦに変換することが可能となる。

【００２４】

【実施例】以下、図面によって本発明の実施例につい
て、詳細に説明する。

【００２５】図１は、本発明の一実施例の画像変換装置
のブロック図である。

【００２６】同図において、１は撮像レンズがとらえた
光学像を電気信号に変換する撮像手段、２は撮像手段１
の出力信号をサンプルホールドし、自動利得補正（ＡＧ
Ｃ）などを行う前処理手段、３は前処理手段２からの出
力信号をドット単位でデジタルデータに変換するＡ／Ｄ
変換手段、４はＡ／Ｄ変換手段３からのデジタルデータ
に基づいて、輝度信号（Ｙ）、色信号（Ｒ−Ｙ，Ｂ−
Ｙ）を生成し、ホワイトバランス処理、ガンマ補正処理
などを行って輝度信号（Ｙ）と色信号（Ｒ−Ｙ，Ｂ−
Ｙ）をデジタル信号として出力する映像信号処理手段で
あり、この映像信号処理手段４からは、色信号が、Ｒ−
Ｙ，Ｂ−Ｙの点順次色差信号として出力される。

【００２７】７は撮像手段１を制御するための駆動タイ
ミングパルス、映像信号用同期パルス、映像信号処理用
パルスなどを発生する駆動手段、６はＡ／Ｄ変換手段
３、映像信号処理手段４、後述のフォーマット変換手段
５、駆動手段７などを制御する制御手段である。

【００２８】フォーマット変換手段５は、映像信号処理
手段４から出力される輝度信号、色信号に基づいて、ス
クェアピクセルに対応した所定の画像サイズの画像デー
タに変換して外部に出力するものである。

【００２９】この画像変換装置は、例えば、ワークステ
ーションに接続されて撮像した画像をワークステーショ
ンに入力するためのものであり、テレビ会議などに利用
される。

【００３０】この実施例では、撮像手段１の撮像素子で
あるＣＣＤを構成する４１万画素（７６８×４９４画
素）の画像データをフォーマット変換手段５で、スクェ
アピクセル対応のＶＧＡ（６４０×４８０ドット）フォ
ーマットに変換する。

【００３１】なお、画像データは、１フィールド（６４
０×２４０ドット）を奇数および偶数の２回送ることに
より、１つの画面が構成されるものとする。

【００３２】ここで、４１万画素のＣＣＤを、奇数、偶
数各々のフィールド毎に、７６８×２４７ドットで読み
出すとすると、垂直方向は、２４０ラインとするため
に、この実施例では、上４ライン、下３ラインを削除す
るものである。

【００３３】また、水平方向は、６４０ドットに変換す
る必要があり、この実施例では、１２ドットを１０ドッ
トに変換することにより、６４０ドットしている。

【００３４】このような垂直／水平変換を行うことによ
り、スクェアピクセルに対応するＶＧＡフォーマットの
画像データの出力が可能となる。

【００３５】図２は、フォーマット変換手段５の構成を
示すブロック図であり、図３および図４は、このフォー
マット変換手段５に入力される信号、すなわち映像信号
処理手段４の出力信号を示しており、図３および図４
は、時間軸を異ならせて水平期間の開始および垂直期間
の開始をそれぞれ示している。

【００３６】図３（Ａ）はドットクロックＤＣＬＫ、図
３（Ｂ）は水平期間の開始を示す水平開始信号ＬＳＴ
Ｎ、図３（Ｃ）は輝度信号、図３（Ｄ）は色信号をそれ
ぞれ示しており、図４（Ｂ）は垂直期間の開始を示す垂
直開始信号ＦＳＴＮ、図４（Ｃ）は輝度信号および色信
号を示しいる。

【００３７】図３に示されるように、水平ブランキング
期間の終了と同時に、ドットクロックＤＣＬＫおよび水
平開始信号ＬＳＴＮが立ち上がり、有効な輝度信号およ
び色信号が入力される。

【００３８】図４に示されるように、垂直ブランキング
期間の終了と同時に、水平開始信号ＬＳＴＮおよび垂直
開始信号ＦＳＴＮが立ち上がり、有効な輝度信号および
色信号が入力される。この垂直開始信号ＦＳＴＮおよび
水平開始信号ＬＳＴＮは、垂直、水平の駆動信号ＶＤ、
ＨＤから形成される。

【００３９】この実施例のフォーマット変換手段５は、
図２に示されるように、垂直開始信号ＦＳＴＮおよび水
平開始信号ＬＳＴＮに基づいて、垂直方向に有効な２４
０ラインに対応する期間に亘ってアクティブとなるスタ
ート信号ＳＴＡＲＴを出力する垂直有効タイミング発生
部２５と、水平方向のドット数の変換を行う１２→１０
ドット変換部２４とを備えている。

【００４０】垂直有効タイミング発生部２５は、上４ラ
インを削除するための第１ＬＳＴＮ信号カウンタ２１
と、有効な２４０ラインをカウントするための第２ＬＳ
ＴＮ信号カウンタ２２と、これらカウンタ２１，２２の
出力に基づいて、上４ラインを除いた後の有効な２４０
ラインの期間に亘ってアクティブなスタート信号ＳＴＡ
ＲＴを出力するＳＴＡＲＴ信号発生部２３とを備えてい
る。

【００４１】図５は、かかる垂直有効タイミング発生部
２５の動作を説明するためのタイミングチャートであ
り、同図（Ａ）は垂直開始信号ＦＳＴＮ、同図（Ｂ）は
水平開始信号ＬＳＴＮ、同図（Ｃ）は第１ＬＳＴＮ信号
カウンタ２１の出力、同図（Ｄ）は第２ＬＳＴＮ信号カ
ウンタ２２の出力、同図（Ｅ）はスタート信号ＳＴＡＲ
Ｔをそれぞれ示している。

【００４２】この図５に示されるように、第１ＬＳＴＮ
信号カウンタ２１は、垂直開始信号ＦＳＴＮがアクティ
ブであるときの水平開始信号ＬＳＴＮの立ち下がりでク
リアされ、水平開始信号の立ち下がりを４までカウント
する。第２ＬＳＴＮ信号カウンタ２２は、垂直開始信号
ＦＳＴＮがアクティブであるときの水平開始信号ＬＳＴ
Ｎの立ち下がりでクリアされ、スタート信号ＳＴＡＲＴ
がアクティブな期間において、水平開始信号ＬＳＴＮの
立ち下がりをカウントしていき、カウント値が２４０に
達したときに、スタート信号ＳＴＡＲＴを非アクティブ
にするための出力をＳＴＡＲＴ信号発生部２３に与え
る。ＳＴＡＲＴ信号発生部２３は、第１ＬＳＴＮ信号カ
ウンタ２１のカウント値が４になった直後の水平開始信
号ＬＳＴＮの立ち上がりでスタート信号ＳＴＡＲＴをア
クティブにするとともに、第２ＬＳＴＮ信号カウンタ２
２のカウント値が２４０になったときに、スタート信号
ＳＴＡＲＴを非アクティブにする。

【００４３】すなわち、この垂直有効タイミング発生部
２５では、上４ライン、下３ラインを除いた２４０ライ
ンに対応する期間に亘ってアクティブなスタート信号Ｓ
ＴＡＲＴを出力することになる。

【００４４】水平方向のドット数の変換を行う１２→１
０ドット変換部２４としては、１２ドットから２ドット
を間引く方法と、１２ドットそれぞれのデータに係数を
かけて演算にて求める方法があるが、この実施例では、
演算にて求めるようにしている。

【００４５】ここで、映像信号処理手段４からの画像デ
ータは、ドットクロックＤＣＬＫに同期して１ライン間
連続して送られており、したがって、かかる画像データ
の１２ドットに対して１０ドットを出力する場合、出力
には、ドットクロックＤＣＬＫの１０／１２の周期の信
号を用いるか、あるいは、ドットクロックＤＣＬＫに同
期して演算結果を出力するのであれば、２ドット分無効
なデータを挿入しなければならないことになる。

【００４６】この実施例では、ドットクロックＤＣＬＫ
に同期して演算結果を出力するとともに、２ドット分無
効なデータを挿入するようにしており、出力されるデー
タの有効無効を示すデータアクティブ信号ＤＴＡＣＴＶ
を発生させるようにしている。

【００４７】図６は、１２→１０ドット変換部２４にお
ける以上の動作を説明するためのタイミングチャートで
あり、同図（Ａ）はドットクロックＤＣＬＫ、同図
（Ｂ）は水平開始信号ＬＳＴＮ、同図（Ｃ）はドットＮ
ｏ．、同図（Ｄ）は演算結果である出力データ、同図
（Ｅ）は出力データの有効無効を示すデータアクティブ
信号ＤＴＡＣＴＶをそれぞれ示している。

【００４８】ここで、出力データに付されているＮｏ．
は、演算に用いられたドットＮｏ．を示しており、例え
ば、１＋２は、ドットＮｏ．１とドットＮｏ．２の画像
データを演算して算出されたことを示している。

【００４９】この演算は、単なる加算ではなく、実際に
は、それぞれに重み付けされており、この実施例では、
以下のような演算を行うものである。

【００５０】変換後第０ドット＝変換前第０ドット変換後第１ドット＝（変換前第１ドット×４＋変換前第
２ドット×１）÷５変換後第２ドット＝（変換前第２ドット×３＋変換前第
３ドット×２）÷５変換後第３ドット＝（変換前第３ドット×２＋変換前第
４ドット×３）÷５変換後第４ドット＝（変換前第４ドット×１＋変換前第
５ドット×４）÷５変換後第５ドット以降は、変換後第０ドット以降と同様
である。

【００５１】この出力データには、１２ドットに対して
２ドット分の無効データが挿入されており、この実施例
では、図６に示されるように変換前の第１ドットおよび
第７ドットに対応する位置に無効データが挿入されてい
る。

【００５２】出力データの有効無効を示すデータアクテ
ィブ信号ＤＴＡＣＴＶは、１２→１０ドット変換部２４
に設けられているドットＮｏ．をカウントするドットカ
ウンタ（図示せず）のカウント値をデコードして形成さ
れる。

【００５３】なお、色信号については、６ドットから１
ドットを単に間引くようにしている。

【００５４】このデータアクティブ信号ＤＴＡＣＴＶに
は、上述のスタート信号ＳＴＡＲＴがＡＮＤ処理されて
図２に示されるデータ有効タイミング信号として出力さ
れる。したがって、フォーマット変換手段５の後段で
は、データ有効タイミング信号がアクティブな期間のみ
変換映像データを取り込むことにより、６４０ドット×
２４０ドットのスクェアピクセルに対応したＶＧＡデー
タを受け取ることが可能となる。

【００５５】このように、撮像手段１のＣＣＤからの画
像データを、Ａ／Ｄ変換した後にデジタル処理してスク
ェアピクセルに対応する画像データを得るようにしてい
るので、従来例のようにアナログ信号に一旦変換した後
にＡ／Ｄ変換を行う場合に比べて、画質の劣化がなく、
高品質の画像を提供できることになり、しかも、従来例
のように、スクェアピクセル対応のＣＣＤに限定される
といったこともない。

【００５６】さらに、出力される画像データは、デジタ
ルであり、パソコンやワークステーションに取り込む際
に、Ａ／Ｄ変換等が不要となり、これによって、パソコ
ンやワークステーション側のインターフェイスが、現在
のアナログ入力に対応したものに比べて簡単な構成で実
現できることになる。

【００５７】図７は、本発明の他の実施例のフォーマッ
ト変換手段５のブロック図であり、このフォーマット変
換手段５の前段までの構成は、図１の実施例と同様であ
る。

【００５８】この実施例では、モードの指定に応じて、
上述の実施例と同様のスクェアピクセル対応のＶＧＡ
（６４０×４８０ドット）フォーマット（第１のフォー
マット）に変換し、あるいは、ＶＧＡフォーマットのド
ット数およびライン数を１／２にした３２０×２４０ド
ット（以下「ＱＶＧＡ」という）のフォーマット（第２
のフォーマット）に変換し、あるいは、ＱＶＧＡフォー
マットのドット数およびライン数を１／２にした１６０
×１２０ドット（以下「Ｑ²ＶＧＡ」という）のフォー
マット（第３のフォーマット）に変換するものである。

【００５９】このため、図１の映像信号処理手段４から
の画像データを、上述の実施例と同様に、ＶＧＡフォー
マットに変換するとともに、データ有効タイミング信号
を発生するＶＧＡ変換手段３１（第１変換手段）と、こ
のＶＧＡフォーマットをＱＶＧＡフォーマットに変換す
るＱＶＧＡ変換手段３２（第２変換手段）と、このＱＶ
ＧＡフォーマットをＱ²ＶＧＡフォーマットに変換する
Ｑ₂ＶＧＡ変換手段３３（第３変換手段）と、図示しな
いマイクロコンピュータや操作スイッチ等からの変換モ
ードを指定するモード指定信号に応じて、各変換手段３
１，３２，３３の変換動作を禁止あるいは許容する有効
／無効制御手段３４とを備えている。

【００６０】ＶＧＡ変換手段３１の構成は、上述の実施
例と同様であるので、その説明を省略する。

【００６１】ＶＧＡ変換手段３１からのＶＧＡフォーマ
ットを、ＱＶＧＡフォーマットに変換するＱＶＧＡ変換
手段３２は、垂直方向については、奇数フィールドある
いは偶数フィールドの一方のみのデータを処理すること
により、２４０ラインに変換し、水平方向については、
隣接する２ドットの平均値を取ることにより、３２０ド
ットに変換するものである。

【００６２】フィールドの識別は、例えば、図１の駆動
手段７に使用される一般的なタイミングＩＣなどから出
力されるフィールド識別パルスを用いて行う。

【００６３】水平方向について、上述の実施例と同様
に、画像データを、ドットクロックＤＣＬＫに同期させ
て入力および出力を行う場合には、２ドットに対して１
ドットの無効データを挿入する必要があり、このため、
この実施例では、有効なデータのタイミングを示す第１
データアクティブ信号ＤＴＡＣＴＶ１を発生させる。

【００６４】図８は、このＱＶＧＡ変換手段３２の変換
動作を説明するためのタイミングチャートであり、同図
（Ａ）はドットクロックＤＣＬＫ、同図（Ｂ）は水平開
始信号ＬＳＴＮ、同図（Ｃ）はＶＧＡ変換手段３１から
のＶＧＡ出力データ、同図（Ｄ）はＶＧＡ出力データの
有効無効を示すデータアクティブ信号ＤＴＡＣＴＶ、同
図（Ｅ）はドットクロックＤＣＬＫと１ドットクロック
遅れたデータアクティブ信号ＤＴＡＣＴＶとのＡＮＤ出
力であるクロック信号ＶＣＬＫ、同図（Ｆ）は隣接する
２ドットの平均値演算結果、同図（Ｇ）は出力データの
有効無効を示す第１データアクティブ信号ＤＴＡＣＴＶ
１をそれぞれ示している。

【００６５】ＱＶＧＡ変換手段３２における水平方向の
演算は、隣接データ同士の平均値を出力する演算器を用
いるとともに、クロックとして、ドットクロックＤＣＬ
Ｋ、クロックイネーブルとして、データアクティブ信号
ＤＴＡＣＴＶを用い、これによって、ＶＧＡ変換時の有
効なデータのみが演算器に入力されるようにしている。

【００６６】また、クロックイネーブルの替わりに、ド
ットクロックＤＣＬＫと、１ドットクロック遅れたデー
タアクティブ信号ＤＴＡＣＴＶとのＡＮＤ出力であるク
ロック信号ＶＣＬＫをクロックとして用いてもよく、こ
の場合の回路構成は、図９に示されるように、２段のフ
リップフロップ８１，８２および演算器８３とからな
る。

【００６７】第１データアクティブ信号ＤＴＡＣＴＶ１
は、クロック信号ＶＣＬＫの立ち上がりによってレベル
が反転する信号である。

【００６８】ＱＶＧＡ変換手段３２のＱＶＧＡ出力デー
タの有効無効を示すデータ有効タイミング信号は、この
第１データアクティブ信号ＤＴＡＣＴＶ１と上述のフィ
ールド識別パルスとのＡＮＤ出力であり、このデータ有
効タイミング信号が、ＱＶＧＡ出力と共に、Ｑ²ＶＧＡ
変換手段３２に与えられる。

【００６９】次に、ＱＶＧＡ変換手段３２からのＱＶＧ
Ａフォーマットを、Ｑ²ＶＧＡフォーマットに変換する
Ｑ²ＶＧＡ変換手段３３について説明する。

【００７０】このＱ₂ＶＧＡ変換手段３３では、ＱＶＧ
Ａフォーマットの画像データを、垂直水平共に１／２に
変換するものである。

【００７１】先ず、垂直方向については、２ラインのデ
ータの平均値を演算して１ラインにまとめる方法と、簡
単に１ライン間引く方法とがあるが、この実施例では、
２ラインのデータの平均値を演算して１ラインにまとめ
るようにしている。このため、有効なデータが、２ライ
ンに１ラインとなるので、ラインの有効／無効を示すラ
インアクティブ信号ＬＮＡＶ信号を発生させる。

【００７２】水平方向については、ＱＶＧＡ変換手段３
２による変換と同様に、隣接する２ドットの平均値を取
ることにより変換を行い、変換データの有効／無効を示
す第２データアクティブ信号ＤＴＡＣＴＶ２を発生させ
る。

【００７３】図１０は、このＱ²ＶＧＡ変換手段３３の
ブロック図である。

【００７４】ラインメモリ制御回路９１は、ＱＶＧＡ出
力データをラインメモリ９２に書き込むとともに、１ラ
イン前のデータが読み出されるように制御し、これによ
って、垂直１／２演算器９３では、１ライン前のＱＶＧ
Ａ出力データと現在のＱＶＧＡ出力データとの平均値を
算出する。このデータが、水平演算器９４に入力されて
隣接ドットとの平均値の算出が行われる。

【００７５】ライン有効／無効指示信号発生部９５で
は、図１１（Ｃ）に示されるスタート信号ＳＴＡＲＴと
図１１（Ｂ）に示される水平開始信号ＬＳＴＮとに基づ
いて、１ラインおきにアクティブとなる図１１（Ｄ）に
示されるラインアクティブ信号ＬＮＡＶを発生する。

【００７６】ドット有効／無効指示信号発生部９６で
は、図１２（Ｂ）に示される水平開始信号ＬＳＴＮ、図
１２（Ｅ）に示される第１データアクティブ信号ＤＴＡ
ＣＴＶ１および図１２（Ａ）に示されるドットクロック
ＤＣＬＫに基づいて、第１データアクティブ信号ＤＴＡ
ＣＴＶ１の１つおきにアクティブとなる第２データアク
ティブ信号ＤＴＡＣＴＶ２を発生する。

【００７７】水平１／２演算器９４において、ＱＶＧＡ
変換に使用した図１２（Ｃ）に示されるクロック信号Ｖ
ＣＬＫをクロックに用いて図１２（Ｆ）に示される演算
結果を得るためには、実際に入力される隣接データを平
均化しても得ることは出来ず、１ドット離れたデータ間
の演算を行う必要がある。

【００７８】このため、この実施例では、水平１／２演
算器９４は、図１３に示されるように、３段のフリップ
フロップ１２１〜１２３を設け、初段のフリップフロッ
プ１２１の出力と第３段のフリップフロップ１２３の出
力とを演算器１２５で演算するように構成している。

【００７９】Ｑ²ＶＧＡ変換手段３３のＱ²ＶＧＡ出力デ
ータの有効無効を示すデータ有効タイミング信号は、第
１データアクティブ信号ＤＴＡＣＴＶ１、上述のフィー
ルド識別パルス、ラインアクティブ信号ＬＮＡＶおよび
第２データアクティブ信号ＤＴＡＣＴＶ２のＡＮＤ出力
であり、このデータ有効タイミング信号が、Ｑ²ＶＧＡ
出力と共に出力される。

【００８０】図７に示される有効／無効制御手段３４
は、モード指定に応じて、例えば、ＶＧＡモードが指定
されたときには、ＶＧＡ変換手段３１による変換動作の
みを許容し、後段のＱＶＧＡ変換手段３２およびＱ²Ｖ
ＧＡ変換手段３３の変換動作を禁止してＶＧＡ変換手段
３１からのＶＧＡ出力データおよびデータ有効タイミン
グ信号をスルーで通過させ、また、ＱＶＧＡモードが指
定されたときには、ＶＧＡ変換手段３１およびＱＶＧＡ
変換手段３２による変換動作を許容し、後段のＱ²ＶＧ
Ａ変換手段３３の変換動作を禁止してＱＶＧＡ変換手段
３２からのＱＶＧＡ出力データおよびデータ有効タイミ
ング信号をスルーで通過させ、また、Ｑ²ＶＧＡモード
が指定されたときには、すべての変換手段３１，３２，
３３の変換動作を許容する。

【００８１】このように、ＶＧＡ変換手段３１の後段
に、ＱＶＧＡ変換手段３２およびＱ^２ＶＧＡ変換手段３
３を設けることにより、単独で各変換を行う場合に比べ
て、比較的簡単な回路構成で、複数のフォーマットへの
変換が可能となる。

【００８２】しかも、共通のドットクロックＤＣＬＫで
画像データを各変換手段３１〜３３に流すことができる
ので、画像データの速度の変換が不要になるとともに、
クロックラインの数が限定されるＦＰＧＡ（フィールド
プログラマブルゲートアレイ）等に好適に利用でき
る。

【００８３】図１４は、本発明の他の実施例のＱ²ＶＧ
Ａ変換手段３３のブロック図であり、図１０に対応する
部分には、同一の参照符号を付す。

【００８４】この実施例のＱ²ＶＧＡ変換手段３３は、
水平１／２演算器１３４を、ラインメモリ１３２の前段
に設けるとともに、ラインメモリ制御回路１３１に第２
データアクティブ信号ＤＴＡＣＴＶ２を入力し、ライン
メモリ１３２のラインメモリクロックを水平１／２変換
データの有効を示す第２データアクティブ信号ＤＴＡＣ
ＴＶ２に合わせるものである。

【００８５】図１５は、この実施例の動作を説明するた
めのタイミングチャートである。この実施例のラインメ
モリ１３２は、図１５（Ｇ）に示されるリセットパルス
によって読み出し、書き込みのポインタがリセットさ
れ、図１５（Ｈ）に示されるラインメモリクロックによ
って１データの読み出し、書き込みが行われ、同一アド
レスへの読み出し、書き込みが同時に行われるものであ
る。

【００８６】この実施例によれば、水平変換後のデータ
だけを書き込むので、図１０の構成に比べて、ラインメ
モリの容量を少なくすることができる。

【００８７】その他の構成は、上述の実施例と同様であ
る。

【００８８】図１６は、本発明のさらに他の実施例のフ
ォーマット変換手段５のブロック図であり、図７に対応
する部分には、同一の参照符号を付す。

【００８９】この実施例では、Ｑ²ＶＧＡ変換手段３３
の後段にエッヂ強調手段３５を設けるとともに、有効／
無効制御手段３６では、このエッヂ強調手段３５の強調
動作を禁止あるいは許容するようにしている。

【００９０】このエッヂ強調手段３５は、従来公知のエ
ッヂ強調用のフィルタから構成されており、各変換手段
３１〜３３における演算によって輪郭が不鮮明となった
画像の輪郭を強調するものである。

【００９１】その他の構成は、上述の実施例と同様であ
る。

【００９２】次に、本発明の他のフォーマット等への適
用について説明する。

【００９３】例えば、上述の実施例のような４１万画素
のＣＣＤの他に、２２万画素のＣＣＤ（３６２×５８２
画素）に対応することもでき、第１段階での変換がＣＩ
Ｆ（３５２×２８８ドット）であり、第２段階の変換が
ＱＣＩＦ（１７６×１４４ドット）である場合にも適用
できる。

【００９４】この場合には、上述の実施例のＶＧＡ変換
手段３１に相当する第１の変換手段で、例えば、ドット
数を左４ドット右６ドット分ずつ削除するとともに、一
方のフィールドのライン数を上３ライン分削除すること
により、ＣＩＦに変換し、この画像データを上述の実施
例のＱＶＧＡ変換手段３２をスルーで通過させ、Ｑ²Ｖ
ＧＡ変換手段３３で上述の実施例と同様に処理すること
により、ＱＣＩＦに変換できることになる。

【００９５】なお、このとき、Ｑ²ＶＧＡ変換手段３３
における水平方向の平均値の演算は、上述の実施例のよ
うに１ドット離れたドット間の演算ではなく、隣接ドッ
ト間の演算となるので、図１３の構成をそのまま利用す
ることができない。そこで、図１７に示されるように、
初段のフリップフロップ１２１または第２段のフリップ
フロップ１２２のいずかの出力を選択できるセレクタ１
２４を設け、上述の実施例と同様のＱ²ＶＧＡへの変換
またはＱＣＩＦへの変換を選択できるようにしてもよ
い。

【００９６】また、２７万画素のＣＣＤ（５１２×４９
２画素）に対応し、第１段階での変換がＱＶＧＡであ
り、第２段階での変換がＱ²ＶＧＡである場合にも本発
明を適用することがてきる。

【００９７】この場合には、上述の実施例のＶＧＡ変換
手段３１に相当する第１の変換手段で、例えば、ドット
数について、１６→１０の変換を行うとともに、一方の
フィールドのライン数を上下３ライン分ずつ削除するこ
とにより、ＱＶＧＡに変換し、この画像データを上述の
実施例のＱＶＧＡ変換手段３２をスルーで通過させ、図
１７の構成を有するＱ²ＶＧＡ変換手段３３で同様に処
理することにより、Ｑ²ＶＧＡに変換できることにな
る。

【００９８】このように、第２段階の変換には、図１７
の構成を有するＱ²ＶＧＡ変換手段３３を有効に利用で
きることになる。

【００９９】したがって、３つの変換手段３１〜３３を
１つの回路としてＡＳＩＣ化するような場合には、第１
段階の変換については、その用途に応じて個別に設計す
る必要があるが、第２段階の変換は、上述のようにＱ²
ＶＧＡ変換手段３３を共用できるので、ＡＳＩＣの汎用
性を高めることができるとともに、効率化を図ることが
できる。

【０１００】上述の実施例では、変換手段を３つ備えた
けれども、本発明の他の実施例として、変換手段は、２
つあるいは４つ以上でもよいのは勿論である。

【０１０１】

【発明の効果】以上のように本発明によれば、撮像手段
からの出力信号をＡ／Ｄ変換して得られるデジタル画像
データを、デジタル処理によってスクェアピクセルに対
応した画像データに変換するので、撮像手段からの出力
信号をＡ／Ｄ変換して得られるデジタル画像データを、
一旦アナログの画像データに変換した後に、再びＡ／Ｄ
変換する従来例に比べて画質の劣化がなく高品質な画像
を提供できるとともに、撮像手段の撮像素子としてスク
ェアピクセル対応のＣＣＤ以外のＣＣＤを使用すること
ができる。

【０１０２】本発明によれば、フォーマット変換手段
は、第１〜第３変換手段および各変換動作を制御する制
御手段を備えているので、複数のフォーマットに対応で
き、さらに、フォーマット変換手段は、変換された画像
データの輪郭を強調する輪郭強調手段を備えているの
で、輪郭の鮮明な画像を得ることができる。

【０１０３】本発明によれば、各変換手段では、同一の
クロックに同期して画像データの入出力が行われるとと
もに、変換されたフォーマットの画像データであること
を示すデータ有効タイミング信号を発生させるので、単
一のクロックで画像データを流すことができ、変換され
るフォーマットに応じてデータの速度を変換する必要が
ない。

【０１０４】本発明によれば、第３変換手段の第３変換
部は、演算処理によってドット数を１／２にする水平演
算部を有し、該水平演算部は、演算対象データとして隣
接する両ドットのデータまたは１ドット離れた両ドット
のデータのいずれかを選択できるので、異なるフォーマ
ットへの変換に対応できることになる。

【０１０５】本発明によれば、第３変換部のラインモリ
には、水平方向演算部でドット数が１／２された画像デ
ータが書き込みあるいは読み出されるので、ライン数を
変換した後にドット数を変換する構成に比べてラインメ
モリの容量を低減できることになる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１のフォーマット変換手段のブロック図であ
る。

【図３】図１のフォーマット変換手段への入力信号のタ
イミングチャートである。

【図４】図１のフォーマット変換手段への入力信号のタ
イミングチャートである。

【図５】図１のフォーマット変換手段の垂直変換動作を
説明するためのタイミングチャートである。

【図６】図１のフォーマット変換手段の水平変換動作を
説明するためのタイミングチャートである。

【図７】本発明の他の実施例のフォーマット変換手段の
ブロック図である。

【図８】ＱＶＧＡ変換動作を説明するためのタイミング
チャートである。

【図９】水平１／２変換を行う演算部のブロック図であ
る。

【図１０】Ｑ²ＶＧＡ変換手段のブロック図である。

【図１１】Ｑ²ＶＧＡ変換手段の変換動作を説明するた
めのタイミングチャートである。

【図１２】Ｑ²ＶＧＡ変換手段の変換動作を説明するた
めのタイミングチャートである。

【図１３】水平１／２変換を行う演算部のブロック図で
ある。

【図１４】本発明の他の実施例のＱ²ＶＧＡ変換手段の
ブロック図である。

【図１５】図１４の動作を説明するためのタイミングチ
ャートである。

【図１６】本発明の他の実施例のフォーマット変換手段
のブロック図である。

【図１７】本発明の他の実施例の演算部のブロック図で
ある。

【符号の説明】

１撮像手段２前処理手段３Ａ／Ｄ変換手段４映像信号処理手段５フォーマット変換手段３１ＶＧＡ変換手段３２ＱＶＧＡ変換手段３３Ｑ²ＶＧＡ変換手段３４有効／無効制御手段３５エッヂ強調手段

Claims

【特許請求の範囲】

【請求項１】入射する被写体からの撮像光を電気信号
に変換する撮像手段と、撮像手段からの出力信号に対して、雑音の抑制、自動利
得制御などの前処理を行う前処理手段と、前処理手段からの出力信号をデジタル信号に変換するＡ
／Ｄ変換手段と、Ａ／Ｄ変換手段から出力されたデジタルデータから輝度
信号および色信号を分離する信号処理手段と、信号処理手段から出力されたデジタル画像データをデジ
タル処理によってスクェアピクセルに対応したフォーマ
ットの画像データに変換するフォーマット変換手段と、を備えたことを特徴とする画像変換装置。
【請求項２】前記フォーマット変換手段は、信号処理
手段から出力されたデジタル画像データをスクェアピク
セルに対応した第１のフォーマットの画像データに変換
する第１変換手段と、この第１のフォーマットに変換さ
れた画像データを、ライン数およびドット数が１／２の
第２のフォーマットの画像データに変換する第２変換手
段と、この第２のフォーマットに変換された画像データ
を、ライン数およびドット数が１／２の第３のフォーマ
ットの画像データに変換する第３変換手段と、変換すべ
きフォーマットを指定する指定信号に応じて、前記各変
換手段の変換動作を制御する制御手段とを備えるもので
ある請求項１記載の画像変換装置。
【請求項３】前記フォーマット変換手段は、変換され
た画像データの輪郭を強調する輪郭強調手段を備えるも
のである請求項２記載の画像変換装置。
【請求項４】前記第１変換手段は、クロックに同期し
て入力されるデジタル画像データを、前記第１のフォー
マットの画像データを含む画像データに変換して前記ク
ロックに同期して出力する第１変換部と、前記第１のフ
ォーマットの画像データであることを示すデータ有効タ
イミング信号を発生する第１タイミング信号発生部とを
有し、前記第２変換手段は、前記クロックに同期して入力され
る前記第１のフォーマットの画像データを、前記第２の
フォーマットの画像データを含む画像データに変換して
前記クロックに同期して出力する第２変換部と、前記第
２のフォーマットの画像データであることを示すデータ
有効タイミング信号を発生する第２タイミング信号発生
部とを有し、前記第３変換手段は、前記クロックに同期して入力され
る前記第２のフォーマットの画像データを含む画像デー
タを、前記第３のフォーマットの画像データを含む画像
データに変換して前記クロックに同期して出力する第３
変換部と、前記第３のフォーマットの画像データである
ことを示すデータ有効タイミング信号を発生する第３タ
イミング信号発生部とを有するものである請求項２また
は３記載の画像変換装置。
【請求項５】前記第２変換部は、第１のフォーマット
の画像データの奇数または偶数フィールドの一方のフィ
ールドの画像データを選択処理してライン数を１／２に
するものであり、前記第３変換部は、演算処理によってドット数を１／２
にする水平演算部を有し、該水平演算部は、演算対象デ
ータとして隣接する両ドットのデータまたは１ドット離
れた両ドットのデータのいずれかを選択できるものであ
る請求項４記載の画像変換装置。
【請求項６】前記第３変換部は、演算処理によってラ
イン数を１／２にする垂直演算部と、演算処理によって
ドット数を１／２にする水平演算部とを有し、前記垂直演算部は、前記水平演算部でドット数が１／２
に変換された画像データが書き込まれるとともに、読み
出されるラインメモリを備え、このラインメモリから読
み出される画像データと前記水平演算部からの画像デー
タとの演算処理を行うものである請求項４記載の画像変
換装置。
【請求項７】前記第１のフォーマットが、解像度６４
０×４８０ドットのＶＧＡフォーマットである請求項２
ないし６のいずれかに記載の画像変換装置。
【請求項８】前記第１のフォーマットが、解像度３５
２×２８８ドットのＣＩＦである請求項２ないし６のい
ずれかに記載の画像変換装置。