JPH0851631A - トランスコーディング方法及び装置 - Google Patents
トランスコーディング方法及び装置Info
- Publication number
- JPH0851631A JPH0851631A JP7163680A JP16368095A JPH0851631A JP H0851631 A JPH0851631 A JP H0851631A JP 7163680 A JP7163680 A JP 7163680A JP 16368095 A JP16368095 A JP 16368095A JP H0851631 A JPH0851631 A JP H0851631A
- Authority
- JP
- Japan
- Prior art keywords
- substep
- output terminal
- subassembly
- decoding
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 42
- 230000015654 memory Effects 0.000 claims abstract description 27
- 239000013598 vector Substances 0.000 claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 claims description 46
- 238000013139 quantization Methods 0.000 claims description 33
- 238000009825 accumulation Methods 0.000 claims description 6
- 230000009466 transformation Effects 0.000 claims description 4
- 230000001131 transforming effect Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000009467 reduction Effects 0.000 description 5
- 241001050985 Disco Species 0.000 description 2
- 241000023320 Luma <angiosperm> Species 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- OSWPMRLSEDHDFF-UHFFFAOYSA-N methyl salicylate Chemical compound COC(=O)C1=CC=CC=C1O OSWPMRLSEDHDFF-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/147—Discrete orthonormal transforms, e.g. discrete cosine transform, discrete sine transform, and variations therefrom, e.g. modified discrete cosine transform, integer transforms approximating the discrete cosine transform
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/30—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using hierarchical techniques, e.g. scalability
- H04N19/37—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using hierarchical techniques, e.g. scalability with arrangements for assigning different transmission priorities to video input data or to video coded data
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/40—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using video transcoding, i.e. partial or full decoding of a coded input stream followed by re-encoding of the decoded output stream
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/30—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using hierarchical techniques, e.g. scalability
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Signal Processing (AREA)
- Data Mining & Analysis (AREA)
- Multimedia (AREA)
- Discrete Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Databases & Information Systems (AREA)
- Algebra (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 簡単且つ安価に実現しうるトランスコーディ
ング装置を提供することにある。 【構成】 画像系列を表す符号化ディジタル信号をトラ
ンスコーディングする装置であり、この装置は可変長復
号化チャネル１２の後段に可変長符号化チャネル１３を
具える。本発明では、これらの２つのチャネル間に直列
に予測サブアセンブリ１４０を接続する。このサブアセ
ンブリは、前記符号化チャネル１３の予測出力端子及び
入力端子間に接続された第１減算器１１４と前記復号化
チャネル１２の出力端子及び前記符号化サブアセンブリ
の入力端子間の第２減算器４５との間に、画像メモリ４
１及び前画像に対する現画像の動きを表す動きベクトル
基づく動き補償回路４２を直列に具える。他の実施例で
は、前記予測サブアセンブリに少なくとの２つ、一般に
所望の画質レベルと同数の複数の符号化及び復号化チャ
ネルを直列に配置する。
ング装置を提供することにある。 【構成】 画像系列を表す符号化ディジタル信号をトラ
ンスコーディングする装置であり、この装置は可変長復
号化チャネル１２の後段に可変長符号化チャネル１３を
具える。本発明では、これらの２つのチャネル間に直列
に予測サブアセンブリ１４０を接続する。このサブアセ
ンブリは、前記符号化チャネル１３の予測出力端子及び
入力端子間に接続された第１減算器１１４と前記復号化
チャネル１２の出力端子及び前記符号化サブアセンブリ
の入力端子間の第２減算器４５との間に、画像メモリ４
１及び前画像に対する現画像の動きを表す動きベクトル
基づく動き補償回路４２を直列に具える。他の実施例で
は、前記予測サブアセンブリに少なくとの２つ、一般に
所望の画質レベルと同数の複数の符号化及び復号化チャ
ネルを直列に配置する。
Description
【０００１】
【産業上の利用分野】本発明は画像系列に対応する符号
化されたディジタル信号をトランスコーディングする方
法及びこの方法の変形に関するものである。本発明はま
たこの方法又はその変形を実施するトランスコーディン
グ装置にも関するものである。
化されたディジタル信号をトランスコーディングする方
法及びこの方法の変形に関するものである。本発明はま
たこの方法又はその変形を実施するトランスコーディン
グ装置にも関するものである。
【０００２】
【従来の技術】トランスコーディングとは、ここでは、
所定のビットレートを有するデータストリームを異なる
ビットレートを有する別のデータストリームに変換する
処理を意味する。本発明はデータストリームをＭＰＥＧ
標準に従ってトランスコーディングするのに特に好適で
ある（ここでＭＰＥＧは１９９０年に設立された国際標
準化機構ＩＳＯの一専門委員会である”Moving Picture
Eeperts Group" の略称であり、このＭＰＥＧ標準は動
画の伝送及び蓄積用にこの委員会が採用したものであ
り、ＩＳＯにより多くの刊行物に公表されている）。こ
のＭＰＥＧ標準は、例えば”Communications of the AC
M", April 91, vol.34, no.4, pp.46-45, に発表された
D. LeGall の論文" MPEG: A Video Compression Standa
rd for Multimedia" に記載されている。
所定のビットレートを有するデータストリームを異なる
ビットレートを有する別のデータストリームに変換する
処理を意味する。本発明はデータストリームをＭＰＥＧ
標準に従ってトランスコーディングするのに特に好適で
ある（ここでＭＰＥＧは１９９０年に設立された国際標
準化機構ＩＳＯの一専門委員会である”Moving Picture
Eeperts Group" の略称であり、このＭＰＥＧ標準は動
画の伝送及び蓄積用にこの委員会が採用したものであ
り、ＩＳＯにより多くの刊行物に公表されている）。こ
のＭＰＥＧ標準は、例えば”Communications of the AC
M", April 91, vol.34, no.4, pp.46-45, に発表された
D. LeGall の論文" MPEG: A Video Compression Standa
rd for Multimedia" に記載されている。
【０００３】トランスコーディングの問題は、一つの信
号輸送手段が他の信号輸送手段とインタフェースする場
合に起こりうる。例えば、（衛星により送信されるよう
な）９Ｍビット／秒のＭＰＥＧ圧縮ビデオ信号を限られ
たケーブル容量のケーブルヘッドエンドで中継する必要
がある場合には、ケーブルヘッドエンドはこの入信号を
低ビットレート、例えば５Ｍビット／秒で中継しなけれ
ばならない。従って、特定のトランスコーディング問題
はビットレート変換にあり、基本的にはトランスコーダ
は直列に接続されたデコーダ及びエンコーダからなる。
号輸送手段が他の信号輸送手段とインタフェースする場
合に起こりうる。例えば、（衛星により送信されるよう
な）９Ｍビット／秒のＭＰＥＧ圧縮ビデオ信号を限られ
たケーブル容量のケーブルヘッドエンドで中継する必要
がある場合には、ケーブルヘッドエンドはこの入信号を
低ビットレート、例えば５Ｍビット／秒で中継しなけれ
ばならない。従って、特定のトランスコーディング問題
はビットレート変換にあり、基本的にはトランスコーダ
は直列に接続されたデコーダ及びエンコーダからなる。
【０００４】米国特許第５２９４９７４号はＭＰＥＧ標
準とコンパチブルな慣例の構成のエンコーダを開示して
おり、このような構成のエンコーダの一例を本願の図２
に示す。図１はＭＰＥＧ型の慣例のデコーダの一例を示
す。
準とコンパチブルな慣例の構成のエンコーダを開示して
おり、このような構成のエンコーダの一例を本願の図２
に示す。図１はＭＰＥＧ型の慣例のデコーダの一例を示
す。
【０００５】図１の示すデコーダは復号化チャネル１２
を具え、この復号化チャネルは可変長復号化回路（ＶＬ
Ｄ）１、逆量子化回路（ＩＱ）２及び逆周波数変換回路
（例えば逆ディスクリートコサイン変換回路（ＩＤＣ
Ｔ）３ような逆直交変換回路）を直列に具える。このデ
コーダは、更に、動き補償段４を直列に具え、この段は
デコーダからの出力信号を受信する画像メモリ（ＭＥ
Ｍ）４１と、このメモリ４１の出力信号とデコーダが符
号化信号と同時に受信する動きベクトルＶ（伝送され及
び／又は蓄積される）とに基づく動き補償回路（ＣＯＭ
Ｐ）４２と、逆ディスクリートコサイン変換回路３の出
力信号と回路４２の出力信号を加算する加算器４３とを
直列に具え、この加算器の出力端子がデコーダの出力端
子とメモリ４１の入力端子の両方を構成する。
を具え、この復号化チャネルは可変長復号化回路（ＶＬ
Ｄ）１、逆量子化回路（ＩＱ）２及び逆周波数変換回路
（例えば逆ディスクリートコサイン変換回路（ＩＤＣ
Ｔ）３ような逆直交変換回路）を直列に具える。このデ
コーダは、更に、動き補償段４を直列に具え、この段は
デコーダからの出力信号を受信する画像メモリ（ＭＥ
Ｍ）４１と、このメモリ４１の出力信号とデコーダが符
号化信号と同時に受信する動きベクトルＶ（伝送され及
び／又は蓄積される）とに基づく動き補償回路（ＣＯＭ
Ｐ）４２と、逆ディスクリートコサイン変換回路３の出
力信号と回路４２の出力信号を加算する加算器４３とを
直列に具え、この加算器の出力端子がデコーダの出力端
子とメモリ４１の入力端子の両方を構成する。
【０００６】図２に示すエンコーダは、符号化及び復号
化チャネル１３と予測チャネル１０を具える。符号化及
び復号化チャネルは、周波数変換回路（同様に、例えば
ディスクリートコサイン変換回路（ＤＣＴ）５のような
直交変換回路）、量子化回路（Ｑ）６及び可変長符号化
回路（ＬＶＣ）７を直列に具え、回路６の出力側に、更
に、逆量子化回路（ＩＱ）８及び逆周波数変換回路（例
えば逆ディスクリートコサイン変換回路（ＩＤＣＴ）９
のような逆直交変換回路）を具える。以下の記載におい
て、回路７の出力端子は符号化出力端子といい、トラン
スコーダの出力端子を構成し、回路９の出力端子は予測
出力端子といい、予測チャネルの入力端子を構成する。
予測チャネルは、ブロックを再構成する加算器１０１
（本例では動画像の系列に対応する原ビデオ信号が各ｍ
×ｎ画素の同一サイズのブロックに分割されている）
と、画像メモリ（ＭＥＭ）１０２と、予め推定された動
きベクトルに基づく動き補償回路（ＣＯＭＰ）１０３
と、正入力端子にエンコーダの入力信号を受信し、負入
力端子に回路１０３の出力信号を受信してこれらの信号
の差のみを符号化する減算器１１とを具えるサブアセン
ブリからなる。加算器１０１は回路１０３からのこの出
力信号と符号化及び復号化チャネルからの予測出力信号
とを受信する。
化チャネル１３と予測チャネル１０を具える。符号化及
び復号化チャネルは、周波数変換回路（同様に、例えば
ディスクリートコサイン変換回路（ＤＣＴ）５のような
直交変換回路）、量子化回路（Ｑ）６及び可変長符号化
回路（ＬＶＣ）７を直列に具え、回路６の出力側に、更
に、逆量子化回路（ＩＱ）８及び逆周波数変換回路（例
えば逆ディスクリートコサイン変換回路（ＩＤＣＴ）９
のような逆直交変換回路）を具える。以下の記載におい
て、回路７の出力端子は符号化出力端子といい、トラン
スコーダの出力端子を構成し、回路９の出力端子は予測
出力端子といい、予測チャネルの入力端子を構成する。
予測チャネルは、ブロックを再構成する加算器１０１
（本例では動画像の系列に対応する原ビデオ信号が各ｍ
×ｎ画素の同一サイズのブロックに分割されている）
と、画像メモリ（ＭＥＭ）１０２と、予め推定された動
きベクトルに基づく動き補償回路（ＣＯＭＰ）１０３
と、正入力端子にエンコーダの入力信号を受信し、負入
力端子に回路１０３の出力信号を受信してこれらの信号
の差のみを符号化する減算器１１とを具えるサブアセン
ブリからなる。加算器１０１は回路１０３からのこの出
力信号と符号化及び復号化チャネルからの予測出力信号
とを受信する。
【０００７】これらのデコーダ及びエンコーダを組み合
わせてなるトランスコーダアセンブリを図３に示す。図
３はデコーダの回路１、２、３（ＶＬＤ，ＩＱ，ＩＤＣ
Ｔ）をこれに等価な素子、即ちチャネル１２（ＤＥＣＯ
Ｄで示す）と置き換えて簡略化してある。図３は、更
に、エンコーダ内の回路５、６、７をこれに実質的に等
価な素子、即ちチャネル１３（ＣＯＤＥＣで示す）と置
き換えて更に簡略化してある。上述したように、回路７
及び９の出力端子を符号化出力端子及び予測出力端子と
いう。上述したトランスコーディング方法及び装置のコ
ストは特に画像メモリのような幾つかの素子に依存す
る。
わせてなるトランスコーダアセンブリを図３に示す。図
３はデコーダの回路１、２、３（ＶＬＤ，ＩＱ，ＩＤＣ
Ｔ）をこれに等価な素子、即ちチャネル１２（ＤＥＣＯ
Ｄで示す）と置き換えて簡略化してある。図３は、更
に、エンコーダ内の回路５、６、７をこれに実質的に等
価な素子、即ちチャネル１３（ＣＯＤＥＣで示す）と置
き換えて更に簡略化してある。上述したように、回路７
及び９の出力端子を符号化出力端子及び予測出力端子と
いう。上述したトランスコーディング方法及び装置のコ
ストは特に画像メモリのような幾つかの素子に依存す
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は、もっ
と簡単に低コストで実施しうる上述した方法と同様のト
ランスコーディング方法を提供することにある。
と簡単に低コストで実施しうる上述した方法と同様のト
ランスコーディング方法を提供することにある。
【０００９】
【課題を解決するための手段】この目的のために、本発
明は、各現画像と関連する入力ディジタル信号の復号化
ステップに続いて符号化ステップを具え、画像系列に対
応する符号化されたディジタル信号をトランスコーディ
ングする方法において、前記復号化ステップと符号化ス
テップとの間に、予測ステップを具え、該予測ステップ
が、（ａ）前記符号化ステップ中の符号化エラーを決定
する第１減算サブステップと、（ｂ）前記符号化エラー
を蓄積する蓄積サブステップと、（ｃ）前記現画像と前
画像との間の動き補償を行うサブステップと、（ｄ）前
記復号化ステップ後に得られた復号された信号と前記動
き補償サブステップ後に得られた動き補償された信号と
を減算する第２減算サブステップとを直列に具え、前記
第２減算サブステップの出力を前記符号化ステップの入
力とすることを特徴とする。
明は、各現画像と関連する入力ディジタル信号の復号化
ステップに続いて符号化ステップを具え、画像系列に対
応する符号化されたディジタル信号をトランスコーディ
ングする方法において、前記復号化ステップと符号化ス
テップとの間に、予測ステップを具え、該予測ステップ
が、（ａ）前記符号化ステップ中の符号化エラーを決定
する第１減算サブステップと、（ｂ）前記符号化エラー
を蓄積する蓄積サブステップと、（ｃ）前記現画像と前
画像との間の動き補償を行うサブステップと、（ｄ）前
記復号化ステップ後に得られた復号された信号と前記動
き補償サブステップ後に得られた動き補償された信号と
を減算する第２減算サブステップとを直列に具え、前記
第２減算サブステップの出力を前記符号化ステップの入
力とすることを特徴とする。
【００１０】デコーダとエンコーダを効率よく組み合わ
せることにより、このように構成されたトランスコーデ
ィング方法は完全なデコーダと完全なエンコーダとをそ
のまま単に組み合わせたものと比較して複雑度の著しい
低減をもたらす。本発明は、デコーダで使用する動きベ
クトルを後段のエンコーダで再使用することができ、
（ＭＰＥＧ標準に従う画像群の構成がトランスコーダに
入力するデータストリーム及びこれから出るデータスト
リームに対し同一である場合には）エンコーダ内に通常
配置される動き推定回路を省略することができるという
事実に主として基づくものである。このように動きベク
トルを推定する必要がなくなると、トランスコーディン
グ装置の計算の複雑度を著しく低減する。同様に、ＭＰ
ＥＧ標準の場合には、画像を種々のモードで符号化しう
る。この場合、エンコーダはデコーダで使用されるイメ
ージ符号化又はフィールド符号化の選択に関する決定だ
けを再使用する。また、一群の画像内において、画像を
エンコーダに送る順序をＢ型の画像を予測しうるように
変更することが既知である（これらの画像は前画像及び
次画像を用いる２方向動き補償のために予測される）。
これらのＢ型画像を２画像周期だけ遅延し、この変更順
序を送信に使用し、もとの順序をデコーダ出力端でのみ
復元する。デコーダの後段にエンコーダを具えるこのト
ランスコーディング構成の場合には、他の画像順序付け
がエンコーダで必要になるため、このような画像順序復
元をデコーダ出力端で行わないほうが簡単である。最後
に、その入力データの殆どをデコーダからエンコーダへ
複写することができるので、復号された画像をトランス
コーディング装置内に使用可能に維持する必要がないた
め、先に復号された画像を蓄積するのに必要なメモリ容
量が減少する。
せることにより、このように構成されたトランスコーデ
ィング方法は完全なデコーダと完全なエンコーダとをそ
のまま単に組み合わせたものと比較して複雑度の著しい
低減をもたらす。本発明は、デコーダで使用する動きベ
クトルを後段のエンコーダで再使用することができ、
（ＭＰＥＧ標準に従う画像群の構成がトランスコーダに
入力するデータストリーム及びこれから出るデータスト
リームに対し同一である場合には）エンコーダ内に通常
配置される動き推定回路を省略することができるという
事実に主として基づくものである。このように動きベク
トルを推定する必要がなくなると、トランスコーディン
グ装置の計算の複雑度を著しく低減する。同様に、ＭＰ
ＥＧ標準の場合には、画像を種々のモードで符号化しう
る。この場合、エンコーダはデコーダで使用されるイメ
ージ符号化又はフィールド符号化の選択に関する決定だ
けを再使用する。また、一群の画像内において、画像を
エンコーダに送る順序をＢ型の画像を予測しうるように
変更することが既知である（これらの画像は前画像及び
次画像を用いる２方向動き補償のために予測される）。
これらのＢ型画像を２画像周期だけ遅延し、この変更順
序を送信に使用し、もとの順序をデコーダ出力端でのみ
復元する。デコーダの後段にエンコーダを具えるこのト
ランスコーディング構成の場合には、他の画像順序付け
がエンコーダで必要になるため、このような画像順序復
元をデコーダ出力端で行わないほうが簡単である。最後
に、その入力データの殆どをデコーダからエンコーダへ
複写することができるので、復号された画像をトランス
コーディング装置内に使用可能に維持する必要がないた
め、先に復号された画像を蓄積するのに必要なメモリ容
量が減少する。
【００１１】本発明は、更に、各現画像と関連する入力
ディジタル信号の復号化ステップに続いて符号化ステッ
プを具え、画像系列に対応する符号化されたディジタル
信号をトランスコーディングする方法において、前記復
号化ステップと符号化ステップとの間に、予測ステップ
を具え、該予測ステップが、（ａ）前記符号化ステップ
中の符号化エラーを決定する第１減算サブステップと、
（ｂ）周波数信号を空間信号に変換する第１変換サブス
テップと、（ｃ）前記第１変換サブステップ後に得られ
た信号を蓄積する蓄積サブステップと、（ｄ）前記現画
像と前画像との間の動き補償を行うサブステップと、
（ｅ）空間信号を周波数信号に変換する第２変換サブス
テップと、（ｆ）前記復号化ステップ後に得られた復号
された信号と前記第２変換サブステップ後に得られた信
号とを減算する第２減算サブステップとを直列に具え、
前記第２減算サブステップの出力を前記符号化ステップ
の入力とすることを特徴とする。
ディジタル信号の復号化ステップに続いて符号化ステッ
プを具え、画像系列に対応する符号化されたディジタル
信号をトランスコーディングする方法において、前記復
号化ステップと符号化ステップとの間に、予測ステップ
を具え、該予測ステップが、（ａ）前記符号化ステップ
中の符号化エラーを決定する第１減算サブステップと、
（ｂ）周波数信号を空間信号に変換する第１変換サブス
テップと、（ｃ）前記第１変換サブステップ後に得られ
た信号を蓄積する蓄積サブステップと、（ｄ）前記現画
像と前画像との間の動き補償を行うサブステップと、
（ｅ）空間信号を周波数信号に変換する第２変換サブス
テップと、（ｆ）前記復号化ステップ後に得られた復号
された信号と前記第２変換サブステップ後に得られた信
号とを減算する第２減算サブステップとを直列に具え、
前記第２減算サブステップの出力を前記符号化ステップ
の入力とすることを特徴とする。
【００１２】更に、２以上の画質レベルに従って画像を
分配する場合には、このような方法において、更に少な
くとも一つの追加の符号化ステップを付加し、符号化ス
テップの総数を所望の画質レベルの数に対応させること
ができる。
分配する場合には、このような方法において、更に少な
くとも一つの追加の符号化ステップを付加し、符号化ス
テップの総数を所望の画質レベルの数に対応させること
ができる。
【００１３】本発明の他の目的は、完全なデコーダと完
全なエンコーダを用いる慣例の実施装置より著しく簡単
且つ安価であるトランスコーディング装置をもたらすこ
のような方法の実施装置を提供することにある。
全なエンコーダを用いる慣例の実施装置より著しく簡単
且つ安価であるトランスコーディング装置をもたらすこ
のような方法の実施装置を提供することにある。
【００１４】この目的のために、本発明は、画像系列に
対応する符号化されたディジタル信号をトランスコーデ
ィングするために、 （Ａ）各現画像と関連する入力信号を復号する復号化サ
ブアセンブリと、 （Ｂ）符号化出力端子及び予測出力端子を有する符号化
サブアセンブリとを具えたトランスコーディング装置に
おいて、 （Ｃ）前記復号化サブアセンブリの出力端子と前記符号
化サブアセンブリの入力端子との間に予測サブアセンブ
リを具え、該予測サブアセンブリが、（ａ）その正及び
負入力端子が前記符号化サブアセンブリの予測出力端子
及び入力端子にそれぞれ接続された第１減算器、及びそ
の正入力端子及び出力端子が前記復号化サブアセンブリ
の出力端子及び前記符号化サブアセンブリの入力端子に
それぞれ接続された第２減算器と、（ｂ）前記第１減算
器の出力端子と前記第２減算器の負入力端子との間に直
列に接続された画像メモリ及び前画像に対する現画像の
動きを表す動きベクトル基づく動き補償回路と、を具え
たことを特徴とする。
対応する符号化されたディジタル信号をトランスコーデ
ィングするために、 （Ａ）各現画像と関連する入力信号を復号する復号化サ
ブアセンブリと、 （Ｂ）符号化出力端子及び予測出力端子を有する符号化
サブアセンブリとを具えたトランスコーディング装置に
おいて、 （Ｃ）前記復号化サブアセンブリの出力端子と前記符号
化サブアセンブリの入力端子との間に予測サブアセンブ
リを具え、該予測サブアセンブリが、（ａ）その正及び
負入力端子が前記符号化サブアセンブリの予測出力端子
及び入力端子にそれぞれ接続された第１減算器、及びそ
の正入力端子及び出力端子が前記復号化サブアセンブリ
の出力端子及び前記符号化サブアセンブリの入力端子に
それぞれ接続された第２減算器と、（ｂ）前記第１減算
器の出力端子と前記第２減算器の負入力端子との間に直
列に接続された画像メモリ及び前画像に対する現画像の
動きを表す動きベクトル基づく動き補償回路と、を具え
たことを特徴とする。
【００１５】本発明は、更に、画像系列に対応する符号
化されたディジタル信号をトランスコーディングするた
めに、 （Ａ）各現画像と関連する入力信号を復号する復号化サ
ブアセンブリと、 （Ｂ）符号化出力端子及び予測出力端子を有する符号化
サブアセンブリとを具えたトランスコーディング装置に
おいて、 （Ｃ）前記復号化サブアセンブリの出力端子と前記符号
化サブアセンブリの入力端子との間に予測サブアセンブ
リを具え、該予測サブアセンブリが、（ａ）その正及び
負入力端子が前記符号化サブアセンブリの予測出力端子
及び入力端子にそれぞれ接続された第３減算器、及びそ
の正入力端子及び出力端子が前記復号化サブアセンブリ
の出力端子及び前記符号化サブアセンブリの入力端子に
それぞれ接続された第４減算器と、（ｂ）前記第３減算
器の出力端子と前記第４減算器の負入力端子との間に直
列に接続された逆周波数変換回路、画像メモリ、前画像
に対する現画像の動きを表す動きベクトル基づく動き補
償回路及び周波数変換回路と、を具えたことを特徴とす
る。
化されたディジタル信号をトランスコーディングするた
めに、 （Ａ）各現画像と関連する入力信号を復号する復号化サ
ブアセンブリと、 （Ｂ）符号化出力端子及び予測出力端子を有する符号化
サブアセンブリとを具えたトランスコーディング装置に
おいて、 （Ｃ）前記復号化サブアセンブリの出力端子と前記符号
化サブアセンブリの入力端子との間に予測サブアセンブ
リを具え、該予測サブアセンブリが、（ａ）その正及び
負入力端子が前記符号化サブアセンブリの予測出力端子
及び入力端子にそれぞれ接続された第３減算器、及びそ
の正入力端子及び出力端子が前記復号化サブアセンブリ
の出力端子及び前記符号化サブアセンブリの入力端子に
それぞれ接続された第４減算器と、（ｂ）前記第３減算
器の出力端子と前記第４減算器の負入力端子との間に直
列に接続された逆周波数変換回路、画像メモリ、前画像
に対する現画像の動きを表す動きベクトル基づく動き補
償回路及び周波数変換回路と、を具えたことを特徴とす
る。
【００１６】特に画像を２以上の画質レベルで分配する
場合には、前記予測サブアセンブリが、第３減算器の出
力端子と逆周波数変換回路の入力端子との間に、第２符
号化出力端子及び第２予測出力端子を有する少なくとも
一つの追加の符号化サブアセンブリを具え、この追加の
符号化サブアセンブリの後段に第５減算器を具え、その
正及び負入力端子を前記第２予測出力端子及び前記第３
減算器の出力端子にそれぞれ接続し、且つその出力端子
を前記逆周波数変換回路の入力端子に接続する。一般
に、前記予測サブアセンブリには画質レベルと同数の複
数個の同様の符号化サブアセンブリを直列に設けること
ができる。本発明のこれらの特徴及び他の特徴が以下に
記載する本発明の実施例の説明から明らかになる。
場合には、前記予測サブアセンブリが、第３減算器の出
力端子と逆周波数変換回路の入力端子との間に、第２符
号化出力端子及び第２予測出力端子を有する少なくとも
一つの追加の符号化サブアセンブリを具え、この追加の
符号化サブアセンブリの後段に第５減算器を具え、その
正及び負入力端子を前記第２予測出力端子及び前記第３
減算器の出力端子にそれぞれ接続し、且つその出力端子
を前記逆周波数変換回路の入力端子に接続する。一般
に、前記予測サブアセンブリには画質レベルと同数の複
数個の同様の符号化サブアセンブリを直列に設けること
ができる。本発明のこれらの特徴及び他の特徴が以下に
記載する本発明の実施例の説明から明らかになる。
【００１７】
【実施例】図面を参照して以下に本発明トランスコーデ
ィング装置の３つの実施例を説明する。しかし、これら
は本発明の特定の実施例に対応するものにすぎず、例え
ばこれらの実施例に設けられた回路の幾つか又は全ての
動作に対応する一連の命令のオペレーティングプロセス
を制御するマイクロプロセッサを含む他の実施例を提案
することもできる。従って、これらの実施例の説明の後
に、これらの実施例を本発明トランスコーディング方法
のステップで説明する。
ィング装置の３つの実施例を説明する。しかし、これら
は本発明の特定の実施例に対応するものにすぎず、例え
ばこれらの実施例に設けられた回路の幾つか又は全ての
動作に対応する一連の命令のオペレーティングプロセス
を制御するマイクロプロセッサを含む他の実施例を提案
することもできる。従って、これらの実施例の説明の後
に、これらの実施例を本発明トランスコーディング方法
のステップで説明する。
【００１８】図４に示す本発明の第１の実施例のトラン
スコーディング装置は、図３に示す従来の場合と同様
に、回路１、２、３を直列に具える復号化チャネル１２
と、回路５〜９を具える符号化及び復号化チャネル１３
とを具える。本発明の装置は、これらのチャネル１２及
び１３間に、予測サブアセンブリ１４０を具え、このサ
ブアセンブリは、正入力端子がチャネル１３の予測出力
端子（即ち、逆ディスクリートコサイン変換回路９の出
力端子）に接続され、負入力端子が符号化サブアセンブ
リ１３の入力端子に接続された第１減算器１１４、及び
正入力端子が復号化サブアセンブリ１２の出力端子（即
ち逆ディスクリートコサイン変換回路３の出力端子）に
接続され、出力端子が符号化サブアセンブリ１３の入力
端子（即ちディスクリートコサイン変換回路５の入力端
子）に接続された第２減算器４５と、第１減算器１１４
の出力端子と第２減算器４５の負入力端子間に直列に配
置された画像メモリ４１及び動き補償回路４２とを具え
る。
スコーディング装置は、図３に示す従来の場合と同様
に、回路１、２、３を直列に具える復号化チャネル１２
と、回路５〜９を具える符号化及び復号化チャネル１３
とを具える。本発明の装置は、これらのチャネル１２及
び１３間に、予測サブアセンブリ１４０を具え、このサ
ブアセンブリは、正入力端子がチャネル１３の予測出力
端子（即ち、逆ディスクリートコサイン変換回路９の出
力端子）に接続され、負入力端子が符号化サブアセンブ
リ１３の入力端子に接続された第１減算器１１４、及び
正入力端子が復号化サブアセンブリ１２の出力端子（即
ち逆ディスクリートコサイン変換回路３の出力端子）に
接続され、出力端子が符号化サブアセンブリ１３の入力
端子（即ちディスクリートコサイン変換回路５の入力端
子）に接続された第２減算器４５と、第１減算器１１４
の出力端子と第２減算器４５の負入力端子間に直列に配
置された画像メモリ４１及び動き補償回路４２とを具え
る。
【００１９】このように限定された構成を図３に示す構
成と比較すると、本発明によれば複雑度の著しい低減が
得られることがわかる。即ち、図３に比較して、一つの
画像メモリと一つの動き補償回路が節約され且つ２つの
加算器の一つが減算器と置き換えられる。
成と比較すると、本発明によれば複雑度の著しい低減が
得られることがわかる。即ち、図３に比較して、一つの
画像メモリと一つの動き補償回路が節約され且つ２つの
加算器の一つが減算器と置き換えられる。
【００２０】このように簡単化されたトランスコーディ
ング装置がそれにもかかわらず図３に示す複雑な装置と
同一に動作することを証明する必要がある。この目的の
ためには、図３の装置（及び図１及び図２のデコーダ及
びエンコーダ）内の種々の点に存在する信号を定義する
のが有用である。符号化時には原信号と予測信号との差
信号のみが符号化チャネルに供給される点を考慮する
と、復号化チャネル１２は差信号を出力する。ここでは
この差信号を（例えば画像Ｉ1(n)の) 残差信号Ｒ 1(n)と
いい、ｎは画像系列内の関連する画像の番号（又はラン
ク）を示す。この残差信号Ｒ1(n)に基づいて、対応する
復号画像Ｉ1(n)が、この残差信号Ｒ1(n)にその前に復号
された画像Ｉ1(n-1)から形成され回路４２で動き補償さ
れた予測画像Ｓ（Ｉ1(n-1)，Ｖ）が加算されて構成され
る。従って、この予測画像は動き補償回路４２の出力端
子に得られる（画像は各々４つの輝度ブロックと２つの
クロミナンスブロックを具えるマクロブロックに分割さ
れ、動きベクトルＶは各マクロブロックに関連し、Ｖは
予め決定された動きベクトルフィールドを示し、これに
従って動き補償が前画像に対し実行され、Ｓはシフト処
理を示し、これに従って、画像Ｉ1(n-1)に基づいて、予
測された又は動き補償された画像を相関により得ること
ができる。このベクトルフィールドＶは原画像のブロッ
クと最良の相関を有する前画像内のブロックをサーチす
る慣例のサーチ方法により簡単に得られる）。
ング装置がそれにもかかわらず図３に示す複雑な装置と
同一に動作することを証明する必要がある。この目的の
ためには、図３の装置（及び図１及び図２のデコーダ及
びエンコーダ）内の種々の点に存在する信号を定義する
のが有用である。符号化時には原信号と予測信号との差
信号のみが符号化チャネルに供給される点を考慮する
と、復号化チャネル１２は差信号を出力する。ここでは
この差信号を（例えば画像Ｉ1(n)の) 残差信号Ｒ 1(n)と
いい、ｎは画像系列内の関連する画像の番号（又はラン
ク）を示す。この残差信号Ｒ1(n)に基づいて、対応する
復号画像Ｉ1(n)が、この残差信号Ｒ1(n)にその前に復号
された画像Ｉ1(n-1)から形成され回路４２で動き補償さ
れた予測画像Ｓ（Ｉ1(n-1)，Ｖ）が加算されて構成され
る。従って、この予測画像は動き補償回路４２の出力端
子に得られる（画像は各々４つの輝度ブロックと２つの
クロミナンスブロックを具えるマクロブロックに分割さ
れ、動きベクトルＶは各マクロブロックに関連し、Ｖは
予め決定された動きベクトルフィールドを示し、これに
従って動き補償が前画像に対し実行され、Ｓはシフト処
理を示し、これに従って、画像Ｉ1(n-1)に基づいて、予
測された又は動き補償された画像を相関により得ること
ができる。このベクトルフィールドＶは原画像のブロッ
クと最良の相関を有する前画像内のブロックをサーチす
る慣例のサーチ方法により簡単に得られる）。
【００２１】信号Ｉ1(n)を受信する後段のエンコーダで
は、差信号を符号化する。これらの差信号は、Ｉ1(n)か
らこのエンコーダの予測チャネルの動き補償回路１０３
の出力端子に得られる予測画像を減算することにより得
られる。この減算により得られる各残差信号をＲ2(n)で
示し、ｎは関連する原画像の番号を示し、添数２は第２
の残差信号であることを示し、この信号Ｒ2(n)が符号化
処理に供給される。
は、差信号を符号化する。これらの差信号は、Ｉ1(n)か
らこのエンコーダの予測チャネルの動き補償回路１０３
の出力端子に得られる予測画像を減算することにより得
られる。この減算により得られる各残差信号をＲ2(n)で
示し、ｎは関連する原画像の番号を示し、添数２は第２
の残差信号であることを示し、この信号Ｒ2(n)が符号化
処理に供給される。
【００２２】このエンコーダにおいて、回路８及び９が
予測チャネルにおける減算によるＲ 2(n)の計算に必要な
復号化処理を実行する。動き補償による予測処理はＳ
（Ｉ2(n-1)，Ｖ）で示され、ここでＩ2(n-1)は（加算器
１０１の出力端子に得られ、メモリ１０２に蓄積され
た）先に復号された画像を示し、Ｖは前述したように動
き補償が前画像に対し行われる動きベクトルフィールド
を示し、Ｓは画像Ｉ2(n-1)に基づいて予測された又は動
き補償された画像が相関により得られるシフト処理を示
す。
予測チャネルにおける減算によるＲ 2(n)の計算に必要な
復号化処理を実行する。動き補償による予測処理はＳ
（Ｉ2(n-1)，Ｖ）で示され、ここでＩ2(n-1)は（加算器
１０１の出力端子に得られ、メモリ１０２に蓄積され
た）先に復号された画像を示し、Ｖは前述したように動
き補償が前画像に対し行われる動きベクトルフィールド
を示し、Ｓは画像Ｉ2(n-1)に基づいて予測された又は動
き補償された画像が相関により得られるシフト処理を示
す。
【００２３】このエンコーダにおける直接ディスクリー
トコサイン変換、直接量子化処理、逆量子化処理、及び
逆ディスクリートコサイン変換は完全に可逆的ではな
い。これらの処理はもとの信号と前記逆処理後の再構成
信号との間に符号化エラー（又は量子化エラー）という
比較的小さなエラーｅ2(n)を導入する。この事実のため
に、チャネル１３の入力端子（即ち、ディスクリートコ
サイン変換回路５の入力端子）における、量子化後に回
路７により符号化すべき残差信号Ｒ2(n)は、回路５及び
６で実行された処置及び回路８及び９で実行された逆処
理後に純粋に残差信号のみにならず、信号Ｒ2(n)＋ｅ
2(n)（再構成された差分画像）になる。従って、加算器
１０１の出力端子における、予測前の画像Ｉ2(n)はＩ
2(n)＝Ｉ1(n)にならず（前記符号化エラーがない場合に
等しくなる）、Ｉ2(n)＝Ｉ1(n)＋ｅ2(n)になる。
トコサイン変換、直接量子化処理、逆量子化処理、及び
逆ディスクリートコサイン変換は完全に可逆的ではな
い。これらの処理はもとの信号と前記逆処理後の再構成
信号との間に符号化エラー（又は量子化エラー）という
比較的小さなエラーｅ2(n)を導入する。この事実のため
に、チャネル１３の入力端子（即ち、ディスクリートコ
サイン変換回路５の入力端子）における、量子化後に回
路７により符号化すべき残差信号Ｒ2(n)は、回路５及び
６で実行された処置及び回路８及び９で実行された逆処
理後に純粋に残差信号のみにならず、信号Ｒ2(n)＋ｅ
2(n)（再構成された差分画像）になる。従って、加算器
１０１の出力端子における、予測前の画像Ｉ2(n)はＩ
2(n)＝Ｉ1(n)にならず（前記符号化エラーがない場合に
等しくなる）、Ｉ2(n)＝Ｉ1(n)＋ｅ2(n)になる。
【００２４】図５に示すように、この符号化エラーｅ
2(n)は、信号Ｒ2(n)＋ｅ2(n)及び信号Ｒ2(n)がそれぞれ
存在するチャネル１３の出力端子及び入力端子間に減算
器１１４を配置することにより計算することができる。
このように、一方ではｅ2(n)が既知であり、他方では信
号Ｉ1(n)＋ｅ2(n)が加算器１０１の出力端子に存在する
場合、この加算器１０１の出力側に減算器１５を配置
し、その正入力端子にこの信号Ｉ1(n)＋ｅ2(n)を受信さ
せ、その負入力端子に減算器１１４からの出力信号、即
ちｅ2(n)を受信させることができる。この場合には、減
算器１５の出力端子がＩ1(n)を出力し、動き補償段４の
画像メモリ４１の入力端子を、図３に示すように、予測
により再構成された信号Ｉ1(n)を発生する加算器４３の
出力端子に接続する代わりに、図５に示すように、符号
化エラーｅ2(n)の除去により再構成された信号Ｉ1(n)を
発生するこの減算器１５の出力端子に接続することがで
きる。従って、図５の構成は図３の構成と等価であり、
置換可能である。
2(n)は、信号Ｒ2(n)＋ｅ2(n)及び信号Ｒ2(n)がそれぞれ
存在するチャネル１３の出力端子及び入力端子間に減算
器１１４を配置することにより計算することができる。
このように、一方ではｅ2(n)が既知であり、他方では信
号Ｉ1(n)＋ｅ2(n)が加算器１０１の出力端子に存在する
場合、この加算器１０１の出力側に減算器１５を配置
し、その正入力端子にこの信号Ｉ1(n)＋ｅ2(n)を受信さ
せ、その負入力端子に減算器１１４からの出力信号、即
ちｅ2(n)を受信させることができる。この場合には、減
算器１５の出力端子がＩ1(n)を出力し、動き補償段４の
画像メモリ４１の入力端子を、図３に示すように、予測
により再構成された信号Ｉ1(n)を発生する加算器４３の
出力端子に接続する代わりに、図５に示すように、符号
化エラーｅ2(n)の除去により再構成された信号Ｉ1(n)を
発生するこの減算器１５の出力端子に接続することがで
きる。従って、図５の構成は図３の構成と等価であり、
置換可能である。
【００２５】更に置換を実行することができる。動き補
償回路４２の出力は慣例の如くＳ（Ｉ1(n-1)，Ｖ）と示
すことができ、ここでＩ1(n-1)は加算器４３の出力端子
の現画像がＩ1(n)であるとき再構成された前画像を示し
（図示の場合）、Ｖは前述したように動きベクトルフィ
ールドを示し、ＳはＩ1(n-1)に基づいて予測された又は
動き補償された画像が相関により得られるシフト処理を
示す。
償回路４２の出力は慣例の如くＳ（Ｉ1(n-1)，Ｖ）と示
すことができ、ここでＩ1(n-1)は加算器４３の出力端子
の現画像がＩ1(n)であるとき再構成された前画像を示し
（図示の場合）、Ｖは前述したように動きベクトルフィ
ールドを示し、ＳはＩ1(n-1)に基づいて予測された又は
動き補償された画像が相関により得られるシフト処理を
示す。
【００２６】現画像の現ブロックと最良の相関を有する
前画像内のブロックの選択及びこれらのブロックを結ぶ
動きベクトルに対応するシフトからなるこのような動き
補償処理は線形であること明らかである。従って、符号
化エラーのためにその入力信号がＩ2(n)＝Ｉ1(n)＋ｅ
2(n)である予測チャネルでは、次式が書き表せ、 Ｓ（Ｉ2(n)，Ｖ）＝ Ｓ((Ｉ1(n)+ ｅ2(n)），Ｖ） （１） 前画像に対しては、 Ｓ（Ｉ2(n-1)，Ｖ）＝Ｓ((Ｉ1(n-1)+ ｅ2(n-1)),Ｖ） （２） が書き表せ、線形特性を利用すると、 Ｓ((Ｉ1(n-1)+ ｅ2(n-1)),Ｖ） ＝Ｓ（Ｉ1(n-1), Ｖ）＋Ｓ（ｅ2(n-1)，Ｖ） （３） が書き表せる。
前画像内のブロックの選択及びこれらのブロックを結ぶ
動きベクトルに対応するシフトからなるこのような動き
補償処理は線形であること明らかである。従って、符号
化エラーのためにその入力信号がＩ2(n)＝Ｉ1(n)＋ｅ
2(n)である予測チャネルでは、次式が書き表せ、 Ｓ（Ｉ2(n)，Ｖ）＝ Ｓ((Ｉ1(n)+ ｅ2(n)），Ｖ） （１） 前画像に対しては、 Ｓ（Ｉ2(n-1)，Ｖ）＝Ｓ((Ｉ1(n-1)+ ｅ2(n-1)),Ｖ） （２） が書き表せ、線形特性を利用すると、 Ｓ((Ｉ1(n-1)+ ｅ2(n-1)),Ｖ） ＝Ｓ（Ｉ1(n-1), Ｖ）＋Ｓ（ｅ2(n-1)，Ｖ） （３） が書き表せる。
【００２７】この式（３）において、加算器４３の出力
端子に再構成される現画像がＩ1(n)である場合における
項Ｓ（Ｉ1(n-1), Ｖ）はこの加算器の補償信号入力端子
（即ち加算段４の動き補償回路４２の出力端子）に存在
する信号を構成する。従って、式（２）に基づき且つ式
（３）の場合と同様に線形特性を利用すると、回路４２
のこの出力信号は、 Ｓ（Ｉ1(n-1)，Ｖ）＝Ｓ（Ｉ2(n-1)，Ｖ）−Ｓ（ｅ2(n-1)，Ｖ） （４） と書き表せる。
端子に再構成される現画像がＩ1(n)である場合における
項Ｓ（Ｉ1(n-1), Ｖ）はこの加算器の補償信号入力端子
（即ち加算段４の動き補償回路４２の出力端子）に存在
する信号を構成する。従って、式（２）に基づき且つ式
（３）の場合と同様に線形特性を利用すると、回路４２
のこの出力信号は、 Ｓ（Ｉ1(n-1)，Ｖ）＝Ｓ（Ｉ2(n-1)，Ｖ）−Ｓ（ｅ2(n-1)，Ｖ） （４） と書き表せる。
【００２８】項Ｓ（Ｉ2(n-1)，Ｖ）は、画像メモリ１０
２の入力信号がＩ2(n-1)であるときの動き補償回路１０
３の出力信号に関するものであるから、既知である。ま
た、項Ｓ（ｅ2(n-1)，Ｖ）は、トランスコーダ内の符号
化エラーが得られる点（即ち前述したしたように減算器
１１４の出力端子）の後段に画像メモリ（信号ｅ2(n-1)
を蓄積する）及び動き補償回路（演算Ｓ（ｅ2(n-1)，
Ｖ）を実行する）を直列に具える別の予測チャネルを設
けることにより得ることができる。後述の図６には、こ
の予測チャネルが実際に既に存在している。
２の入力信号がＩ2(n-1)であるときの動き補償回路１０
３の出力信号に関するものであるから、既知である。ま
た、項Ｓ（ｅ2(n-1)，Ｖ）は、トランスコーダ内の符号
化エラーが得られる点（即ち前述したしたように減算器
１１４の出力端子）の後段に画像メモリ（信号ｅ2(n-1)
を蓄積する）及び動き補償回路（演算Ｓ（ｅ2(n-1)，
Ｖ）を実行する）を直列に具える別の予測チャネルを設
けることにより得ることができる。後述の図６には、こ
の予測チャネルが実際に既に存在している。
【００２９】このようにして得られた新しい構成を図６
に示す。この構成は、図５から、減算器１５及び加算器
１０１の出力端子とこの減算器の正入力端子との間の接
続を省略し、減算器４４を回路４２の出力端子側に挿入
することにより得られる。この減算器４４の正入力端子
は動き補償回路１０３の出力信号Ｓ（Ｉ2(n-1)，Ｖ）を
受信し（このために図５に比較して追加の接続を設け
る）、その負入力端子は画像メモリ４１と動き補償回路
４２を用いて構成された上述した追加の予測チャネルの
出力信号Ｓ（ｅ2(n-1)），Ｖ）を受信し、このためにメ
モリ４１の入力端子は減算器１１４の出力信号に接続さ
れている。
に示す。この構成は、図５から、減算器１５及び加算器
１０１の出力端子とこの減算器の正入力端子との間の接
続を省略し、減算器４４を回路４２の出力端子側に挿入
することにより得られる。この減算器４４の正入力端子
は動き補償回路１０３の出力信号Ｓ（Ｉ2(n-1)，Ｖ）を
受信し（このために図５に比較して追加の接続を設け
る）、その負入力端子は画像メモリ４１と動き補償回路
４２を用いて構成された上述した追加の予測チャネルの
出力信号Ｓ（ｅ2(n-1)），Ｖ）を受信し、このためにメ
モリ４１の入力端子は減算器１１４の出力信号に接続さ
れている。
【００３０】以下に示すように、図６の構成は図７に示
す構成に簡単化することができる。図６において、信号
Ｒ2(n)は次式： Ｒ2(n)＝Ｉ1(n)−Ｓ（Ｉ2(n-1)，Ｖ） （５） 又は Ｒ2(n)＝Ｒ1(n)＋Ｓ（Ｉ1(n-1)，Ｖ）−Ｓ（Ｉ2(n-1)，Ｖ） （６） に従って得られる。
す構成に簡単化することができる。図６において、信号
Ｒ2(n)は次式： Ｒ2(n)＝Ｉ1(n)−Ｓ（Ｉ2(n-1)，Ｖ） （５） 又は Ｒ2(n)＝Ｒ1(n)＋Ｓ（Ｉ1(n-1)，Ｖ）−Ｓ（Ｉ2(n-1)，Ｖ） （６） に従って得られる。
【００３１】しかし、式（４）に従って、減算器４４の
出力端子に存在する信号Ｓ（Ｉ1(n-1)，Ｖ）はＳ（Ｉ
2(n-1)，Ｖ）−Ｓ（ｅ2(n-1)，Ｖ）と等価であり、これ
と置換することができ、Ｒ2(n)は式（６）に基づいて次
式（７）： Ｒ2(n)＝Ｒ1(n)−Ｓ（ｅ2(n-1)，Ｖ） （７） に簡単化される。
出力端子に存在する信号Ｓ（Ｉ1(n-1)，Ｖ）はＳ（Ｉ
2(n-1)，Ｖ）−Ｓ（ｅ2(n-1)，Ｖ）と等価であり、これ
と置換することができ、Ｒ2(n)は式（６）に基づいて次
式（７）： Ｒ2(n)＝Ｒ1(n)−Ｓ（ｅ2(n-1)，Ｖ） （７） に簡単化される。
【００３２】これは、一方では残差信号Ｒ2(n)を中間画
像再構成の必要なしに残差信号Ｒ1(n)に基づいて直接計
算することができることを意味し、図７に示すように、
図６の減算器１１及びその負入力端子への接続を省略す
ることができることを意味する。他方では、これは、チ
ャネル１３の入力端子に存在するこの残差信号Ｒ2(n)
は、残差信号Ｒ1(n)から信号Ｓ（ｅ2(n-1)，Ｖ）を減算
することにより簡単に得られることを意味する。従っ
て、図７に示すように、図６の減算器４４並びにその正
入力端子への接続を省略するとともに、加算器４３を減
算器４５と置換し、旧減算器４４の負入力端子を新減算
器４５の負入力端子に直接接続することができる。
像再構成の必要なしに残差信号Ｒ1(n)に基づいて直接計
算することができることを意味し、図７に示すように、
図６の減算器１１及びその負入力端子への接続を省略す
ることができることを意味する。他方では、これは、チ
ャネル１３の入力端子に存在するこの残差信号Ｒ2(n)
は、残差信号Ｒ1(n)から信号Ｓ（ｅ2(n-1)，Ｖ）を減算
することにより簡単に得られることを意味する。従っ
て、図７に示すように、図６の減算器４４並びにその正
入力端子への接続を省略するとともに、加算器４３を減
算器４５と置換し、旧減算器４４の負入力端子を新減算
器４５の負入力端子に直接接続することができる。
【００３３】図７において、他の素子１３、１１４、４
１、４２、１０１、１０２、１０３は理論的には同一の
ままである。しかし、この図から明らかなように、素子
１０１、１０２、１０３は閉ループを構成し、何処えも
信号を送出しないので不要である。従って、これらの素
子１０１、１０２、１０３は構成の他の部分を変更する
必要なしに省略することができ、この省略により図４に
示す本発明の装置が得られる（図４には本発明装置の全
体、即ちチャネル１２及び１３も明示されている）。
１、４２、１０１、１０２、１０３は理論的には同一の
ままである。しかし、この図から明らかなように、素子
１０１、１０２、１０３は閉ループを構成し、何処えも
信号を送出しないので不要である。従って、これらの素
子１０１、１０２、１０３は構成の他の部分を変更する
必要なしに省略することができ、この省略により図４に
示す本発明の装置が得られる（図４には本発明装置の全
体、即ちチャネル１２及び１３も明示されている）。
【００３４】図４の構成を図３の構成と比較すると、本
発明提案の技術的解決策により複雑度の著しい低減が得
られること明らかである。図３の構成と比較して、画像
メモリ及び動き補償回路が省略される。尚、２つの加算
器の一つが減算器と置換される点に注意されたい。
発明提案の技術的解決策により複雑度の著しい低減が得
られること明らかである。図３の構成と比較して、画像
メモリ及び動き補償回路が省略される。尚、２つの加算
器の一つが減算器と置換される点に注意されたい。
【００３５】本発明はこの実施例にのみ限定されず、多
くの変更が考えられる。特に、図８は本発明トランスコ
ーディング装置の第２の実施例を示す。この実施例は図
４の実施例と比較して次の点が相違する。
くの変更が考えられる。特に、図８は本発明トランスコ
ーディング装置の第２の実施例を示す。この実施例は図
４の実施例と比較して次の点が相違する。
【００３６】（１）復号化チャネル（ここでは図４の１
２の代わりに２１２で示す）が可変長復号化回路１と逆
量子化回路２のみを具える。 （２）符号化及び復号化チャネル（ここでは図４の１３
の代わりに２１３で示す）は量子化回路６と、可変長符
号化回路７と、逆量子化回路８のみを具える。
２の代わりに２１２で示す）が可変長復号化回路１と逆
量子化回路２のみを具える。 （２）符号化及び復号化チャネル（ここでは図４の１３
の代わりに２１３で示す）は量子化回路６と、可変長符
号化回路７と、逆量子化回路８のみを具える。
【００３７】（３）予測サブアセンブリ（ここでは図４
の１４０の代わりに２４０で示す）は、（ａ）チャネル
２１２の出力端子とチャネル２１３の入力端子との間の
減算器２４５と、（ｂ）この減算器２４５の出力端子と
チャネル２１３の出力端子との間に接続された減算器２
１４と、（ｃ）この減算器２１４の出力端子と減算器２
４５の負入力端子との間に直列に配置された画像メモリ
２４１及び動き補償回路２４２と、（ｄ）図４の対応す
る素子１１４、４１、４２、４５に類似のこれらの素子
２１４、２４１、２４２、２４５に加えて、減算器２１
４の出力端子とメモリ２１４の入力端子との間に直列に
配置された逆周波数変換回路、例えば逆ディスクートコ
サイン変換回路のような逆直交変換回路２４３、及び動
き補償回路２４２の出力端子と減算器２４５の負入力端
子との間に直列に配置された周波数変換回路、例えばデ
ィスクートコサイン変換回路のような直交変換回路２４
４とを具える。
の１４０の代わりに２４０で示す）は、（ａ）チャネル
２１２の出力端子とチャネル２１３の入力端子との間の
減算器２４５と、（ｂ）この減算器２４５の出力端子と
チャネル２１３の出力端子との間に接続された減算器２
１４と、（ｃ）この減算器２１４の出力端子と減算器２
４５の負入力端子との間に直列に配置された画像メモリ
２４１及び動き補償回路２４２と、（ｄ）図４の対応す
る素子１１４、４１、４２、４５に類似のこれらの素子
２１４、２４１、２４２、２４５に加えて、減算器２１
４の出力端子とメモリ２１４の入力端子との間に直列に
配置された逆周波数変換回路、例えば逆ディスクートコ
サイン変換回路のような逆直交変換回路２４３、及び動
き補償回路２４２の出力端子と減算器２４５の負入力端
子との間に直列に配置された周波数変換回路、例えばデ
ィスクートコサイン変換回路のような直交変換回路２４
４とを具える。
【００３８】この構成のトランスコーディング装置で
は、復号化チャネル（回路１及び２）並びに符号化及び
復号化チャネル（回路６、７及び８）全体が永久に周波
数領域に維持される。動き補償処理は周波数領域の代わ
りに空間領域で実行される点を考慮して、回路３及び５
の省略を補償するために、予測サブアセンブリ内に２４
３及び２４４で示す回路を再挿入し、これらの回路によ
り回路２４２による動き補償のために空間領域に変換
し、次いでこの動き補償の実現後に周波数領域に再び戻
すことができるようにする必要がある。本例トランスコ
ーディング装置は図４の実施例における２個の逆周波数
変換回路の代わりに１個の逆周波数変換回路を具えるの
みであり、複雑度の他の低減をもたらす。
は、復号化チャネル（回路１及び２）並びに符号化及び
復号化チャネル（回路６、７及び８）全体が永久に周波
数領域に維持される。動き補償処理は周波数領域の代わ
りに空間領域で実行される点を考慮して、回路３及び５
の省略を補償するために、予測サブアセンブリ内に２４
３及び２４４で示す回路を再挿入し、これらの回路によ
り回路２４２による動き補償のために空間領域に変換
し、次いでこの動き補償の実現後に周波数領域に再び戻
すことができるようにする必要がある。本例トランスコ
ーディング装置は図４の実施例における２個の逆周波数
変換回路の代わりに１個の逆周波数変換回路を具えるの
みであり、複雑度の他の低減をもたらす。
【００３９】図１０に示す第３の実施例は数個の画質レ
ベル（例えば２レベル）に従って画像を分配するものに
対応する。このような符号化方式はＭＰＥＧ−２標準の
フレーム内で選択されている。図９は２画質レベルを有
するエンコーダの一例を示す。この２層エンコーダは、 （１）一方では、標準画質を有する第１のＭＰＥＧ−２
データストリームを供給するために図２の素子５、６、
７、８、９、１１、１０１、１０２、１０３を具え、 （２）他方では、高画質符号化及び高精度予測をもたら
す高精度量子化技術を実現可能にする追加の素子を具
え、これらの追加の素子は、（ａ）量子化ステップ前の
信号及び逆量子化ステップ後の信号間の減算器３０１
と、（ｂ）第２の可変長符号化回路３０３が後続された
第２の量子化回路３０２と、（ｃ）この回路３０２の出
力端子に直列に接続された第２の逆量子化回路３０４及
び第１及び第２入力端子がこの第２の逆量子化回路及び
第１の逆量子化回路８の出力端子に接続され出力端子が
逆ディスクリートコサイン変換回路９の入力端子に接続
された加算器３０５とを具える。
ベル（例えば２レベル）に従って画像を分配するものに
対応する。このような符号化方式はＭＰＥＧ−２標準の
フレーム内で選択されている。図９は２画質レベルを有
するエンコーダの一例を示す。この２層エンコーダは、 （１）一方では、標準画質を有する第１のＭＰＥＧ−２
データストリームを供給するために図２の素子５、６、
７、８、９、１１、１０１、１０２、１０３を具え、 （２）他方では、高画質符号化及び高精度予測をもたら
す高精度量子化技術を実現可能にする追加の素子を具
え、これらの追加の素子は、（ａ）量子化ステップ前の
信号及び逆量子化ステップ後の信号間の減算器３０１
と、（ｂ）第２の可変長符号化回路３０３が後続された
第２の量子化回路３０２と、（ｃ）この回路３０２の出
力端子に直列に接続された第２の逆量子化回路３０４及
び第１及び第２入力端子がこの第２の逆量子化回路及び
第１の逆量子化回路８の出力端子に接続され出力端子が
逆ディスクリートコサイン変換回路９の入力端子に接続
された加算器３０５とを具える。
【００４０】このようなエンコーダに対応するデコーダ
は、メモリと可変長デコーダと逆量子化回路と逆周波数
変換回路（本例では逆ディスクリートコサイン変換回
路）を直列に具える標準画質の慣例のデコーダ、又は２
つの並列チャネルの各々内にメモリと可変長デコーダと
逆量子化回路を具える高画質のデコーダのいずれかにす
ることができる。これらの２つのチャネルの出力端子と
逆ディスクリートコサイン変換回路の入力端子との間に
加算器を設ける。
は、メモリと可変長デコーダと逆量子化回路と逆周波数
変換回路（本例では逆ディスクリートコサイン変換回
路）を直列に具える標準画質の慣例のデコーダ、又は２
つの並列チャネルの各々内にメモリと可変長デコーダと
逆量子化回路を具える高画質のデコーダのいずれかにす
ることができる。これらの２つのチャネルの出力端子と
逆ディスクリートコサイン変換回路の入力端子との間に
加算器を設ける。
【００４１】本発明は、２画質レベルを有するこのよう
な符号化方式、又はもっと一般的に数画質レベルを有す
る符号化方式とコンパチブルである。図１０は入力デー
タストリームを２つの画質レベルを有する２つの出力デ
ータストリームに変換しうる本発明トランスコーディン
グ装置の第３の実施例を示す。
な符号化方式、又はもっと一般的に数画質レベルを有す
る符号化方式とコンパチブルである。図１０は入力デー
タストリームを２つの画質レベルを有する２つの出力デ
ータストリームに変換しうる本発明トランスコーディン
グ装置の第３の実施例を示す。
【００４２】この装置は、 （１）一方では、低画質を有する画像に対応する第１の
出力データストリームを得るために図８に示すものと同
一の素子２１２及び２１３を具え、 （２）他方では、予測サブアセンブリ４４０を具え、該
サブアセンブリは、（ａ）図８と同一の素子２１４、２
４１、２４２、２４３、２４４、２４５を具えるととも
に、（ｂ）減算器２１４の出力端子と逆ディスクリート
コサイン変換回路２４３の入力端子との間に、追加の符
号化及び復号化チャネル４１３を具え、該チャネルは、
チャネル２１３と同様に、量子化回路（Ｑ）４０６及び
可変長符号化回路（ＶＬＣ）４０７と、この量子化回路
４０６の出力端子に後続された逆量子化回路（ＩＱ）４
０８及び第２減算器４１４とを具える。
出力データストリームを得るために図８に示すものと同
一の素子２１２及び２１３を具え、 （２）他方では、予測サブアセンブリ４４０を具え、該
サブアセンブリは、（ａ）図８と同一の素子２１４、２
４１、２４２、２４３、２４４、２４５を具えるととも
に、（ｂ）減算器２１４の出力端子と逆ディスクリート
コサイン変換回路２４３の入力端子との間に、追加の符
号化及び復号化チャネル４１３を具え、該チャネルは、
チャネル２１３と同様に、量子化回路（Ｑ）４０６及び
可変長符号化回路（ＶＬＣ）４０７と、この量子化回路
４０６の出力端子に後続された逆量子化回路（ＩＱ）４
０８及び第２減算器４１４とを具える。
【００４３】符号化回路４０７の出力端子は本例トラン
スコーディング装置の第２出力端子であり、この出力か
ら高画質の画像に対応する第２データストリームが得ら
れる。減算器４１４の正入力端子を逆量子化回路４０８
の出力端子に接続し、その負入力端子を減算器２１４の
出力端子に接続し、その出力端子を逆ディスクリートコ
サイン変換回路２４３の入力端子に接続する。
スコーディング装置の第２出力端子であり、この出力か
ら高画質の画像に対応する第２データストリームが得ら
れる。減算器４１４の正入力端子を逆量子化回路４０８
の出力端子に接続し、その負入力端子を減算器２１４の
出力端子に接続し、その出力端子を逆ディスクリートコ
サイン変換回路２４３の入力端子に接続する。
【００４４】上述したトランスコーディング装置の３つ
の実施例から、トランスコーディング方法の費用のかか
るステップを省略する本発明の基本原理の明確な理解が
得られたものと思う。
の実施例から、トランスコーディング方法の費用のかか
るステップを省略する本発明の基本原理の明確な理解が
得られたものと思う。
【００４５】前述したように、トランスコーディング方
法は、復号化ステップに続いて動き補償ステップを含む
復号化部分と、符号化及び復号化ステップと予測ステッ
プを含む符号化部分を具える。復号化ステップは可変長
復号化サブステップと逆量子化サブステップと逆周波数
変換サブステップとを直列に具える。符号化及び復号化
ステップは周波数変換サブステップと量子化サブステッ
プとを直列に具え、量子化サブステップに続いて並列
に、一方では可変長符号化サブステップを、他方では逆
量子化サブステップ及び逆周波数変換サブステップを直
列に具える。動き補償ステップ並びに予測ステップは信
号蓄積サブステップに続いて動き補償サブステップを具
える。
法は、復号化ステップに続いて動き補償ステップを含む
復号化部分と、符号化及び復号化ステップと予測ステッ
プを含む符号化部分を具える。復号化ステップは可変長
復号化サブステップと逆量子化サブステップと逆周波数
変換サブステップとを直列に具える。符号化及び復号化
ステップは周波数変換サブステップと量子化サブステッ
プとを直列に具え、量子化サブステップに続いて並列
に、一方では可変長符号化サブステップを、他方では逆
量子化サブステップ及び逆周波数変換サブステップを直
列に具える。動き補償ステップ並びに予測ステップは信
号蓄積サブステップに続いて動き補償サブステップを具
える。
【００４６】本発明方法は、上述の場合のように２つの
ステップで２つの信号蓄積サブステップを必要とせず、
一つの信号蓄積サブステップを必要とするだけにする。
このような状態は、前記復号化ステップと前記符号化及
び復号化ステップとの間に、量子化前の信号と逆量子化
後の信号とを減算する第１減算サブステップと、得られ
た信号を蓄積する蓄積サブステップと、現画像と前画像
との間の動き補償を行う動き補償サブステップと、符号
化すべき復号された信号と補償された信号とを減算する
第２減算サブステップとを直列に具える変形予測ステッ
プを挿入することにより得られ、前記動き補償ステップ
及び前記予測ステップはもはや必要なくなる。
ステップで２つの信号蓄積サブステップを必要とせず、
一つの信号蓄積サブステップを必要とするだけにする。
このような状態は、前記復号化ステップと前記符号化及
び復号化ステップとの間に、量子化前の信号と逆量子化
後の信号とを減算する第１減算サブステップと、得られ
た信号を蓄積する蓄積サブステップと、現画像と前画像
との間の動き補償を行う動き補償サブステップと、符号
化すべき復号された信号と補償された信号とを減算する
第２減算サブステップとを直列に具える変形予測ステッ
プを挿入することにより得られ、前記動き補償ステップ
及び前記予測ステップはもはや必要なくなる。
【００４７】本発明の数例の上記の説明から、この方法
の利点が容易に理解される。特に、この方法は、変形予
測ステップ内に、前記第１減算サブステップと前記蓄積
サブステップとの間で周波数信号を空間信号に変換する
追加のサブステップ、即ち逆周波数変換サブステップを
設けるとともに、前記動き補償サブステップと前記第２
減算サブステップとの間で空間信号を周波数信号に変換
する追加のサブステップ、即ち周波数変換サブステップ
を設けることにより、複雑度の更に良好な低減が得られ
る。その理由は、このような追加のサブステップの付加
により復号化サブステップの逆周波数変換サブステップ
と符号化サブステップの逆周波数変換サブステップの省
略が可能になるためである。
の利点が容易に理解される。特に、この方法は、変形予
測ステップ内に、前記第１減算サブステップと前記蓄積
サブステップとの間で周波数信号を空間信号に変換する
追加のサブステップ、即ち逆周波数変換サブステップを
設けるとともに、前記動き補償サブステップと前記第２
減算サブステップとの間で空間信号を周波数信号に変換
する追加のサブステップ、即ち周波数変換サブステップ
を設けることにより、複雑度の更に良好な低減が得られ
る。その理由は、このような追加のサブステップの付加
により復号化サブステップの逆周波数変換サブステップ
と符号化サブステップの逆周波数変換サブステップの省
略が可能になるためである。
【００４８】最後に、本発明方法は先に示したように画
像を幾つかの画質レベル（一般に２つの画質レベル）に
従って分配するのに使用することができる。低画質は可
変長符号化サブステップの実行後に得られる信号に相当
する。もっと高画質の少なくとも一つのレベルを得るた
めには、少なくとも一つの追加の符号化ステップが必要
である。このような追加の符号化ステップは量子化前の
信号と逆量子化後の信号との間の第１減算サブステップ
と周波数信号を空間信号に変換するサブステップとの間
に設ける。この追加の符号化ステップは第２の量子化サ
ブステップを具え、この量子化サブステップの後段に並
列に、一方では第２の可変長符号化サブステップを、他
方では第３の逆量子化サブステップ及び量子化前の信号
とこの第３の逆量子化後の信号との間の第２減算サブス
テップを直列に具えるものとする。更に、このような符
号化ステップを直列に反復してもうけることにより順に
高い画質レベルを得ることができる。
像を幾つかの画質レベル（一般に２つの画質レベル）に
従って分配するのに使用することができる。低画質は可
変長符号化サブステップの実行後に得られる信号に相当
する。もっと高画質の少なくとも一つのレベルを得るた
めには、少なくとも一つの追加の符号化ステップが必要
である。このような追加の符号化ステップは量子化前の
信号と逆量子化後の信号との間の第１減算サブステップ
と周波数信号を空間信号に変換するサブステップとの間
に設ける。この追加の符号化ステップは第２の量子化サ
ブステップを具え、この量子化サブステップの後段に並
列に、一方では第２の可変長符号化サブステップを、他
方では第３の逆量子化サブステップ及び量子化前の信号
とこの第３の逆量子化後の信号との間の第２減算サブス
テップを直列に具えるものとする。更に、このような符
号化ステップを直列に反復してもうけることにより順に
高い画質レベルを得ることができる。
【図面の簡単な説明】
【図１】ＭＰＥＧ標準とコンパチブルなデコーダの慣例
の構成を示す図である。
の構成を示す図である。
【図２】ＭＰＥＧ標準とコンパチブルなエンコーダの慣
例の構成を示す図である。
例の構成を示す図である。
【図３】このようなデコーダとエンコーダを直列に具え
るトランスコーディング装置の慣例の構成を示す図であ
る。
るトランスコーディング装置の慣例の構成を示す図であ
る。
【図４】本発明トランスコーディング装置の第１の実施
例を示す図である。
例を示す図である。
【図５】図４のトランスコーダと等価な構成を示す図で
ある。
ある。
【図６】図４のトランスコーダと等価な他の構成を示す
図である。
図である。
【図７】図４のトランスコーダと等価な他の構成を示す
図である。
図である。
【図８】本発明トランスコーディング装置の第２の実施
例を示す図である。
例を示す図である。
【図９】２つの画質レベルを有する慣例のエンコーダの
一例を示す図である。
一例を示す図である。
【図１０】入力データストリームを２つの画質レベルに
従って２つの出力データストリームに変換しうる本発明
トランスコーディング装置の第３の実施例を示す図であ
る。
従って２つの出力データストリームに変換しうる本発明
トランスコーディング装置の第３の実施例を示す図であ
る。
１２；２１２ 復号化チャネル １ 可変長復号化回路（ＶＬＤ） ２ 逆量子化回路（ＩＱ） ３ 逆周波数変換回路（逆ディスクリートコサイン変換
回路ＩＤＣＴ） １３；２１３ 符号化及び復号化チャネル ５ 周波数変換回路（ディスクリートコサイン変換回路
ＤＣＴ） ６ 量子化回路（Ｑ） ７ 可変長符号化回路（ＶＬＣ） ８ 逆量子化回路（ＩＱ） ９ 逆周波数変換回路（逆ディスクリートコサイン変換
回路ＩＤＣＴ） １４０；２４０ 予測サブアセンブリ １１４；２１４ 減算器 ４１；２４１ 画像メモリ ４２；２４２ 動き補償回路 ４５；２４５ 減算器 ２４３ 逆周波数変換回路（逆ディスクリートコサイン
変換回路ＩＤＣＴ） ２４４ 周波数変換回路（ディスクリートコサイン変換
回路ＤＣＴ）
回路ＩＤＣＴ） １３；２１３ 符号化及び復号化チャネル ５ 周波数変換回路（ディスクリートコサイン変換回路
ＤＣＴ） ６ 量子化回路（Ｑ） ７ 可変長符号化回路（ＶＬＣ） ８ 逆量子化回路（ＩＱ） ９ 逆周波数変換回路（逆ディスクリートコサイン変換
回路ＩＤＣＴ） １４０；２４０ 予測サブアセンブリ １１４；２１４ 減算器 ４１；２４１ 画像メモリ ４２；２４２ 動き補償回路 ４５；２４５ 減算器 ２４３ 逆周波数変換回路（逆ディスクリートコサイン
変換回路ＩＤＣＴ） ２４４ 周波数変換回路（ディスクリートコサイン変換
回路ＤＣＴ）
Claims (9)
- 【請求項１】 画像系列に対応する符号化されたディジ
タル信号をトランスコーディングする方法であって、各
現画像と関連する入力ディジタル信号の復号化ステップ
に続いて符号化ステップを行うものにおいて、 前記復号化ステップと符号化ステップとの間に、予測ス
テップを具え、該予測ステップが、（ａ）前記符号化ス
テップ中の符号化エラーを決定する第１減算サブステッ
プと、（ｂ）前記符号化エラーを蓄積する蓄積サブステ
ップと、（ｃ）前記現画像と前画像との間の動き補償を
行うサブステップと、（ｄ）前記復号化ステップ後に得
られた復号された信号と前記動き補償サブステップ後に
得られた動き補償された信号とを減算する第２減算サブ
ステップとを直列に具え、 前記第２減算サブステップの出力を前記符号化ステップ
の入力とすることを特徴とするトランスコーディング方
法。 - 【請求項２】 前記復号化ステップが可変長復号化サブ
ステップ、第１逆量子化サブステップ及び第１逆周波数
変換サブステップを直列に具え、且つ前記符号化ステッ
プが周波数変換サブステップ及び量子化サブステップを
直列に具え、該量子化サブステップの後段に並列に、一
方では可変長符号化サブステップを、他方では逆量子化
サブステップ及び逆周波数変換サブステップを直列に具
える請求項１記載の方法において、前記第１減算サブス
テップが前記周波数変換サブステップ前の信号と前記第
２逆周波数変換サブステップ後の信号とを減算すること
を特徴とするトランスコーディング方法。 - 【請求項３】 画像系列に対応する符号化されたディジ
タル信号をトランスコーディングする方法であって、各
現画像と関連する入力ディジタル信号の復号化ステップ
に続いて符号化ステップを行うものにおいて、 前記復号化ステップと符号化ステップとの間に、予測ス
テップを具え、該予測ステップが、（ａ）前記符号化ス
テップ中の符号化エラーを決定する第１減算サブステッ
プと、（ｂ）周波数信号を空間信号に変換する第１変換
サブステップと、（ｃ）前記第１変換サブステップ後に
得られた信号を蓄積する蓄積サブステップと、（ｄ）前
記現画像と前画像との間の動き補償を行うサブステップ
と、（ｅ）空間信号を周波数信号に変換する第２変換サ
ブステップと、（ｆ）前記復号化ステップ後に得られた
復号された信号と前記第２変換サブステップ後に得られ
た信号とを減算する第２減算サブステップとを直列に具
え、 前記第２減算サブステップの出力を前記符号化ステップ
の入力とすることを特徴とするトランスコーディング方
法。 - 【請求項４】 前記復号化ステップが可変長復号化サブ
ステップ及び第１逆量子化サブステップを具え、且つ前
記符号化ステップが、第１量子化サブステップに続いて
並列に、一方では第１可変長符号化サブステップを、他
方では第２逆量子化サブステップを具える請求項３記載
の方法において、前記第１減算サブステップが前記第１
量子化サブステップ前の信号と前記第２逆量子化サブス
テップ後の信号とを減算することを特徴とするトランス
コーディング方法。 - 【請求項５】 前記第１減算サブステップと周波数信号
を空間信号に変換する前記第１変換サブステップとの間
に、少なくとも一つの追加の符号化ステップを具え、こ
の追加の符号化ステップが、第２量子化サブステップに
続いて並列に、一方では第２可変長符号化サブステップ
を、他方では第３逆量子化サブステップ及びその後段に
あって前記第２量子化サブステップ前の信号とこの第３
逆量子化サブステップ後の信号とを減算する第３減算サ
ブステップを具えることを特徴とする請求項４記載の方
法。 - 【請求項６】 画像系列に対応する符号化されたディジ
タル信号をトランスコーディングする装置であって、 （Ａ）各現画像と関連する入力信号を復号する復号化サ
ブアセンブリと、 （Ｂ）符号化出力端子及び予測出力端子を有する符号化
サブアセンブリとを具えたものにおいて、 （Ｃ）前記復号化サブアセンブリの出力端子と前記符号
化サブアセンブリの入力端子との間に予測サブアセンブ
リを具え、該予測サブアセンブリが、（ａ）その正及び
負入力端子が前記符号化サブアセンブリの予測出力端子
及び入力端子にそれぞれ接続された第１減算器、及びそ
の正入力端子及び出力端子が前記復号化サブアセンブリ
の出力端子及び前記符号化サブアセンブリの入力端子に
それぞれ接続された第２減算器と、（ｂ）前記第１減算
器の出力端子と前記第２減算器の負入力端子との間に直
列に接続された画像メモリ及び前画像に対する現画像の
動きを表す動きベクトル基づく動き補償回路と、を具え
たことを特徴とするトランスコーディング装置。 - 【請求項７】 画像系列に対応する符号化されたディジ
タル信号をトランスコーディングする装置であって、 （Ａ）各現画像と関連する入力信号を復号する復号化サ
ブアセンブリと、 （Ｂ）符号化出力端子及び予測出力端子を有する符号化
サブアセンブリとを具えたものにおいて、 （Ｃ）前記復号化サブアセンブリの出力端子と前記符号
化サブアセンブリの入力端子との間に予測サブアセンブ
リを具え、該予測サブアセンブリが、（ａ）その正及び
負入力端子が前記符号化サブアセンブリの予測出力端子
及び入力端子にそれぞれ接続された第３減算器、及びそ
の正入力端子及び出力端子が前記復号化サブアセンブリ
の出力端子及び前記符号化サブアセンブリの入力端子に
それぞれ接続された第４減算器と、（ｂ）前記第３減算
器の出力端子と前記第４減算器の負入力端子との間に直
列に接続された逆周波数変換回路、画像メモリ、前画像
に対する現画像の動きを表す動きベクトル基づく動き補
償回路及び周波数変換回路と、を具えたことを特徴とす
るトランスコーディング装置。 - 【請求項８】 前記予測サブアセンブリは、更に、前記
第３減算器の出力端子と前記逆周波数変換回路の入力端
子との間に、第２符号化出力端子及び第２予測出力端子
を有する少なくとも一つの追加の符号化サブアセンブリ
を具え、この追加の符号化サブアセンブリの後段に第５
減算器を具え、その正及び負入力端子が前記第２予測出
力端子及び前記第３減算器の出力端子にそれぞれ接続さ
れ、且つその出力端子が前記逆周波数変換回路の入力端
子に接続されていることを特徴とする請求項７記載の装
置。 - 【請求項９】 前記予測サブアセンブリは画質レベルと
同数の複数個の同様の符号化サブアセンブリを具えてい
ることを特徴とする請求項８記載の装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9408105 | 1994-06-30 | ||
| FR9408105A FR2722052A1 (fr) | 1994-06-30 | 1994-06-30 | Dispositif de transcodage d'une sequence de signaux numeriques |
| FR9410583A FR2724280A1 (fr) | 1994-09-02 | 1994-09-02 | Procede et dispositif de transcodage d'une sequence de signaux numeriques |
| FR9410583 | 1994-09-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851631A true JPH0851631A (ja) | 1996-02-20 |
| JP3720875B2 JP3720875B2 (ja) | 2005-11-30 |
Family
ID=26231259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16368095A Expired - Fee Related JP3720875B2 (ja) | 1994-06-30 | 1995-06-29 | トランスコーディング方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5729293A (ja) |
| EP (1) | EP0690392B1 (ja) |
| JP (1) | JP3720875B2 (ja) |
| DE (1) | DE69522861T2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442207B1 (en) | 1996-08-05 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Image coded data re-encoding apparatus without once decoding the original image coded data |
| US6915018B2 (en) | 1999-12-24 | 2005-07-05 | Nec Corporation | Compressed moving picture re-encoding apparatus and compressed moving picture re-encoding method |
| US7062758B2 (en) * | 2001-12-04 | 2006-06-13 | Hitachi, Ltd. | File conversion method, file converting device, and file generating device |
| JP2007184956A (ja) * | 2007-02-08 | 2007-07-19 | Nec Corp | 圧縮動画像の再符号化方法及び装置 |
| JP2008109702A (ja) * | 1997-11-05 | 2008-05-08 | Sony Corp | ディジタル信号変換方法およびディジタル信号変換装置 |
| JP2008109701A (ja) * | 1997-11-05 | 2008-05-08 | Sony Corp | ディジタル信号変換方法およびディジタル信号変換装置 |
| JP2008118694A (ja) * | 1997-11-05 | 2008-05-22 | Sony Corp | ディジタル信号変換方法およびディジタル信号変換装置 |
| JP2010098537A (ja) * | 2008-10-16 | 2010-04-30 | Fujitsu Ltd | トランスコード装置およびトランスコード方法 |
| JP2011147189A (ja) * | 2006-10-26 | 2011-07-28 | Panasonic Corp | トランスコード装置及びトランスコード方法 |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715009A (en) | 1994-03-29 | 1998-02-03 | Sony Corporation | Picture signal transmitting method and apparatus |
| EP1701552B1 (en) * | 1994-06-08 | 2008-07-30 | Matsushita Electric Industrial Co., Ltd. | Image conversion apparatus |
| US5617142A (en) * | 1994-11-08 | 1997-04-01 | General Instrument Corporation Of Delaware | Method and apparatus for changing the compression level of a compressed digital signal |
| US5956088A (en) * | 1995-11-21 | 1999-09-21 | Imedia Corporation | Method and apparatus for modifying encoded digital video for improved channel utilization |
| JP2000508855A (ja) * | 1996-04-12 | 2000-07-11 | イメディア コーポレイション | ビデオ・トランスコーダ |
| US6005624A (en) * | 1996-12-20 | 1999-12-21 | Lsi Logic Corporation | System and method for performing motion compensation using a skewed tile storage format for improved efficiency |
| KR100273110B1 (ko) * | 1997-02-26 | 2000-12-01 | 윤종용 | 엠펙 시스템 디코더 및 이 디코더의 데이터 처리 방법 |
| US5907374A (en) * | 1997-06-30 | 1999-05-25 | Hewlett-Packard Company | Method and apparatus for processing a compressed input bitstream representing an information signal |
| WO1999005870A2 (en) * | 1997-07-22 | 1999-02-04 | Koninklijke Philips Electronics N.V. | Method of switching between video sequences and corresponding device |
| US6594311B1 (en) * | 1997-10-20 | 2003-07-15 | Hitachi America, Ltd. | Methods for reduced cost insertion of video subwindows into compressed video |
| US6795501B1 (en) * | 1997-11-05 | 2004-09-21 | Intel Corporation | Multi-layer coder/decoder for producing quantization error signal samples |
| KR100592651B1 (ko) * | 1997-11-27 | 2006-06-23 | 브리티쉬 텔리커뮤니케이션즈 파블릭 리미티드 캄퍼니 | 트랜스코딩 방법 및 장치 |
| JPH11275592A (ja) * | 1998-01-22 | 1999-10-08 | Victor Co Of Japan Ltd | 動画像符号列変換装置及びその方法 |
| CA2265089C (en) | 1998-03-10 | 2007-07-10 | Sony Corporation | Transcoding system using encoding history information |
| US6466623B1 (en) * | 1998-03-27 | 2002-10-15 | Industrial Technology Research Institute | Method and apparatus for motion estimation for high performance transcoding |
| KR100588797B1 (ko) * | 1998-03-31 | 2006-06-13 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 인코딩된 데이터 스트림의 데이터를 수정하기 위한 방법 및 장치 |
| US6477706B1 (en) | 1998-05-01 | 2002-11-05 | Cogent Technology, Inc. | Cable television system using transcoding method |
| US6226328B1 (en) * | 1998-05-01 | 2001-05-01 | Boom Corporation | Transcoding apparatus for digital video networking |
| US6215824B1 (en) * | 1998-05-01 | 2001-04-10 | Boom Corporation | Transcoding method for digital video networking |
| US6483543B1 (en) * | 1998-07-27 | 2002-11-19 | Cisco Technology, Inc. | System and method for transcoding multiple channels of compressed video streams using a self-contained data unit |
| US6229852B1 (en) * | 1998-10-26 | 2001-05-08 | Sony Corporation | Reduced-memory video decoder for compressed high-definition video data |
| WO2000030359A1 (en) | 1998-11-17 | 2000-05-25 | Koninklijke Philips Electronics N.V. | Method of transcoding coded video signals and corresponding transcoder with motion vector selection |
| CN1241416C (zh) * | 1999-02-09 | 2006-02-08 | 索尼公司 | 编码系统和方法、编码及解码、记录及再现的设备和方法 |
| JP3694888B2 (ja) * | 1999-12-03 | 2005-09-14 | ソニー株式会社 | 復号装置および方法、符号化装置および方法、情報処理装置および方法、並びに記録媒体 |
| JP2003520510A (ja) * | 2000-01-14 | 2003-07-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 符号化された信号内への単純化されたロゴ挿入 |
| JP2003526237A (ja) * | 2000-02-04 | 2003-09-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ビットレートトランスコーディング応用のための量子化方法 |
| JP3561485B2 (ja) * | 2000-08-18 | 2004-09-02 | 株式会社メディアグルー | 符号化信号分離・合成装置、差分符号化信号生成装置、符号化信号分離・合成方法、差分符号化信号生成方法、符号化信号分離・合成プログラムを記録した媒体および差分符号化信号生成プログラムを記録した媒体 |
| US6711212B1 (en) | 2000-09-22 | 2004-03-23 | Industrial Technology Research Institute | Video transcoder, video transcoding method, and video communication system and method using video transcoding with dynamic sub-window skipping |
| EP1332625A1 (en) | 2000-10-24 | 2003-08-06 | Koninklijke Philips Electronics N.V. | Method of transcoding and transcoding device with embedded filters |
| US6650707B2 (en) | 2001-03-02 | 2003-11-18 | Industrial Technology Research Institute | Transcoding apparatus and method |
| DE10119214A1 (de) * | 2001-04-19 | 2002-10-24 | Highlight Comm Ag Pfaeffikon | Verfahren zum Komprimieren von Videodaten |
| FR2823943A1 (fr) * | 2001-04-24 | 2002-10-25 | Koninkl Philips Electronics Nv | Procede de detection de bruit dans un flux de donnees video codees |
| CN1251512C (zh) * | 2001-07-10 | 2006-04-12 | 皇家菲利浦电子有限公司 | 从不可分级编码视频信号产生可分级编码视频信号的方法和装置 |
| US7236529B2 (en) * | 2001-10-30 | 2007-06-26 | Industrial Technology Research Institute | Methods and systems for video transcoding in DCT domain with low complexity |
| US6700935B2 (en) * | 2002-02-08 | 2004-03-02 | Sony Electronics, Inc. | Stream based bitrate transcoder for MPEG coded video |
| US7936814B2 (en) * | 2002-03-28 | 2011-05-03 | International Business Machines Corporation | Cascaded output for an encoder system using multiple encoders |
| JP4346868B2 (ja) * | 2002-06-17 | 2009-10-21 | 株式会社日立製作所 | 動画符号化装置、及び動画記録再生装置、及び動画再生装置、及び動画符号化方法ならびに動画記録再生方法 |
| KR100533025B1 (ko) * | 2003-03-06 | 2005-12-02 | 엘지전자 주식회사 | 동영상 데이터의 분할장치 및 방법 |
| JP4196726B2 (ja) * | 2003-05-14 | 2008-12-17 | ソニー株式会社 | 画像処理装置および画像処理方法、記録媒体、並びに、プログラム |
| US7675970B2 (en) * | 2004-01-12 | 2010-03-09 | General Instrument Corporation | Method and apparatus for processing a bitstream in a digital video transcoder |
| TWI230547B (en) * | 2004-02-04 | 2005-04-01 | Ind Tech Res Inst | Low-complexity spatial downscaling video transcoder and method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9015986D0 (en) * | 1990-07-20 | 1990-09-05 | Philips Electronic Associated | Image display |
| JPH0530493A (ja) * | 1991-07-24 | 1993-02-05 | Sony Corp | デイジタルビデオ信号の復号化装置 |
| US5287420A (en) * | 1992-04-08 | 1994-02-15 | Supermac Technology | Method for image compression on a personal computer |
| US5294974A (en) | 1992-07-24 | 1994-03-15 | Matsushita Electric Corporation Of America | High-definition video encoding system having color-sensitive quantization |
| JP3196906B2 (ja) * | 1992-08-21 | 2001-08-06 | 富士ゼロックス株式会社 | 画像信号の符号化装置 |
| NL9201640A (nl) * | 1992-09-22 | 1994-04-18 | Nederland Ptt | Systeem omvattende ten minste één encoder voor het coderen van een digitaal signaal en ten minste één decoder voor het decoderen van een digitaal signaal, en encoder en decoder voor toepassing in het systeem volgens de uitvinding. |
-
1995
- 1995-06-22 DE DE69522861T patent/DE69522861T2/de not_active Expired - Lifetime
- 1995-06-22 EP EP95201690A patent/EP0690392B1/en not_active Expired - Lifetime
- 1995-06-29 JP JP16368095A patent/JP3720875B2/ja not_active Expired - Fee Related
- 1995-06-29 US US08/496,344 patent/US5729293A/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442207B1 (en) | 1996-08-05 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Image coded data re-encoding apparatus without once decoding the original image coded data |
| JP2008109702A (ja) * | 1997-11-05 | 2008-05-08 | Sony Corp | ディジタル信号変換方法およびディジタル信号変換装置 |
| JP2008109701A (ja) * | 1997-11-05 | 2008-05-08 | Sony Corp | ディジタル信号変換方法およびディジタル信号変換装置 |
| JP2008118694A (ja) * | 1997-11-05 | 2008-05-22 | Sony Corp | ディジタル信号変換方法およびディジタル信号変換装置 |
| JP4513856B2 (ja) * | 1997-11-05 | 2010-07-28 | ソニー株式会社 | ディジタル信号変換方法およびディジタル信号変換装置 |
| JP4605212B2 (ja) * | 1997-11-05 | 2011-01-05 | ソニー株式会社 | ディジタル信号変換方法およびディジタル信号変換装置 |
| US6915018B2 (en) | 1999-12-24 | 2005-07-05 | Nec Corporation | Compressed moving picture re-encoding apparatus and compressed moving picture re-encoding method |
| US7062758B2 (en) * | 2001-12-04 | 2006-06-13 | Hitachi, Ltd. | File conversion method, file converting device, and file generating device |
| JP2011147189A (ja) * | 2006-10-26 | 2011-07-28 | Panasonic Corp | トランスコード装置及びトランスコード方法 |
| JP2007184956A (ja) * | 2007-02-08 | 2007-07-19 | Nec Corp | 圧縮動画像の再符号化方法及び装置 |
| JP4539661B2 (ja) * | 2007-02-08 | 2010-09-08 | 日本電気株式会社 | 圧縮動画像の再符号化方法及び装置 |
| JP2010098537A (ja) * | 2008-10-16 | 2010-04-30 | Fujitsu Ltd | トランスコード装置およびトランスコード方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3720875B2 (ja) | 2005-11-30 |
| EP0690392B1 (en) | 2001-09-26 |
| EP0690392A1 (en) | 1996-01-03 |
| DE69522861D1 (de) | 2001-10-31 |
| DE69522861T2 (de) | 2002-04-11 |
| US5729293A (en) | 1998-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3720875B2 (ja) | トランスコーディング方法及び装置 | |
| US7310371B2 (en) | Method and/or apparatus for reducing the complexity of H.264 B-frame encoding using selective reconstruction | |
| JP3877234B2 (ja) | ビデオデータを有するビットストリームを符号変換する方法および装置 | |
| US20050002458A1 (en) | Spatial scalable compression | |
| JP2005506815A5 (ja) | ||
| KR100694137B1 (ko) | 동영상 부호화 장치, 동영상 복호화 장치, 및 그 방법과,이를 구현하기 위한 프로그램이 기록된 기록 매체 | |
| US20060133475A1 (en) | Video coding | |
| JP2005507589A5 (ja) | ||
| JP2002500851A (ja) | 符号化データストリームのデータ変更方法及び装置 | |
| JP2004521583A (ja) | 非スケーラブル符号化ビデオ信号からスケーラブル符号化ビデオ信号を発生する方法及び装置 | |
| KR20030020419A (ko) | 비디오 트랜스코딩을 위한 방법 및 디바이스 | |
| JP2007533181A (ja) | それぞれマルチマクロブロックを含む予測ピクチャおよび非予測ピクチャを使用した、ピクチャシーケンスのエンコーディング方法およびエンコーディング装置 | |
| US20080123748A1 (en) | Compression circuitry for generating an encoded bitstream from a plurality of video frames | |
| KR100364748B1 (ko) | 영상 변환 부호화 장치 | |
| JP3471355B2 (ja) | 非常に低いデータ伝送レートにて画像を符号化する方法及びこの方法を実現する符号化／復号化装置 | |
| US20050025373A1 (en) | MPEG-4 encoder using H.263 multimedia chip | |
| US20060140274A1 (en) | Transcoder and method used therein | |
| US7085321B2 (en) | Compression | |
| KR0134505B1 (ko) | 적응적 움직임 검출기능을 가진 영상 부호화기 | |
| KR0130167B1 (ko) | 동영상 압축 부호화 장치 | |
| JP2924866B2 (ja) | 動画像符号化装置、動画像復号装置、動画像符号化方法、並びに動画像復号方法 | |
| JP4140163B2 (ja) | 符号化方式変換装置 | |
| KR20030006641A (ko) | 트랜스코더 및 그의 트랜스 코딩 방법 | |
| KR0169654B1 (ko) | 동영상 부호화기 | |
| KR980012955A (ko) | 반복적 움직임 예측/보상을 이용한 영상 부호화기 및/또는 복호화기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050809 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050909 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |