FR2722052A1 - Dispositif de transcodage d'une sequence de signaux numeriques - Google Patents
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Abstract
Dispositif de transcodage de signaux numériques représentatifs d'une suite d'images subdivisées en blocs comprenant une voie de décodage à longueur variable (12) suivie d'une voie de codage et décodage à longueur variable (13). Selon l'invention, il est prévu, en série entre ces deux voies, un sous-ensemble d'interface (140) comprenant lui-même, en série entre deux soustracteurs (45, 114), une mémoire d'image (41) et un circuit (42) de compensation de mouvement à partir de vecteurs de mouvement représentatifs du mouvement de chaque bloc d'image par rapport à un bloc d'image d'une image précédant l'image courante. Si lesdites voies ne comprennent pas de transformation cosinus discrète inverse et directe, ces transformations sont alors, dans une autre réalisation de l'invention, prévues en série dans ledit sous-ensemble d'interface, respectivement avant ladite mémoire et après ledit circuit de compensation de mouvement.Application : transcodage de signaux selon la norme MPEG
Description
"DISPOSITIF DE TRANSCODAGE D'UNE SEQUENCE DE SIGNAUX
NUMERIQUES"
Description
La présente invention concerne un dispositif de transcodage de signaux numériques représentatifs d'une suite d'images subdivisées en blocs, comprenant essentiellement, en série
(A) un sous-ensemble décodeur, comprenant lui-même une voie de décodage des signaux d'entrée du dispositif associés à chaque image courante, composée elle-même, en série, d'un circuit de décodage à longueur variable, d'un premier circuit de quantification inverse et d'un premier circuit de transformation cosinus discrète inverse
(B) un sous-ensemble codeur, comprenant lui-même une voie de codage et décodage, composée elle-même, en série, d'un circuit de transformation cosinus discrète, d'un circuit de quantification et d'un circuit de codage à longueur variable dont la sortie est dite sortie de codage, puis, en sortie dudit circuit de quantification et en série, un deuxième circuit de quantification inverse et un deuxième circuit de transformation cosinus discrète inverse dont la sortie est dite sortie de prédiction.
NUMERIQUES"
Description
La présente invention concerne un dispositif de transcodage de signaux numériques représentatifs d'une suite d'images subdivisées en blocs, comprenant essentiellement, en série
(A) un sous-ensemble décodeur, comprenant lui-même une voie de décodage des signaux d'entrée du dispositif associés à chaque image courante, composée elle-même, en série, d'un circuit de décodage à longueur variable, d'un premier circuit de quantification inverse et d'un premier circuit de transformation cosinus discrète inverse
(B) un sous-ensemble codeur, comprenant lui-même une voie de codage et décodage, composée elle-même, en série, d'un circuit de transformation cosinus discrète, d'un circuit de quantification et d'un circuit de codage à longueur variable dont la sortie est dite sortie de codage, puis, en sortie dudit circuit de quantification et en série, un deuxième circuit de quantification inverse et un deuxième circuit de transformation cosinus discrète inverse dont la sortie est dite sortie de prédiction.
L'invention concerne également un tel dispositif de transcodage lorsque toute transformation cosinus discrète inverse et directe est absente des sous-ensembles décodeur et codeur respectivement.
On appelle ici transcodage l'opération qui consiste en la conversion d'un flot de données ayant un débit déterminé en un autre flot de données de débit différent. L'invention est utilisable notamment pour le transcodage de flots de données conformes à la norme MPEG (MPEG, pour "Moving Picture Expert
Group", désigne un groupe d'experts de l'organisation de normalisation internationale ISO qui s'est constitué en 1990 et qui est à l'origine de cette norme, adoptée pour la transmission et/ou le stockage d'images animées et publiée depuis par l'ISO dans de nombreux documents).
Group", désigne un groupe d'experts de l'organisation de normalisation internationale ISO qui s'est constitué en 1990 et qui est à l'origine de cette norme, adoptée pour la transmission et/ou le stockage d'images animées et publiée depuis par l'ISO dans de nombreux documents).
Le document USP-5294974 rappelle la structure classique d'un codeur compatible avec cette norme MPEG, et un exemple d'une telle structure est repris sur la présente figure 1, tandis que la figure 2 montre un exemple de décodeur classique de type MPEG. La figure 3, elle, résulte de l'association de ces décodeur et codeur pour constituer un transcodeur.
Le décodeur représenté sur la figure 1 comprend d'une part une voie de décodage 12, composée elle-même, en série, d'un circuit 1 de décodage à longueur variable, d'un circuit de quantification inverse 2, et d'un circuit de transformation cosinus discrète inverse 3 (notés respectivement
VLD, IQ et IDCT pour faciliter la lecture de la figure), et d'autre part, en série avec cette voie, un étage 4 de compensation de mouvement, comprenant lui-même en série une mémoire d'image 41 recevant les signaux de sortie du décodeur, un circuit 42 de compensation de mouvement à partir des signaux de sortie de cette mémoire 41 et des vecteurs de mouvement V reçus par le décodeur en même temps que les signaux codés (et qui avaient été transmis et/ou stockés), et un additionneur 43 des signaux de sortie du circuit 3 de transformation cosinus discrète inverse et dudit circuit 42, la sortie de cet additionneur constituant à la fois la sortie du décodeur et l'entrée de la mémoire 41. Pour la même raison que précédemment, la mémoire 41 et le circuit 42 sont notés respectivement MEM et COMP sur la figure 1.
VLD, IQ et IDCT pour faciliter la lecture de la figure), et d'autre part, en série avec cette voie, un étage 4 de compensation de mouvement, comprenant lui-même en série une mémoire d'image 41 recevant les signaux de sortie du décodeur, un circuit 42 de compensation de mouvement à partir des signaux de sortie de cette mémoire 41 et des vecteurs de mouvement V reçus par le décodeur en même temps que les signaux codés (et qui avaient été transmis et/ou stockés), et un additionneur 43 des signaux de sortie du circuit 3 de transformation cosinus discrète inverse et dudit circuit 42, la sortie de cet additionneur constituant à la fois la sortie du décodeur et l'entrée de la mémoire 41. Pour la même raison que précédemment, la mémoire 41 et le circuit 42 sont notés respectivement MEM et COMP sur la figure 1.
Le codeur représenté sur la figure 2 comprend, lui, d'une part une voie 13 dite de codage et décodage et d'autre part une voie de prédiction 10. La voie de codage et décodage comprend en série un circuit 5 de transformation cosinus discrète, un circuit de quantification 6 et un circuit de codage à longueur variable 7 (notés respectivement DCT, Q, et
VLC), puis, en sortie du circuit 6 et en série, un circuit de quantification inverse 8 et un circuit 9 de transformation cosinus discrète inverse (notés respectivement IQ et IDCT).
VLC), puis, en sortie du circuit 6 et en série, un circuit de quantification inverse 8 et un circuit 9 de transformation cosinus discrète inverse (notés respectivement IQ et IDCT).
Dans la suite de la description, la sortie du circuit 7 est appelée sortie de codage, et constituera la sortie du transcodeur, tandis que la sortie du circuit 9 est appelée sortie de prédiction, et constitue l'entrée de la voie de prédiction. La voie de prédiction consiste en un sous-ensemble comprenant en série un additionneur 101, pour la reconstruction des blocs (les signaux vidéo d'origine, correspondant à une séquence d'images animées, ont été subdivisés en blocs de même taille comprenant chacun m x n points d'image), une mémoire d'image 102, un circuit 103 de compensation de mouvement à partir de vecteurs de mouvement préalablement estimés (la mémoire 102 et le circuit 103 sont notés respectivement MEM et
COMP), et un soustracteur 11 recevant sur son entrée positive les signaux d'entrée du codeur et sur son entrée négative les signaux de sortie du circuit 103, afin de ne coder que la différence entre eux. L'additionneur 101 reçoit cette sortie du circuit 103 et la sortie de prédiction de la voie de codage et décodage.
COMP), et un soustracteur 11 recevant sur son entrée positive les signaux d'entrée du codeur et sur son entrée négative les signaux de sortie du circuit 103, afin de ne coder que la différence entre eux. L'additionneur 101 reçoit cette sortie du circuit 103 et la sortie de prédiction de la voie de codage et décodage.
Sur la figure 3, qui représente un transcodeur rassemblant ces décodeur et codeur, on peut, pour toute la suite de la description, simplifier la représentation en remplaçant les circuits 1, 2, 3 du décodeur (VLD, IQ, IDCT) par l'élément qui leur est équivalent, la voie 12, et qui est noté
DECOD. De même, dans le codeur, les circuits 5, 6, 7, 8, 9 sont, pour la simplification de la figure, remplacés par l'élément qui leur est rigoureusement équivalent, la voie 13, et qui est noté CODEC, les sorties des circuits 7 et 9 étant, on l'a vu, respectivement appelées sortie de codage et sortie de prédiction.
DECOD. De même, dans le codeur, les circuits 5, 6, 7, 8, 9 sont, pour la simplification de la figure, remplacés par l'élément qui leur est rigoureusement équivalent, la voie 13, et qui est noté CODEC, les sorties des circuits 7 et 9 étant, on l'a vu, respectivement appelées sortie de codage et sortie de prédiction.
La structure de transcodage ainsi constituée bénéficie d'une certaine réduction de complexité par rapport à l'association pure et simple d'un décodeur complet et d'un codeur complet. En effet, le décodeur utilise par exemple des vecteurs de mouvement qui peuvent être réutilisés dans le codeur qui le suit, ce qui permet (si la structure en groupe d'images selon la norme MPEG est la même pour le flot de données entrant dans le transcodeur et pour le flot de données qui en sort) de supprimer le circuit d'estimation de mouvement normalement prévu dans le codeur. De même, dans le cas de la norme MPEG, le codage des images peut être réalisé selon divers modes : là encore le codeur peut par exemple réutiliser telle quelle la décision, utilisée dans le décodeur précédent, relative au choix d'un codage image ou d'un codage trame. Il est indéniable, cependant, que, quelles que soient ces simplifications, le coût du transcodeur ainsi constitué dépend notablement d'autres composants, et plus particulièrement des mémoires d'images
Le but de l'invention est donc de proposer un dispositif de transcodage permettant de réduire le nombre des composants, et notamment des mémoires, par rapport à la structure classique décrite précédemment.
Le but de l'invention est donc de proposer un dispositif de transcodage permettant de réduire le nombre des composants, et notamment des mémoires, par rapport à la structure classique décrite précédemment.
A cet effet, l'invention concerne, dans un premier mode de réalisation, un dispositif tel que décrit dans le préambule de la description et qui est en outre caractérisé en ce qu'il comprend également
(C) entre la sortie de la voie de décodage dudit sous-ensemble décodeur et l'entrée de la voie de codage et décodage dudit sous-ensemble codeur, un sous-ensemble d'interface, comprenant lui-même
(a) un premier soustracteur, dont l'entrée positive est reliée à la sortie dudit sous-ensemble décodeur et dont la sortie est reliée à l'entrée dudit sous-ensemble codeur, et un deuxième soustracteur, dont l'entrée positive est reliée à la sortie de prédiction dudit sous-ensemble codeur et dont l'entrée négative est reliée à la sortie dudit premier soustracteur
(b) en série entre la sortie dudit deuxième soustracteur et l'entrée négative dudit premier soustracteur, une mémoire d'image et un circuit de compensation de mouvement à partir de vecteurs de mouvement représentatifs du mouvement de chaque bloc d'image par rapport à un bloc correspondant d'une image précédant l'image courante.
(C) entre la sortie de la voie de décodage dudit sous-ensemble décodeur et l'entrée de la voie de codage et décodage dudit sous-ensemble codeur, un sous-ensemble d'interface, comprenant lui-même
(a) un premier soustracteur, dont l'entrée positive est reliée à la sortie dudit sous-ensemble décodeur et dont la sortie est reliée à l'entrée dudit sous-ensemble codeur, et un deuxième soustracteur, dont l'entrée positive est reliée à la sortie de prédiction dudit sous-ensemble codeur et dont l'entrée négative est reliée à la sortie dudit premier soustracteur
(b) en série entre la sortie dudit deuxième soustracteur et l'entrée négative dudit premier soustracteur, une mémoire d'image et un circuit de compensation de mouvement à partir de vecteurs de mouvement représentatifs du mouvement de chaque bloc d'image par rapport à un bloc correspondant d'une image précédant l'image courante.
Dans un deuxième mode de réalisation entraînant une nouvelle simplification de structure, le dispositif de transcodage selon l'invention, comprenant essentiellement, en série
(A) un sous-ensemble décodeur, comprenant lui-même une voie de décodage des signaux d'entrée du dispositif associés à chaque image courante, composée elle-même, en série, d'un circuit de décodage à longueur variable et d'un premier circuit de quantification inverse
(B) un sous-ensemble codeur, comprenant lui-même une voie de codage et décodage, composée elle-même d'un circuit de quantification suivi d'un circuit de codage à longueur variable dont la sortie est dite sortie de codage, puis, en sortie dudit circuit de quantification, d'un deuxième circuit de quantification inverse dont la sortie est dite sortie de prédiction ; est caractérisé en ce qu'il comprend également
(C) entre la sortie de la voie de décodage dudit sous-ensemble décodeur et l'entrée de la voie de codage et décodage dudit sous-ensemble codeur, un sous-ensemble d'interface, comprenant lui-même
(a) un troisième soustracteur, dont l'entrée positive est reliée à la sortie dudit sous-ensemble décodeur et dont la sortie est reliée à l'entrée dudit sous-ensemble codeur, et un quatrième soustracteur, dont l'entrée positive est reliée à la sortie de prédiction dudit sous-ensemble codeur et dont l'entrée négative est reliée à la sortie dudit troisième soustracteur
(b) en série entre la sortie dudit quatrième soustracteur et l'entrée négative dudit troisième soustracteur, un circuit de transformation cosinus discrète inverse, une mémoire d'image, un circuit de compensation de mouvement à partir de vecteurs de mouvement représentatifs du mouvement de chaque bloc d'image par rapport à un bloc correspondant d'une image précédant l'image courante, et un circuit de transformation cosinus discrète.
(A) un sous-ensemble décodeur, comprenant lui-même une voie de décodage des signaux d'entrée du dispositif associés à chaque image courante, composée elle-même, en série, d'un circuit de décodage à longueur variable et d'un premier circuit de quantification inverse
(B) un sous-ensemble codeur, comprenant lui-même une voie de codage et décodage, composée elle-même d'un circuit de quantification suivi d'un circuit de codage à longueur variable dont la sortie est dite sortie de codage, puis, en sortie dudit circuit de quantification, d'un deuxième circuit de quantification inverse dont la sortie est dite sortie de prédiction ; est caractérisé en ce qu'il comprend également
(C) entre la sortie de la voie de décodage dudit sous-ensemble décodeur et l'entrée de la voie de codage et décodage dudit sous-ensemble codeur, un sous-ensemble d'interface, comprenant lui-même
(a) un troisième soustracteur, dont l'entrée positive est reliée à la sortie dudit sous-ensemble décodeur et dont la sortie est reliée à l'entrée dudit sous-ensemble codeur, et un quatrième soustracteur, dont l'entrée positive est reliée à la sortie de prédiction dudit sous-ensemble codeur et dont l'entrée négative est reliée à la sortie dudit troisième soustracteur
(b) en série entre la sortie dudit quatrième soustracteur et l'entrée négative dudit troisième soustracteur, un circuit de transformation cosinus discrète inverse, une mémoire d'image, un circuit de compensation de mouvement à partir de vecteurs de mouvement représentatifs du mouvement de chaque bloc d'image par rapport à un bloc correspondant d'une image précédant l'image courante, et un circuit de transformation cosinus discrète.
Les particularités de l'invention apparaîtront maintenant de façon plus détaillée dans la description qui suit, donnée en référence aux dessins annexés dans lesquels
- les figures 1 et 2 montrent des exemples classiques de décodeur et de codeur compatibles avec la norme
MPEG
- la figure 3 montre la structure classique d'un dispositif de transcodage résultant de la simple mise en série d'un tel décodeur et d'un tel codeur
- la figure 4 montre un premier exemple de réalisation d'un dispositif de transcodage conforme à l'invention ;
- les figures 5 à 7 représentent des structures de transcodeur équivalentes à celle de la figure 4
- la figure 8 montre un deuxième exemple de réalisation d'un dispositif de transcodage conforme à 1' invention.
- les figures 1 et 2 montrent des exemples classiques de décodeur et de codeur compatibles avec la norme
MPEG
- la figure 3 montre la structure classique d'un dispositif de transcodage résultant de la simple mise en série d'un tel décodeur et d'un tel codeur
- la figure 4 montre un premier exemple de réalisation d'un dispositif de transcodage conforme à l'invention ;
- les figures 5 à 7 représentent des structures de transcodeur équivalentes à celle de la figure 4
- la figure 8 montre un deuxième exemple de réalisation d'un dispositif de transcodage conforme à 1' invention.
Le dispositif de transcodage représenté sur la figure 4 comprend d'une part, comme dans le cas de la figure 3, la voie de décodage 12, qui, avec l'appellation DECOD sur cette figure 3, correspond aux circuits 1, 2, 3 en série, et la voie de codage et décodage 13, qui, avec l'appellation CODEC, correspond aux circuits 5 à 9. Selon l'invention ce dispositif comprend d'autre part, entre ces voies 12 et 13 inchangées, un sous-ensemble d'interface 140, qui comprend lui-même les éléments suivants
- d'une part un premier soustracteur 45, dont l'entrée positive est reliée à la sortie de la voie 12 (c'està-dire à la sortie du circuit 3 de transformation cosinus discrète inverse) et dont la sortie est reliée à l'entrée de la voie 13 (c'est-à-dire à l'entrée du circuit 5 de transformation cosinus discrète), et un deuxième soustracteur 114, dont l'entrée positive est reliée à la sortie de prédiction de la voie 13 (c'est-à-dire à la sortie du circuit 9 de transformation cosinus discrète inverse) et dont l'entrée négative est reliée à la sortie du premier soustracteur
- d'autre part, entre la sortie du deuxième soustracteur 114 et l'entrée négative du premier soustracteur 45, une mémoire d'image 41 et un circuit de compensation de mouvement 42, prévus en série.
- d'une part un premier soustracteur 45, dont l'entrée positive est reliée à la sortie de la voie 12 (c'està-dire à la sortie du circuit 3 de transformation cosinus discrète inverse) et dont la sortie est reliée à l'entrée de la voie 13 (c'est-à-dire à l'entrée du circuit 5 de transformation cosinus discrète), et un deuxième soustracteur 114, dont l'entrée positive est reliée à la sortie de prédiction de la voie 13 (c'est-à-dire à la sortie du circuit 9 de transformation cosinus discrète inverse) et dont l'entrée négative est reliée à la sortie du premier soustracteur
- d'autre part, entre la sortie du deuxième soustracteur 114 et l'entrée négative du premier soustracteur 45, une mémoire d'image 41 et un circuit de compensation de mouvement 42, prévus en série.
La comparaison de la structure ainsi définie avec celle représentée sur la figure 3 montre immédiatement la réduction de complexité à laquelle on parvient dans le cas de la présente invention : par rapport à la figure 3, on a en effet économisé une mémoire d'image et un circuit de compensation de mouvement (et remplacé un des deux additionneurs par un soustracteur). I1 reste à vérifier que le dispositif de transcodage ainsi simplifié joue cependant un rôle identique à celui, de complexité plus grande, représenté sur la figure 3.
A cet effet, il est utile de définir les signaux présents en différents points du dispositif de cette figure 3 (et donc des codeur et décodeur des figures 1 et 2). Compte tenu du fait qu'au codage, ne sont envoyés vers la voie de codage, pour codage et transmission (ou stockage), que des signaux de différence entre ces signaux d'origine et des signaux prédits, la voie de décodage 12 délivre elle aussi un signal de différence, qu'on appelle ici, pour exprimer sa nature, signal résidu Rl(n), n désignant le numéro (ou rang) de l'image concernée dans la séquence d'images. A partir de ce signal résidu Rl(n), une image décodée correspondante Il(n) est reconstruite, par addition à Rl(n) de l'image précédente (compensée en mouvement) disponible en sortie du circuit de compensation de mouvement 42.
Dans le codeur qui suit et qui reçoit les signaux I1(n), ce sont à nouveau des signaux de différence qui vont être codés : ces signaux sont obtenus en soustrayant de Il(n) l'image prédite disponible en sortie du circuit de compensation de mouvement 103 de la voie de prédiction de ce codeur. Chaque signal résidu résultant de cette soustraction à partir de Il(n) est appelé R2(n), n indiquant toujours le numéro de l'image d'origine concernée et l'indice 2 indiquant que c'est le deuxième signal résidu que l'on est amené à définir ici, et c'est ce signal R2(n) qui est soumis au codage.
Dans ce même codeur, les circuits 8 et 9 exécutent un décodage, nécessaire pour parvenir dans la voie de prédiction au calcul de R2(n) par soustraction. L'opération de prédiction (qui est en fait une opération de compensation de mouvement) est notée S(I2(n-1), V) où I2(n-1) désigne l'image précédemment décodée (obtenue en sortie de l'additionneur 101 et stockée dans la mémoire 102) et V désigne le vecteur de mouvement préalablement déterminé qui permet justement d'opérer la compensation de mouvement, ici par rapport à l'image précédente (cette opération S(.) est simplement, de façon classique, la recherche du bloc présentant la meilleure corrélation dans l'image précédente).
I1 faut préciser, par ailleurs, que, dans le codeur, les opérations de transformation cosinus discrète directe et inverse et de quantification directe et inverse ne sont pas des opérations tout à fait réversibles : elles introduisent globalement entre le signal initial et le signal reconstitué après lesdites opérations inverses une erreur, relativement faible, dite erreur de codage et notée e2(n). De ce fait, le signal résidu noté R2(n) à l'entrée de la voie 13 (c'est-à-dire du circuit de transformation cosinus discrète 5), et destiné à subir après quantification le codage du circuit 7, ne reste pas identique à lui-même après les opérations exécutées dans les circuits 5 et 6 et les opérations inverses exécutées dans les circuits 8 et 9, mais devient un signal
R2(n) + e2(n). En sortie de l'additionneur 101, l'image I2(n) avant prédiction n' est donc pas I2(n) = I1(n), ce qui serait le cas sans ladite erreur de codage, mais I2(n) = Il(n) + e(n).
R2(n) + e2(n). En sortie de l'additionneur 101, l'image I2(n) avant prédiction n' est donc pas I2(n) = I1(n), ce qui serait le cas sans ladite erreur de codage, mais I2(n) = Il(n) + e(n).
Cette erreur de codage e2(n) peut être calculée, comme le montre la figure 5, en prévoyant un soustracteur (on verra ci-après que ce soustracteur est le soustracteur 114) entre la sortie et l'entrée de la voie 13, sur lesquelles les signaux présents sont respectivement (R2(n) + e2(n)) et R2(n).
Dès lors, connaissant e2(n) d'une part, et sachant d'autre part que le signal Il(n) + e2(n) est présent en sortie de l'additionneur 101, il est possible de prévoir en sortie de cet additionneur un soustracteur 15 dont l'entrée positive reçoit ce signal Il(n) + e2(n) et dont l'entrée négative reçoit la sortie du soustracteur 114, c'est-à-dire e2(n). La sortie du soustracteur 15 délivre alors Il(n), et la connexion d'entrée de la mémoire d'image 41 de l'étage 4 de compensation de mouvement peut alors, au lieu d'être reliée comme sur la figure 3 à la sortie de l'additionneur 43 portant le signal Il(n) reconstruit par prédiction, être cette fois reliée, comme indiqué sur la figure 5, à la sortie de ce soustracteur 15 portant également le signal Il(n) mais cette fois reconstitué par élimination de l'erreur de codage e2(n). La structure de la figure 5 est donc équivalente à celle de la figure 3, et peut lui être substituée.
Une nouvelle substitution va alors pouvoir être opérée. En effet, la sortie du circuit 42 de compensation de mouvement peut être notée, conventionnellement, S(Il(n-1), V), expression dans laquelle Il(n-l) désigne l'image précédemment traitée et restituée lorsque l'image courante en sortie de l'additionneur 43 est Il(n) (ce qui est le cas représenté sur les figures), V désigne, on l'a vu, le vecteur de mouvement, et
S désigne l'opérateur de décalage (~rift, en anglais) qui permet, à partir de Il(n-l), d'obtenir par corrélation l'image prédite, ou compensée en mouvement.
S désigne l'opérateur de décalage (~rift, en anglais) qui permet, à partir de Il(n-l), d'obtenir par corrélation l'image prédite, ou compensée en mouvement.
Il est manifeste qu'une telle opération de compensation de mouvement, qui consiste en la recherche, dans l'image (ou une image) précédente, d'un bloc offrant la meilleure corrélation avec le bloc courant et en un décalage correspondant au vecteur de mouvement reliant ces blocs, est linéaire. De ce fait, on peut écrire, dans la voie de prédiction dont, on l'a vu, le signal d'entrée est, en raison de l'erreur de codage, le signal I2(n) = Il(n) + e(n), les expressions suivantes S(I2(n), V) = S((Il(n) + e2(n)), V) (1) ou bien, pour l'image précédente S(I2(n-1), V) = S((Il(n-l) + e2(n-1)), V) (2) ou encore, en utilisant la propriété de linéarité : S((I1(n-1) + e2(n-1)), V) = S(Il(n-l), V) + S(e2(n-1), V) (3)
Or, dans cette expression (3), le terme S(Il(n-l), V) constitue, dans le cas où l'image courante reconstituée en sortie de l'additionneur 43 est Il(n), le signal présent sur l'entrée compensée de cet additionneur (c'est-à-dire sur la sortie du circuit 42 de compensation de mouvement de l'étage 4). Ce signal de sortie de la mémoire 42 s'écrit donc, à partir de l'expression (2) et en utilisant la propriété de linéarité comme pour l'expression (3)
S(Il(n-l), V) = S(I2(n-1), V) - S(e2(n-l)), V) (4)
Or le terme S(I2(n-1), V) est connu, puisqu'il s'agit du signal de sortie du circuit de compensation de mouvement 103 lorsque le signal d'entrée de la mémoire d'image 102 est I2(n-1). Le terme S(e2(n-1), V), lui, peut être obtenu à partir d'un point du transcodeur où est disponible l'erreur de codage (ce point existe, on l'a vu, puisque ladite erreur de codage est disponible en sortie du soustracteur 114) et en prévoyant alors, à la suite de ce point, une nouvelle voie de prédiction comprenant en série une mémoire d'image (pour stocker les signaux de type e2(n-l) et un circuit de compensation de mouvement (pour effectuer l'opération S(e2(n-1), V)). On va voir, en référence à la figure 6 décrite ci-dessous, que cette voie de prédiction, en fait, existe déjà, elle aussi.
Or, dans cette expression (3), le terme S(Il(n-l), V) constitue, dans le cas où l'image courante reconstituée en sortie de l'additionneur 43 est Il(n), le signal présent sur l'entrée compensée de cet additionneur (c'est-à-dire sur la sortie du circuit 42 de compensation de mouvement de l'étage 4). Ce signal de sortie de la mémoire 42 s'écrit donc, à partir de l'expression (2) et en utilisant la propriété de linéarité comme pour l'expression (3)
S(Il(n-l), V) = S(I2(n-1), V) - S(e2(n-l)), V) (4)
Or le terme S(I2(n-1), V) est connu, puisqu'il s'agit du signal de sortie du circuit de compensation de mouvement 103 lorsque le signal d'entrée de la mémoire d'image 102 est I2(n-1). Le terme S(e2(n-1), V), lui, peut être obtenu à partir d'un point du transcodeur où est disponible l'erreur de codage (ce point existe, on l'a vu, puisque ladite erreur de codage est disponible en sortie du soustracteur 114) et en prévoyant alors, à la suite de ce point, une nouvelle voie de prédiction comprenant en série une mémoire d'image (pour stocker les signaux de type e2(n-l) et un circuit de compensation de mouvement (pour effectuer l'opération S(e2(n-1), V)). On va voir, en référence à la figure 6 décrite ci-dessous, que cette voie de prédiction, en fait, existe déjà, elle aussi.
La nouvelle structure obtenue de cette façon est représentée sur la figure 6 qui est déduite de la figure 5 en supprimant le soustracteur 15 et la connexion qui était envoyée de la sortie de l'additionneur 101 vers l'entrée positive de ce soustracteur et en introduisant, en sortie de la mémoire 41 et du circuit 42, un soustracteur 44. Ce nouveau soustracteur 44 reçoit sur son entrée positive la sortie S(I2(n-1), V) du circuit 103 de compensation de mouvement (une connexion supplémentaire, par rapport à la figure 5, est créée à cet effet) et, sur son entrée négative, la sortie S(e2(n-1), V) de la nouvelle voie de prédiction mentionnée ci-dessus, qui, de fait, est constituée en reprenant la mémoire d'image 41 et le circuit 42 de compensation de mouvement précédents et en reliant simplement l'entrée de la mémoire 41 à la sortie du soustracteur 114.
On va montrer, maintenant, que de nouvelles simplifications de la structure de la figure 6, conduisant à la structure de la figure 7, peuvent être opérées. En effet, sur cette figure 6, le signal R2(n) est obtenu conformément à l'expression (5) suivante
R2(n) = Iî(n) - S(I2(n-1), V) (5) ou encore
R2(n) = R1(n) + S(11(n-l, V) - S(I2(n-1), V) (6)
Mais on sait, d'après l'expression (4), que le signal S(I1(n-1), V), présent en sortie du soustracteur 44, est équivalent à et peut être remplacé par S(I2(n-1), V)
S(e2(n-1), V), ce qui conduit, à partir de l'expression (6), à l'expression (7) simplifiée
R2(n) = R1(n) - S(e2(n-l), V) (7)
Cela signifie d'une part que le signal résidu R2(n) peut être calculé directement à partir du signal résidu Rl(n), sans passer par une reconstitution intermédiaire d'image, ce qui permet, comme le montre la figure 7, de supprimer le soustracteur 11 de la figure 6 et la connexion qui venait vers son entrée négative. Cela signifie d'autre part que ce signal résidu R2(n) présent sur l'entrée de la voie 13 est désormais tout simplement obtenu en soustrayant du signal résidu Rl(n) la quantité S(e2(n-1), V), ce qui permet, comme le montre également la figure 7, de supprimer le soustracteur 44 de la figure 6 ainsi que la connexion qui venait vers son entrée positive et d'envoyer directement l'ancienne entrée négative de ce soustracteur 44 maintenant supprimé non plus vers l'additionneur 43, également supprimé, mais vers l'entrée négative d'un nouveau soustracteur 45 se substituant à cet additionneur 43.
R2(n) = Iî(n) - S(I2(n-1), V) (5) ou encore
R2(n) = R1(n) + S(11(n-l, V) - S(I2(n-1), V) (6)
Mais on sait, d'après l'expression (4), que le signal S(I1(n-1), V), présent en sortie du soustracteur 44, est équivalent à et peut être remplacé par S(I2(n-1), V)
S(e2(n-1), V), ce qui conduit, à partir de l'expression (6), à l'expression (7) simplifiée
R2(n) = R1(n) - S(e2(n-l), V) (7)
Cela signifie d'une part que le signal résidu R2(n) peut être calculé directement à partir du signal résidu Rl(n), sans passer par une reconstitution intermédiaire d'image, ce qui permet, comme le montre la figure 7, de supprimer le soustracteur 11 de la figure 6 et la connexion qui venait vers son entrée négative. Cela signifie d'autre part que ce signal résidu R2(n) présent sur l'entrée de la voie 13 est désormais tout simplement obtenu en soustrayant du signal résidu Rl(n) la quantité S(e2(n-1), V), ce qui permet, comme le montre également la figure 7, de supprimer le soustracteur 44 de la figure 6 ainsi que la connexion qui venait vers son entrée positive et d'envoyer directement l'ancienne entrée négative de ce soustracteur 44 maintenant supprimé non plus vers l'additionneur 43, également supprimé, mais vers l'entrée négative d'un nouveau soustracteur 45 se substituant à cet additionneur 43.
Sur cette figure 7, les autres éléments 13, 114, 41, 42, 101, 102, 103 restent, théoriquement, les mêmes.
Cependant, il est clair, désormais, au vu de cette figure, que les éléments 101, 102, 103 ne sont plus utiles, puisque la boucle ainsi constituée n' envoie plus de signal où que ce soit.
Ces éléments 101 à 103 peuvent donc être supprimés sans que le reste de la structure s'en trouve modifié en quoi que ce soit, et ladite suppression conduit au dispositif selon l'invention, tel qu'il a été représenté (de façon complète, c'est-à-dire avec les voies 12 et 13 explicitement repésentées) sur la figure 4.
La comparaison de cette structure de la figure 4 avec celle représentée sur la figure 3 montre clairement la réduction de complexité à laquelle la solution technique proposée conduit. Par rapport à cette figure 3, on a en effet pu supprimer une mémoire d'image et un circuit de compensation de mouvement. On peut noter, en complément, qu'on a remplacé un des deux additionneurs par un soustracteur.
Cependant la présente invention n'est pas limitée à cet exemple de réalisation, à partir duquel on peut prévoir des variantes sans pour cela sortir du cadre de cette invention.
La figure 8, en particulier, montre un exemple d'une telle variante. Par rapport à la figure 4, les différences sont les suivantes
(1) la voie de décodage, désignée cette fois par la référence 212 (au lieu de la référence 12 sur la figure 4), ne comprend plus que le circuit 1 de décodage à longueur variable et le circuit de quantification inverse 2
(2) la voie de codage et décodage, désignée par la référence 213 (au lieu de la référence 13 sur la figure 4), ne comprend plus que le circuit de quantification 6, le circuit de codage à longueur variable 7, et le circuit de quantification inverse 8
(3) le sous-ensemble d'interface, désigné par la référence 240 (au lieu de la référence 140 sur la figure 4), comprend maintenant
(a) un soustracteur référencé 245 entre la sortie de la voie 212 et l'entrée de la voie 213
(b) un soustracteur référencé 214 en sortie de ce soustracteur 245 et de la voie 213
(c) en série entre la sortie du soustracteur 214 et l'entrée négative du soustracteur 245 une mémoire d'image 241 et un circuit de compensation de mouvement 242
(d) en plus de ces éléments 214, 241, 242, 245 tout à fait similaires aux éléments correspondants 114, 41, 42, 45 de la figure 4, un circuit 243 de transformation cosinus discrète inverse, prévu en série entre la sortie du sosutracteur 214 et l'entrée de la mémoire 241, et un circuit 244 de transformation cosinus discrète, prévu en série entre la sortie du circuit de compensation de mouvement 242 et l'entrée négative du soustracteur 245.
(1) la voie de décodage, désignée cette fois par la référence 212 (au lieu de la référence 12 sur la figure 4), ne comprend plus que le circuit 1 de décodage à longueur variable et le circuit de quantification inverse 2
(2) la voie de codage et décodage, désignée par la référence 213 (au lieu de la référence 13 sur la figure 4), ne comprend plus que le circuit de quantification 6, le circuit de codage à longueur variable 7, et le circuit de quantification inverse 8
(3) le sous-ensemble d'interface, désigné par la référence 240 (au lieu de la référence 140 sur la figure 4), comprend maintenant
(a) un soustracteur référencé 245 entre la sortie de la voie 212 et l'entrée de la voie 213
(b) un soustracteur référencé 214 en sortie de ce soustracteur 245 et de la voie 213
(c) en série entre la sortie du soustracteur 214 et l'entrée négative du soustracteur 245 une mémoire d'image 241 et un circuit de compensation de mouvement 242
(d) en plus de ces éléments 214, 241, 242, 245 tout à fait similaires aux éléments correspondants 114, 41, 42, 45 de la figure 4, un circuit 243 de transformation cosinus discrète inverse, prévu en série entre la sortie du sosutracteur 214 et l'entrée de la mémoire 241, et un circuit 244 de transformation cosinus discrète, prévu en série entre la sortie du circuit de compensation de mouvement 242 et l'entrée négative du soustracteur 245.
Avec cette structure de dispositif de transcodage, on reste en permanence dans le domaine fréquentiel (ou domaine
DCT), tout le long de la voie de décodage (circuits 1 et 2) ainsi que dans la voie de codage et décodage (circuits 6, 7 et 8). Pour compenser cette suppression des circuits 3 et 5, et compte tenu du fait que les opérations de compensation de mouvement se déroulent, elles, dans le domaine spatial et non dans le domaine fréquentiel, il faut réintroduire dans le sousensemble d'interface les circuits référencés 243 et 244 qui permettent respectivement de revenir dans le domaine spatial pour la compensation de mouvement grâce au circuit 242 puis à nouveau dans le domaine fréquentiel dès que cette compensation de mouvement a été réalisée. L'ensemble du dispositif de transcodage ainsi proposé ne contient plus qu'un circuit de transformation cosinus discrète inverse, au lieu de deux dans le cas de la réalisation de la figure 4, ce qui constitue bien une nouvelle réduction de complexité.
DCT), tout le long de la voie de décodage (circuits 1 et 2) ainsi que dans la voie de codage et décodage (circuits 6, 7 et 8). Pour compenser cette suppression des circuits 3 et 5, et compte tenu du fait que les opérations de compensation de mouvement se déroulent, elles, dans le domaine spatial et non dans le domaine fréquentiel, il faut réintroduire dans le sousensemble d'interface les circuits référencés 243 et 244 qui permettent respectivement de revenir dans le domaine spatial pour la compensation de mouvement grâce au circuit 242 puis à nouveau dans le domaine fréquentiel dès que cette compensation de mouvement a été réalisée. L'ensemble du dispositif de transcodage ainsi proposé ne contient plus qu'un circuit de transformation cosinus discrète inverse, au lieu de deux dans le cas de la réalisation de la figure 4, ce qui constitue bien une nouvelle réduction de complexité.
Claims (2)
1. Dispositif de transcodage de signaux numériques représentatifs d'une suite d'images subdivisées en blocs, comprenant essentiellement, en série
(A) un sous-ensemble décodeur, comprenant lui-même une voie de décodage des signaux d'entrée du dispositif associés à chaque image courante, composée elle-même, en série, d'un circuit de décodage à longueur variable (1), d'un premier circuit de quantification inverse (2) et d'un premier circuit de transformation cosinus discrète inverse (3)
(B) un sous-ensemble codeur, comprenant lui-même une voie de codage et décodage, composée elle-même, en série, d'un circuit de transformation cosinus discrète (5), d'un circuit de quantification (6) et d'un circuit de codage à longueur variable (7) dont la sortie est dite sortie de codage, puis, en sortie dudit circuit de quantification (6) et en série, un deuxième circuit de quantification inverse (8) et un deuxième circuit de transformation cosinus discrète inverse (9) dont la sortie est dite sortie de prédiction caractérisé en ce qu il comprend également
(C) entre la sortie de la voie de décodage dudit sous-ensemble décodeur et l'entrée de la voie de codage et décodage dudit sous-ensemble codeur, un sous-ensemble d'interface (140), comprenant lui-même
(a) un premier soustracteur (45), dont l'entrée positive est reliée à la sortie dudit sous-ensemble décodeur et dont la sortie est reliée à l'entrée dudit sousensemble codeur, et un deuxième soustracteur (114), dont l'entrée positive est reliée à la sortie de prédiction dudit sous-ensemble codeur et dont l'entrée négative est reliée à la sortie dudit premier soustracteur
(b) en série entre la sortie dudit deuxième soustracteur (114) et l'entrée négative dudit premier soustracteur (45), une mémoire d'image (41) et un circuit (42) de compensation de mouvement à partir de vecteurs de mouvement représentatifs du mouvement de chaque bloc d'image par rapport à un bloc correspondant d'une image précédant l'image courante.
2. Dispositif de transcodage de signaux numériques représentatifs d'une suite d'images subdivisées en blocs, comprenant essentiellement, en série
(A) un sous-ensemble décodeur, comprenant lui-même une voie de décodage des signaux d'entrée du dispositif associés à chaque image courante, composée elle-même, en série, d'un circuit de décodage à longueur variable (1) et d'un premier circuit de quantification inverse (2)
(B) un sous-ensemble codeur, comprenant lui-même une voie de codage et décodage, composée elle-même d'un circuit de quantification (6) suivi d'un circuit de codage à longueur variable (7) dont la sortie est dite sortie de codage, puis, en sortie dudit circuit de quantification (6), d'un deuxième circuit de quantification inverse (8) dont la sortie est dite sortie de prédiction caractérisé en ce qu'il comprend également
(C) entre la sortie de la voie de décodage dudit sous-ensemble décodeur et l'entrée de la voie de codage et décodage dudit sous-ensemble codeur, un sous-ensemble d'interface (240), comprenant lui-même
(a) un troisième soustracteur (245), dont l'entrée positive est reliée à la sortie dudit sous-ensemble décodeur et dont la sortie est reliée à l'entrée dudit sousensemble codeur, et un quatrième soustracteur (214), dont l'entrée positive est reliée à la sortie de prédiction dudit sous-ensemble codeur et dont l'entrée négative est reliée à la sortie dudit troisième soustracteur
(b) en série entre la sortie dudit quatrième soustracteur (214) et l'entrée négative dudit troisième soustracteur (245), un circuit de transformation cosinus discrète inverse (243), une mémoire d'image (241), un circuit (242) de compensation de mouvement à partir de vecteurs de mouvement représentatifs du mouvement de chaque bloc d'image par rapport à un bloc correspondant d'une image précédant l'image courante, et un circuit de transformation cosinus discrète (244).
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9408105A FR2722052A1 (fr) | 1994-06-30 | 1994-06-30 | Dispositif de transcodage d'une sequence de signaux numeriques |
| DE69522861T DE69522861T2 (de) | 1994-06-30 | 1995-06-22 | Verfahren und Einrichtung zur Codeumwandlung von codiertem Datenstrom |
| EP95201690A EP0690392B1 (fr) | 1994-06-30 | 1995-06-22 | Procédé et dispositif de transcodage d'une séquence de signaux numériques codés |
| US08/496,344 US5729293A (en) | 1994-06-30 | 1995-06-29 | Method and device for transcoding a sequence of coded digital signals |
| JP16368095A JP3720875B2 (ja) | 1994-06-30 | 1995-06-29 | トランスコーディング方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9408105A FR2722052A1 (fr) | 1994-06-30 | 1994-06-30 | Dispositif de transcodage d'une sequence de signaux numeriques |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2722052A1 true FR2722052A1 (fr) | 1996-01-05 |
Family
ID=9464866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9408105A Pending FR2722052A1 (fr) | 1994-06-30 | 1994-06-30 | Dispositif de transcodage d'une sequence de signaux numeriques |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2722052A1 (fr) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0584741A2 (fr) * | 1992-08-21 | 1994-03-02 | Fuji Xerox Co., Ltd. | Dispositif de codage du signal d'image |
-
1994
- 1994-06-30 FR FR9408105A patent/FR2722052A1/fr active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0584741A2 (fr) * | 1992-08-21 | 1994-03-02 | Fuji Xerox Co., Ltd. | Dispositif de codage du signal d'image |
Non-Patent Citations (1)
| Title |
|---|
| M. LIEBHOLD AND E. HOFFERT: "Toward an open environment for digital video", COMMUNICATIONS OF THE ACM, vol. 34, no. 4, April 1991 (1991-04-01), NEW YORK, pages 103 - 112, XP000228793 * |
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