JPH0851435A

JPH0851435A - スイッチングシステム

Info

Publication number: JPH0851435A
Application number: JP7101915A
Authority: JP
Inventors: Yoshito Sakurai; 義人櫻井; Kaneichi Otsuki; 兼市大槻; Shinobu Gohara; 忍郷原; Makoto Mori; 誠森; Akira Horiki; 晃堀木; Takao Kato; 孝雄加藤; Hiroshi Kuwabara; 弘桑原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-15
Filing date: 1995-04-26
Publication date: 1996-02-20
Anticipated expiration: 2011-12-04
Also published as: JP2561045B2

Abstract

(57)【要約】【目的】ヘッダ部と情報部から成る固定長のセルを交
換するスイッチで、必要最小限のメモリ量で、かつ、メ
モリのオーバーライトによるセルの紛失が生じないスイ
ッチングシステムを提供する。【構成】複数のハイウェイから入力される固定長のセ
ルを蓄積する第１の記憶手段と、第１の記憶手段の空き
アドレスを蓄積する第２の記憶手段と、第２の記憶手段
の内容に従って、第１の記憶手段の書込みと読出し制御
を行う制御手段とで、第１の記憶手段から読出したセル
を複数のハイウェイに振り分け出力するスイッチを構成
する。制御手段は、第１の記憶手段のアドレスをセルの
宛先ハイウェイ毎に管理する。【効果】セルの紛失が生じないので、バースト性の強
い信号の交換に適した大容量のスイッチが少ないハード
量で経済的に構成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ルーティングのための
ヘッダを有する固定長セルを用いて音声、データ等の時
分割多重通信情報を交換するスイッチングシステムに係
り、特に音声等の回線交換情報とデータ等のバースト交
換情報を統合して交換するのに好適なスイッチングシス
イムに関する。

【０００２】

【従来の技術】典形的な電話音声のビット速度（６４Ｋ
ｂ／ｓ）のみならず、低速（数１００ｂ／ｓ）データか
らビデオ信号（数Ｍｂ／ｓ）までの、様々なビット速
度、様々な性質（バースト性、実時間性等）を持った通
信を統合して取り扱い得る、柔軟かつ経済的なスイッチ
ングシステムが求められている。

【０００３】このような要求に対して、ルーティングの
ための情報を含んだヘッダを持つ固定長のセルを用い
て、全ての情報を画一的にスイッチングする方法が、１
つの有望な案である。例えば、本出願人により既に提案
されている、論文「電子情報通信学会創立７０周年記念
総合全国大会（昭和６２年）交換部門１８３２『回線／
パケット統合通話路の検討』」に示されているスイッチ
ングシステムは、その１つである。本例では、全ての通
信情報を、セルと呼ばれる固定長ブロックを用いて転送
する。そのスイッチングに当っては、ヘッダ駆動型の空
間スイッチを基本とし、同一宛先を持つ複数のセルが空
間スイッチ内で衝突するのを避けるため、入ハイウェイ
毎に時間スイッチ機能を設けた構成をとっている。更に
その時間スイッチ機能には、電話音声のように実時間性
が要求される回線交換モードと、遅延はある程度許され
るが、バースト的に発生するデータを送るバースト交換
モードの２つのモードを扱う事が出来るように、スイッ
チングのためのメモリと、待ち合わせのためのバッファ
メモリが設けられている。回線交換モード用セルは、実
時間性を保証するためにバッファメモリを介さず、優先
して取り扱い、一方バースト交換モード用セルは、バッ
ファメモリで待ち合わせ、タイムスロットに空きがある
時に処理される。

【０００４】他の例として、特開昭５９−１３５９９４
号公報に示される「ＴＤＭスイッチングシステム」が挙
げられる。本例では、回線交換モードとバースト交換モ
ードの２種類の性質を持った通信を扱うという概念は明
示されていないが、固定長セルを、バッファメモリを用
いて時間的に入れ換える機能を有している。その際に、
セルの待ち合わせとスイッチングは同一のバッファメモ
リを用いる。待ち合わせを実現するために、セルのバッ
ファメモリへの書き込みアドレスを、ヘッダによって知
ることが出来る。そのセルの宛先別に格納しておく待ち
行列手段が設けられている。

【０００５】また、回線交換におけるノンブロックの多
段通話路スイッチとしては、クロス形が良く知られてい
る。（秋丸著「現代交換工学概論」オーム社昭和５４
年ＰＰ．１３６〜１３７およびシー・クロス：アスタ
ディオブノンブロッキングネットワークス、ベ
ルシステムテクニカルジャーナル第３２巻第３
号（１９５３年）（C.Clos:A Study of Non Blocking N
etworks、Bell SystemTechnical Journal vol.32、No.3
（1953））このクロス形多段スイッチは、１次スイッチ
の入回線数をｍ、出回線数をｒ、２次スイッチの入回線
数、出回線数をともにｋ、３次スイッッチの入回線数を
ｒ、出回線数をｍとし、１次スイッチをｋ個、２次スイ
ッチをｒ個、３次スイッチをｋ個用い、１次スイッチの
ｒ本の出回線を各２次スイッチに１本ずつ、２次スイッ
チのｋ本の出回線を各３次スイッチに１本ずつ接続する
多段スイッチ構成において、ｒ≧２ｍ−１（クロスの
式）を満たすよう構成した３段のスイッチである。尚、
ここで言うノンブロックとは、スイッチの入回線、出回
線双方に空き容量が存在する場合に、その間を接続する
パスが必ず存在する、ということである。

【０００６】

【発明が解決しようとする課題】固定長セルを用いてス
イッチングを行う場合、各セルの宛先が必ずしも平均的
に分布していないため、同一宛先へ向けたセルが一時的
に集中し、輻輳状態となったり、メモリのオーバフロー
によりセルが消失してしまう事が起こり得る。上記の、
最初に挙げた、本出願人による論文では、輻輳状態回避
のため待ち合わせのためのバッファメモリを、各宛先出
ハイウェイ別に設けている。このバッファメモリは、セ
ル全体を格納するもので、かつ、オーバーフローしない
だけ多数のセルを格納できるものである必要があり、し
かも、宛先毎に個別に設けなければならない。従って、
この構成では、大量のメモリを必要とするという問題が
ある。

【０００７】一方、２番目の例に挙げたスイッチングシ
ステム（特開昭５９−１３５９９４号公報）では、バッ
ファメモリは全入ハイウェイに対し１つであり、バッフ
ァメモリのアドレスだけを記憶する待ち行列手段がセル
の宛先別に複数設けられている。この構成では、比較的
少ないメモリ量で各セルの宛先の偏りは吸収され得る。
しかしながら、バッファメモリの書き込みアドレスは周
期的に用いられるため、論理的にはバッファメモリは各
宛先対応に固定的に分割されているのと同等であり、あ
る待ち行列の待ちが一定量を越えると、読み出されてい
ないセルがまだ残っているにもかかわらず、同一の書込
みアドレスが使われ、バッファメモリの上書きが起こ
る。このとき上書きされたセルは消失してしまうという
問題がある。

【０００８】また、上記クロス形スイッチは、単一の速
度を持つ複数の呼を扱う場合にはノンブロックである
が、それぞれの呼が任意の速度を持つ場合には、単位ス
イッチ間を結ぶリンクの使用効率が落ちるため、ノンブ
ロックとはならない。それぞれの呼の速度が異なると、
例えば、低速の呼がリンク容量の一部を占有しているた
めに、そのリンクにはまだ容量に空きがあるにもかかわ
らず、高速の呼はそこへは入れないという、いわゆる虫
喰い現象が起こる。このため、リンクの使用効率が落
ち、上記のクロスの式を満たしていても、ブロックが起
きてしまう。

【０００９】本発明の目的は、上記従来例の問題点を解
決し、メモリの大量使用をなくし、かつバッファメモリ
の上書きによってブロックが消失しないスイッチングシ
ステムを提供することにある。

【００１０】また、それぞれの呼が任意の速度を持つ場
合でも、ブロックが起きないノンブロックの多段通話路
スイッチを簡単かつ経済的な構成で提供することにあ
る。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、複数の入ハイウェイ（以下では単に入線と称する）
を時分割多重し、到着したセルをバッファメモリ（以下
メインバッファと称する）に書込み、これを適当な順序
で読み出し、多重分離し、複数の出ハイウェイ（以下で
は単に出線と称する）に振り分けることによって交換動
作を行うスイッチングシステムにおいて、メインバッフ
ァの空きアドレスを格納しておくＦＩＦＯ（First In F
irst Out）バッファ（アイドルアドレスＦＩＦＯと称す
る）と、使用中アドレスを出線対応に管理する手段を設
け、メインバッファへのセルの書込み時には、上記アイ
ドルアドレスＦＩＦＯバッファのデータ出力から空アド
レスを取り出し、メインバッファからのセルの読出し時
には、読み出しが終ったアドレスを上記アイドルアドレ
スＦＩＦＯバッファのデータ入力へ戻す、アイドルアド
レスチェインを持つようにした。

【００１２】また、ノンブロックの多段通話路スイッチ
は、多段スイッチのリンクを、空間的に増やす、つまり
リンク本数を増やすだけでなく、時間的に増やす、つま
りリンク速度を上げることにより解決される。具体的に
は、出入回線数とリンク数は、それぞれ前記と同じく
ｍ、ｒとするが、出入回線の速度を１としたとき、リン
クの速度はｘ倍とし、リンク本数をｒとしたとき、ｒ≧
２×｛（ｍ−１）／（ｘ−１）｝−１を満たすようなス
イッチ構成とした。

【００１３】

【作用】セルが到着し、これをメインバッファに書き込
む際には、そのセルの宛先出線に関係なく、１つのアイ
ドルアドレスＦＩＦＯから空きアドレスを得るため、メ
インバッファに空きがある限りメインバッファ内のどの
領域でもセルを書き込む事ができる。到着するセルの宛
先が特定の出線へ偏っていたとしても、その分は他の宛
先へのセルが減少しているはずなので、必要となるメイ
ンバッファの容量は変わらない。

【００１４】また、セルを読み出すまでは、そのセルが
格納されているアドレスはアイドルアドレスＦＩＦＯに
戻らないので、同一アドレスにセルが上書きされて、そ
こに格納されていたセルが消失してしまう事はない。

【００１５】多段スイッチで、（ｍ−１）は、ｍ本の入
回線のうちの（ｍ−１）本が使用中である状態を示す。
一方、（ｘ−１）は、リンク速度比ｘから、入回線速度
比である１を引いたものであり、「（ｍ−１）／（ｘ−
１）」は、リンクに空き容量はあるのに、入回線１回線
分は収容できないという状態でのリンクの本数を表わし
ている。尚、記号「ａ」はａ以上の最小の整数を表わ
す。ここから１本のリンクを除いた｛「（ｍ−１）／
（ｘ−１）」−１｝本のリンクがこのような状態であ
り、出回線側も入回線側と全く同様であるから、リンク
本数が２×｛「（ｍ−１）／（ｘ−１）」−１｝本であ
る時、新たに入回線１回線分はリンクに収容できず、更
にもう１本の収容可能リンクがあれば、即ち、２×
｛「（ｍ−１）／（ｘ−１）」−１｝＋１であれば、入
回線側（１次リンク）、出回線側（２次リンク）双方
で、入回線１回線分以上の空き容量を共通に持つリンク
が必ず存在するので、このスイッチはブロックすること
がない。

【００１６】

【実施例】以下、本発明の一実施例を図１により説明す
る。図１においては、ｎ本の入線が、直並列変換多重器
１０１を介してメインバッファ１０５のデータに入力
（ＤＩ）に接続され、メインバッファ１０５のデータ出
力（ＤＯ）は、並直列変換多重分離器に接続されｍ本の
出線に分離されている。直並列変換多重器１０１の出力
のうち、セルのヘッダに相当する部分は、ヘッダ変換テ
ーブル１０２の読出しアドレス端子（ＲＡ）に接続さ
れ、ヘッダ変換テーブル１０２のデータ出力（ＤＯ）の
うち、新ヘッダ部分はメインバッファ１０５のデータ入
力へ接続され、空き／使用中情報（空＝０）部分はＡＮ
Ｄゲート１０９を介しメインバッファ１０５の書込みイ
ネーブル入力（ＷＥ）へ接続され、出線番号部分はアド
レスポインタ１０４の宛先出線番号入力（ＤＥＳＴ）に
接続される。ヘッダ変換テーブル１０２のデータ入力
（ＤＩ）と書込みアドレス（ＷＡ）は、図示していない
制御系に接続されている。アイドルアドレスＦＩＦＯ１
０３のデータ出力（ＤＯ）はメインバッファ１０５のデ
ータ入力（ＤＩ）とアドレスポインタ１０４の次書込み
アドレス入力（ＮＷＡＤ）へ接続され、空き表示出力
（ＥＰＴＹ）はＡＮＤゲート１０９を介しメインバッフ
ァ１０５の書込みイネーブル入力（ＷＥ）へ接続され
る。アドレスポインタ１０４の書込みアドレス出力（Ｗ
ＡＤ）はメインバッファ１０５の書込みアドレス入力
（ＷＡ）へ接続され、読出しアドレス出力（ＲＡＤ）
は、セレクタ１１０を介してメインバッファ１０５の読
出しアドレス出力（ＲＡ）とアイドルアドレスＦＩＦＯ
１０３のデータ入力（ＤＩ）に接続される。メインバッ
ファ１０５のデータ出力（ＤＯ）のうち、次読出しアド
レスに相当する部分はアドレスポインタ１０４の次読出
しアドレス入力（ＮＲＡＤ）へ接続され、それ以外の部
分、即ちセル本体に相当する部分は、並直列変換多重分
離器１０６を介し、各出線へ分離される。制御カウンタ
１０７の出力はアドレスポインタ１０４の読出しカウン
タ入力（ＲＡＣＮＴ）へ接続される。空アドレスレジス
タ１１１はセレクタ１１０の入力へ接続される。アドレ
スポインタ１０４のキュー状態表示出力（ＳＴＳ）はセ
レクタ１１０の選択入力と、アイドルアドレスＦＩＦＯ
１０３の書込みイネーブル入力（ＷＥ）へ接続されてい
る。

【００１７】まず、メインバッファへのセルの書込み動
作を説明する。各入線から到着したセルは、直並列変換
多重器１０１で並列変換し、セルを１個ずつ逐次取扱う
ことを容易にする。入線から到着するセルの構造の例
は、図２（ａ）に、直並列変換多重の概念図は図４に示
してある。直並列変換多重器は、一般にバレルシフタと
呼ばれる公知の回路を用いて構成できる。図２（ａ）に
示すように、セルのヘッダには論理チャネル番号が書い
てあり、この番号でヘッダ変換テーブル１０２にアクセ
スすることで、そのセルの出線側での新しい論理チャネ
ル番号、セルが空きか使用されているかの情報、セルの
宛先出線番号を得る。これらの情報は、呼設定時に制御
系からのアクセスでテーブル内に書き込まれる。図２
（ｂ）にヘッダ変換テーブル１０２の出力の例を示す。

【００１８】セルの宛先出線番号はアドレスポインタ１
０４へ入力され、これに応じて適当な書込みアドレスが
得られる。該書込みアドレスは、アイドルアドレスＦＩ
ＦＯ１０３から予め入力されたものである。該書込みア
ドレスを用いてセルはメインバッファ１０５へ書込まれ
る。尚、セルが空きセルである場合、もしくはアイドル
アドレスＦＩＦＯが空きである場合（即ちメインバッフ
ァに空きが無い場合）は、ＡＮＤゲート１０９の出力が
Ｌとなるためメインバッファ１０５には書込みは行れ
ず、また、アイドルアドレスＦＩＦＯの読出しクロック
（ＲＣＫ）もＬとなり、空アドレスの出力も行われな
い。

【００１９】次に読出し動作を説明する。セルの読出し
は、制御カウンタ１０７が発生する数に応じてアドレス
ポインタ１０４から読出しアドレスを得て、これをメイ
ンバッファの読出しアドレスとすることでセルを読出
す。制御カウンタの値は、出線番号に対応する。即ち各
出線毎に順番に１つずつセルが読出されるわけである。
読出しアドレスとして使用したアドレスは、アイドルア
ドレスＦＩＦＯ１０３のデータ入力（ＤＩ）へ送られ、
再度書込みアドレスとして用いられる。尚、ある出線に
宛てたセルが、メインバッファ内に１つも存在しないと
きは、キュー状態表示出力（ＳＴＳ）が出力され、セレ
クタ１１０によって、メインバッファ１０５の読出しア
ドレスとして、空セルアドレスレジスタ１１１に格納さ
れているアドレスが選択される。該アドレスに相当する
メインバッファの内容は常に空きセルとしてある。

【００２０】アイドルアドレスＦＩＦＯのデータ出力
は、セルと一緒にメインバッファ内に格納する。これは
そのセルの宛先出線と同じ宛先の、次のセルの格納アド
レスを示すためである。詳しい動作は図３を用いて次に
述べる。尚、メインバッファ内のセル構造を図２（ｃ）
に示す。

【００２１】次に図３を用いて、アドレスポインタ１０
４の構成と動作を説明する。出線番号入力（ＤＥＳＴ）
は、出線番号デコーダ３０１の入力と書き込みアドレス
セレクタ３０８の選択入力に接続される。出線番号デコ
ーダ３０１のｍ本のデコード出力は、それぞれｍ個の書
込みレジスタ（ＷＲ１〜ｍ）３０２〜３０３のクロック
入力に接続される。外部のアイドルアドレスＦＩＦＯか
ら入力される次書込みアドレス（ＮＷＡＤ）は各書込み
レジスタの入力に接続され、各書込みレジスタの出力は
書込みアドレスセレクタ３０８を介して、書込みアドレ
ス出力（ＷＡＤ）となる。一方、制御カウンタ入力（Ｒ
ＡＣＮＴ）はデコーダ３１１と読出しアドレスセレクタ
３０９の選択入力に接続され、デコーダ３１１のｍ本の
デコード出力は、それぞれｍ個の読出しレジスタ（ＲＲ
１〜ｍ）３０４〜３０５のクロック入力として、ゲート
を介して接続される。外部からの次読出アドレス入力
（ＮＲＡＤ）は、各読出しレジスタの入力に接続され、
各読出しレジスタ出力は読出しアドレスセレクタ３０９
を介して読出しアドレス（ＲＡＤ）となる。不一致検出
器３０６〜３０７はそれぞれ対応する書込みレジスタと
読出しレジスタの出力を入力とし、そのそれぞれの出力
は不一致情報セレクタ３１０を介して、キュー状態表示
出力（ＳＴＳ）となる。また、不一致検出器の出力は上
記ゲートの一方の入力にも接続される。

【００２２】出線番号入力（ＤＥＳＴ）によりｍ個の書
込みレジスタの出力のうち、その出線番号に相当するも
のを書込みアドレスセレクタ３０８で選択し、書込みア
ドレス出力（ＷＡＤ）とする。このとき、同時に出線番
号デコーダ３０１のデコード出力により、上記に相当す
る書込みレジスタの保持する値を、アイドルアドレスＦ
ＩＦＯから入力される（ＮＷＡＤ）値に更新する。従っ
て、更新直前でのＮＷＡＤの値は、この時書込みを行お
うとしているセルの宛先出線番号と同じ宛先のセルが次
に入ってきた時の書込みアドレスに相当する。そのた
め、このＮＷＡＤの値をこの時書込みを行おうとしてい
るセルと一緒にメインバッファに格納しておけば、この
セルを読み出した時に、同じ出線へ宛てたセルを次に読
み出す時は、どのアドレスから読み出せば良いのかを知
ることができる。セルの読み出し時は、制御カウンタの
値を選択入力とする読出しアドレスセレクタにより読出
しレジスタ出力を選択し、そのレジスタの保持値を読出
しアドレス出力（ＲＡＤ）として出力し、これを読出し
アドレスとして用いる。同時にデコーダ３１１の出力に
よって、この時選択された読出しレジスタの保持値を更
新する。このときの読出しレジスタの入力は、メインバ
ッファから読出される、上記書込み時にセル一と緒に格
納した次読出しアドレスであるので、同じ出線へ宛てた
次のセルのアドレスを読出しレジスタに保持させる事が
できる。

【００２３】図５はアイドルアドレスＦＩＦＯ１０３の
構成を示す。アイドルアドレスＦＩＦＯ１０３は、メモ
リ５０１、書込みカウンタ（ＷＣＮＴ）５０２、読出し
カウンタ（ＲＣＮＴ）５０３、一致検出器５０４から成
る。書込みカウンタ５０２は、書込みアドレス（ＷＡ）
を出力するカウンタで、メモリ５０１のアドレスの数だ
けカウントするリングカウンタである。読出しカウンタ
５０３は、読出しアドレス（ＲＡ）を出力するカウンタ
で、メモリ５０１のアドレスの数だけカウントするリン
グカウンタである。両カウンタの値が同一になった時は
メモリが空になった状態であるから、これを一致検出器
５０４で検出して空き出力（ＥＰＴＹ）を出す。以上の
ように、全体としてはＦＩＦＯ機能を持つものである。

【００２４】次に図６を用いて他の実施例を説明する。
図６に示すスイッチングシステムは、基本的には図１に
示すものと同じ原理によるものであるが、図１のものに
更に優先制御機構を付加してある。図６において図１に
示す構成要素と同一のものは同一の符号を付与してあ
り、説明は省略する。図１との最も大きな相違は、アド
レスポインタが複数ある点である。ここでは優先クラス
として３つのクラスがあると仮定する。それぞれクラス
１（Ｃ１）、クラス２（Ｃ２）、クラス３（Ｃ３）と称
する。

【００２５】図６のヘッダ変換テーブル１０２の出力に
は、クラス表示が含まれている。クラス表示出力は、ク
ラスデコーダ（ＣＤＥＣ）６０５の入力と書込みクラス
セレクタ（ＷＳＥＬ）６０６の選択入力に接続される。
クラスデコーダ（ＣＤＥＣ）６０５の各デコード出力
は、それぞれのクラスに対応するアドレスポインタの書
込みアドレスイネーブル入力（ＷＡＥＮ）へ接続され
る。クラスデコーダ（ＣＤＥＣ）６０５のデコード出力
のうち、Ｃ２出力はアップダウンカウンタ６０８の出力
とＡＮＤをとってＣ２′とする。クラスデコーダ（ＣＤ
ＥＣ）６０５のＣ１、Ｃ３出力とＣ２′のＯＲ出力をメ
インバッファ１０５の書込みイネーブル（ＷＥ）に接続
する。各クラスに対応するアドレスポインタ、即ちアド
レスポインタ（クラス１）６０１、アドレスポインタ
（クラス２）６０２、アドレスポインタ（クラス３）６
０３の各キュー状態表示出力（ＳＴＳ）は読出アクセス
制御６０４の入力に接続される。読出アクセス制御の入
力と出力の関係は一例を図７に示す。読出しアクセス制
御６０４の出力は読出しクラスセレクタ（ＲＳＥＬ）６
０７とデコーダ（ＲＥＤＥＣ）６０９の入力に接続され
る。デコーダ（ＲＥＤＥＣ）６０９のデコード出力はそ
れぞれ対応するクラスのアドレスポインタの読出アドレ
スイネーブル入力（ＲＡＥＮ）に接続されるとともに、
デコード出力のＯＲがアイドルアドレスＦＩＦＯの書込
みイネーブル入力（ＷＥ）に接続される。尚、アップダ
ウンカウンタ６０８はクラス２の読出アドレスイネーブ
ル入力（ＲＡＥＮ）がアップ入力、Ｃ２′がダウン入力
である。ここで各クラスの定義は、クラス１が遅延時間
が小さく、セルの紛失率も小さいもの、クラス２が遅延
時間が小さいが、セル紛失率はやや大きいもの、クラス
３が遅延時間はやや大きいがセル紛失率が小さいもので
ある。クラス２は紛失率が他のクラスよりやや大きくて
も良いので、使用可能なメインバッファの容量を制限す
る。具体的には、アップダウンカウンタ６０８に使用を
許す容量をセル数換算でセットする。アップダウンカウ
ンタ６０８は、書込み時にダウン、読出し時にアップす
るので、このカウンタが０になった時は制限値一杯まで
メインバッファを使用している事を示す。この時はＣ
２′出力はＬとなりこのクラスの新たな書込みは行なわ
れない。従って、この時到着したクラス２のセルは廃棄
される。一方、遅延時間については、クラス１が一番小
さく、クラス３は一番大きくなるように読出アクセス制
御で読出しの優先順位付けを行う。具体的には出線毎
に、クラス１のセルがメインバッファ内にある時はまず
それを読出し、クラス１のキューが無くなったらクラス
のセルを読出し、クラス２のキューも無くなったらクラ
ス３のセルを読出す、というように行う。

【００２６】セルが到着するとヘッダ変換テーブル１０
２の出力によりそのセルが属するクラスが識別でき、ク
ラスデコーダ６０５によりそのクラスに対応するアドレ
スポインタへ書込みアドレスイネーブル出力（ＷＡＥ
Ｎ）が出される。これに対してアドレスポインタが出力
した書込みアドレス出力（ＷＡＤ）は書込みクラスセレ
クタ（ＷＳＥＬ）６０６で選択されメインバッファの書
込みアドレス（ＷＡ）として用いられる。一方、読出し
の場合は、先に述べたように、読出アクセス制御６０４
が、各クラスの各出線対応の待ちキューの有無を監視し
て、待ちキューがあるものの中で最も優先順位の高いも
のから出力するように制御する。具体的には、デコーダ
６０９のデコード出力が、読出しを行うクラスのアドレ
スポインタを指示し、読出しクラスセレクタ６０７が、
読出しを行うべきクラスのアドレスポインタが出力した
読出しアドレス出力を選択し、メインバッファの読出し
アドレスとする。

【００２７】次に、図８を用いて別の実施例を説明す
る。図８の構成は図１のヘッダ変換テーブル１０２が無
いものである。この場合は、入線から到着するセルの構
造が、図９のようになっている。このような形式はスイ
ッチの前段に入線毎にヘッダ変換テーブルを設ける構成
に適している。また、後で述べる多段構成のスイッチを
考えたとき、各段のスイッチでそれぞれヘッダ変換をせ
ずに、前もって一括してヘッダ変換を行う事ができると
いう特徴がある。

【００２８】尚、ここまで述べた各実施例において、メ
インバッファとアイドルアドレスＦＩＦＯ、または、メ
インバッファとアイドルアドレスＦＩＦＯとアドレスポ
インタを、集積回路化し、同一チップ上に搭載すれば、
小形のスイッチが実現できるとともに、以下に述べる多
段構成の実現も容易となる。

【００２９】次に、図１０および図１１を用いて、多段
構成のスイッチ（多段通話路スイッチ）の実施例を説明
する。まず、具体的な実施例の説明に先だって、多段ス
イッチのノンブロック条件について説明する。

【００３０】従来、回線交換におけるノンブロックの多
段通話路スイッチとしては、クロス形が良く知られてい
る。（秋丸著「現代交換工学概論」オーム社昭和５４
年ＰＰ．１３６〜１３７およびシー・クロス：アスタ
ディオブノンブロッキングネットワークス、ベ
ルシステムテクニカルジャーナル第３２巻第３
号（１９５３年）（C.Clos:A Study of Non Blocking N
etworks、Bell SystemTechnical Journal vol.32、No.3
（1953））このクロス形多段スイッチは、１次スイッチ
の入回線数をｍ、出回線数をｒ、２次スイッチの入回線
数、出回線数をともにｋ、３次スイッッチの入回線数を
ｒ、出回線数をｍとし、１次スイッチをｋ個、２次スイ
ッチをｒ個、３次スイッチをｋ個用い、１次スイッチの
ｒ本の出回線を各２次スイッチに１本ずつ、２次スイッ
チのｋ本の出回線を各３次スイッチに１本ずつ接続する
多段スイッチ構成において、ｒ≧２ｍ−１（クロスの
式）を満たすよう構成した３段のスイッチである。尚、
ここで言うノンブロックとは、スイッチの入回線、出回
線双方に空き容量が存在する場合に、その間を接続する
パスが必ず存在する、ということである。

【００３１】上記クロス形スイッチは、単一の速度を持
つ複数の呼を扱う場合にはノンブロックである。ところ
が、それぞれの呼が任意の速度を持つ場合には、単位ス
イッチ間を結ぶリンクの使用効率が落ちるため、ノンブ
ロックとはならない。それぞれの呼の速度が異なると、
例えば、低速の呼がリンク容量の一部を占有しているた
めに、そのリンクにはまだ容量に空きがあるにもかかわ
らず、高速の呼はそこへは入れないという、いわゆる虫
喰い現象が起こる。このため、リンクの使用効率が落
ち、上記のクロスの式を満たしていても、ブロックが起
きてしまう。

【００３２】この問題は、多段スイッチのリンクを、空
間的に増やす、つまりリンク本数を増やすだけでなく、
時間的に増やす、つまりリンク速度を上げることにより
解決される。具体的には、出入回線数とリンク数は、そ
れぞれ前記と同じくｍ、ｒとするが、出入回線の速度を
１としたとき、リンクの速度はｘ倍とし、ｒ≧２×
｛（ｍ−１）／（ｘ−１）｝−１を満たすようなスイッ
チ構成とする。

【００３３】上式で、右辺の（ｍ−１）は、ｍ本の入回
線のうちの（ｍ−１）本が使用中である状態を示す。一
方、（ｘ−１）は、リンク速度比ｘから、入回線速度比
である１を引いたものであり、あるリンクがその速度の
うちあと入回線１回線分に微小量Δだけ足りない容量を
残して使われている状態（ｘ−１＋Δ）のΔ→０の極限
値を示す。従って、「（ｍ−１）／（ｘ−１）」は、リ
ンクに空き容量はあるのに、入回線１回線分は収容でき
ないという状態、即ち、各リンクが最も効率の悪い状態
で使用されている状態でのリンクの本数を表わしてい
る。尚、記号「ａ」はａ以上の最小の整数を表わす。こ
こから１本のリンクを除いた｛「（ｍ−１）／（ｘ−
１）」−１｝本のリンクがこのような状態であり、出回
線側も入回線側と全く同様であるから、リンク本数が上
記の２倍、即ち、２×｛「（ｍ−１）／（ｘ−１）」−
１｝本である時、新たに入回線１回線分はリンクに収容
できず、更にもう１本の収容可能リンクがあれば、即
ち、２×｛「（ｍ−１）／（ｘ−１）」−１｝＋１であ
れば、入回線側（１次リンク）、出回線側（２次リン
ク）双方で、入回線１回線分以上の空き容量を共通に持
つリンクが必ず存在する。

【００３４】したがって、リンク本数をｒとしたとき、
ｒ≧２×｛「（ｍ−１）／（ｘ−１）」−１｝＋１を満
たすならば、このスイッチはブロックすることがない。

【００３５】以下、本発明の一実施例を図１０により説
明する。図１０に示すように、出入回線数ｎに対し、ｎ
＝ｍｋである。初段スイッチとして、入端子数ｍ、出端
子数２ｍ−３の単位スイッチをｋ個並べた。また、中間
段スイッチとして、出入端子数ｋの単位スイッチを２ｍ
−３個、終段スイッチとして、入端子数２ｍ−３、出端
子数ｍの単位スイッチをｋ個、それぞれ並べた。それぞ
れの単位スイッチ間の接続は、図１０に示すように、初
段スイッチを構成するある単位スイッチは、中間段スイ
ッチを構成する全ての単位スイッチと、中間段スイッチ
を構成するある単位スイッチは、終段スイッチを構成す
る全ての単位スイッチと接続されるようになっている。
先に述べたノンブロック条件の式、ｒ≧２×｛「（ｍ−
１）／（ｘ−１）」−１｝＋１において、ｘ＝２、ｒ＝
２ｍ−３に相当するもので、等号が成立する。尚、各段
の単位スイッチとしては、既に図１、図６、図８で説明
したものや、図１２、図１６で説明するものが適用でき
る。

【００３６】次に、図１１に多段通話路スイッチのもう
１つの実施例を示す。図１０の実施例が、先に述べたノ
ンブロック条件の式、ｒ≧２×｛「（ｍ−１）／（ｘ−
１）」−１｝＋１において、ｘ＝２、ｒ＝２ｍ−３の例
であったのに対し、本例ではｘ＝３、ｒ＝ｍ−２の例で
ある。この場合も等号が成立する。構成の考え方は、図
１０と同様である。各単位スイッチの構成も、具体的に
は第１の実施例と同様であるので詳細な説明は省略す
る。

【００３７】以上の実施例によれば、任意の通信速度を
持つ呼を、ノンブロックで交換できる多段スイッチが必
要最小限の構成にて実現できる。

【００３８】次に図１２にて、単位スイッチに関する他
の実施例を説明する。図１２では、構成要素はアドレス
ＦＩＦＯ群１２０１を除いては図１と同じであり、接続
関係が若干異なる。図１２では、アイドルアドレスＦＩ
ＦＯ１０３のデータ出力（ＤＯ）は、そのままメインバ
ッファ１０５の書込みアドレス（ＷＡ）に接続される。
また、メインバッファ１０５にはセル本体のみを書込
み、次アドレス情報は書き込まない。図１３を用いて本
構成のポイントであるアドレスＦＩＦＯ群１２０１につ
いて説明する。

【００３９】出線番号入力（ＤＥＳＴ）は出線番号デコ
ーダ（ＷＤＥＣ）１３０１に接続され、そのｍ本のデコ
ード出力はそれぞれｍ個のＦＩＦＯバッファ１３０３〜
１３０４の書込み信号（ＷＣＫ）入力に接続される。Ｆ
ＩＦＯバッファ１３０３〜１３０４のデータ入力は、図
１２のアイドルアドレスＦＩＦＯのデータ出力である。
ＦＩＦＯバッファ１３０３〜１３０４のデータ出力は読
出しアドレスセレクタ１３０５を介して読出しアドレス
出力（ＲＡＤ）となる。読出しアドレスセレクタ１３０
５は制御カウンタ入力（ＲＡＣＮＴ）を選択入力とす
る。制御カウンタ入力（ＲＡＣＮＴ）は更に読出順序デ
コーダ１３０２の入力と空状態セレクタ（ＥＰＳＥＬ）
１３０６の選択入力に接続される。読出し順序デコーダ
１３０２のデコード出力は各ＦＩＦＯバッファの読出し
信号（ＲＣＫ）入力に接続される。各ＦＩＦＯバッファ
の空き状態信号（ＥＰ）は空状態セレクタ（ＥＰＳＥ
Ｌ）を介して、キュー状態表示出力（ＳＴＳ）となる。

【００４０】本実施例では、セル書込み時はアイドルア
ドレスＦＩＦＯから空アドレスを取出し、これをそのま
まメインバッファの書込みアドレスとする。同時に該ア
ドレスを、アドレスＦＩＦＯ群１２０１の中のそのセル
の宛先出線番号に対応するＦＩＦＯバッファに書込む。
読出し時は、各ＦＩＦＯバッファから順にアドレスを取
出し、これを読出しアドレスとしてメインバッファから
セルを読出す。ＦＩＦＯバッファが空の時はＥＰ出力が
出される。

【００４１】本構成では、出線当りのバッファ可能セル
数がアドレスＦＩＦＯ群の中のＦＩＦＯバッファの容量
で制限されてしまうが、この容量を充分大きめにとって
おけば、全体としては本構成は簡単な構成である。

【００４２】図１４はスイッチ規模の拡張の一実施例で
ある。ヘッダ駆動形時間スイッチ１４０１〜１４０２と
ヘッダ駆動形空間スイッチ１４０３から成り、入線に対
応してヘッダ駆動形時間スイッチ１４０１〜１４０２を
設け、その各出力をヘッダ駆動形空間スイッチの入力と
する。

【００４３】ここで、ヘッダ駆動形時間スイッチという
のは、ヘッダ情報に基づいてセルの時間順序を入れ換え
るもので、具体的には、既に述べた図１、図６、図８、
図１２等のスイッチングシステムが適用できる（但し、
多重、多重分離部を除いたもの）。これらの既に述べた
スイッチングシステムでは、セルの読出しは制御カウン
タの値に基づいて行う。そこで、図１４のｎ個のヘッダ
駆動形時間スイッチの制御カウンタの値が常に全て異な
るようにしておけば（例えば１つずつずらしておけ
ば）、同時に読み出されたセルは全てその宛先出線番号
が異なる。従って、ヘッダ駆動形空間スイッチ１４０３
では、同時に入力したセルの宛先が同じであるための衝
突が起こらない。このため、ヘッダ駆動形空間スイッチ
は図１５に示すような簡単な構成で良い。図１５では、
各出入線に対応してタイミング回路１５０１〜１５０
ｎ、セレクタ１５１１〜１５１ｎ、選択アドレス発生部
１５２１〜１５２ｎを設け、各入線のヘッダ情報に相当
する部分はそれぞれ全入線分を選択アドレス発生部に接
続し、各入線のヘッダ以外の部分はタイミング回路を介
して各出線対応のセレクタそれぞれへ接続する。同時に
入力したセルの宛先は全て異なるので、各選択アドレス
発生部には、自分のところに相当する宛先を持ったヘッ
ダ情報が１つだけ来る。そのヘッタ情報が来た入線に相
当する選択アドレスを発生すればセレクタにより宛先通
りの選択がなされ、全体としては空間スイッチ動作を行
った事になる。

【００４４】図１６は図１２の構成に優先制御機構を付
加したものである。ヘッダ変換テーブル１０２のデータ
出力にクラス表示出力があり、これがアドレスＦＩＦＯ
群１６０１のクラス入力（ＣＬＳ）に接続される。

【００４５】図１７は優先制御機能付きアドレスＦＩＦ
Ｏ群の構成である。図１３と同様な部分の説明は省略す
る。本実施例では、読出し順序に優先、非優先の２クラ
スを設けている。そこで、各出線対応に２つずつのＦＩ
ＦＯバッファ（例えば１７０２と１７０４）を設けてい
る。ＦＩＦＯバッファの書込み信号入力（ＷＣＫ）は出
線番号デコーダ１３０１のデコード出力と、クラス情報
デコーダ１７０１のデコード出力のＡＮＤ条件をとって
いる。また読出し信号入力（ＲＣＫ）は読出し順序デコ
ーダ１３０２のデコード出力と各ＦＩＦＯの空状態表示
出力（ＥＰ）とのＡＮＤをとっている。この構成によれ
ば、セルの書込み時は、書込みアドレス（ＷＡＤ）はそ
の出線番号とクラスに応じたＦＩＦＯバッファヘ格納さ
れ、セルの読出し時には、読出し優先側のＦＩＦＯ（例
えば１７０２）が空になるまでは常にこちらのＦＩＦＯ
から読出しアドレスが出力され、このＦＩＦＯが空にな
ると始めてもう一方のＦＩＦＯ（例えば１７０４）が読
み出される。

【００４６】本実施例は遅延時間に関する優先度を２ク
ラス設けて説明したが、更にＦＩＦＯバッファをクラス
毎に増やして、多数のクラスに対応する事が出来る。ま
た、ＦＩＦＯバッファの容量を制御することによって、
紛失率の違いによるクラス分けにも適用できる。

【００４７】

【発明の効果】本発明によれば、メインバッファからセ
ルが読出される前に新たなセルが書込まれることによる
セルの消失が生じない。また、全ての出線に対してメイ
ンバッファの全領域が共通に使えるので、特定の出線へ
のセルの宛先の偏りが生じても、メモリ容量を効率良く
使える。従ってセルの廃棄が起きにくい。このことは特
に、瞬時的に同一宛先のセルが集中して到着する、バー
スト性の強い通信を扱う際に効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の機能ブロック図。

【図２】図１の実施例で用いるセルの構造の説明図。

【図３】図１のアドレスポインタの詳細機能ブロック
図。

【図４】図１の直並列変換多重器の動作説明図。

【図５】図１のアイドルアドレスＦＩＦＯの詳細機能ブ
ロック図。

【図６】本発明の一実施例の機能ブロック図。

【図７】図６の読出しアクセス制御の論理の説明図。

【図８】本発明の一実施例の機能ブロック図。

【図９】図８の実施例で用いるセルの構造の説明図。

【図１０】本発明の一実施例の説明図。

【図１１】本発明の一実施例の説明図。

【図１２】本発明の一実施例の機能ブロック図。

【図１３】図１２のアドレスＦＩＦＯ群の詳細機能ブロ
ック図。

【図１４】本発明の一実施例の説明図。

【図１５】図１４の空間スイッチの機能ブロック図。

【図１６】本発明の一実施例の機能ブロック図。

【図１７】図１６のアドレスＦＩＦＯ群の詳細機能ブロ
ック図。

【符号の説明】

１０１…直並列変換多重器、１０２…ヘッダ
変換テーブル、１０３…アイドルアドレスＦＩＦＯ、
１０４…アドレスポインタ、１０５…メインバッファ、
１０６…並直列変換多重分離器、１０７…
制御カウンタ、３０２…書込みレジス
タ、３０４…読出しレジスタ、３０６…不
一致検出器、３０８…書込みアドレスセレクタ、３
０９…読出しアドレスセレクタ、６０４…読出しアクセ
ス制御、１２０１…アドレスＦＩＦＯ群、１３
０３…ＦＩＦＯバッファ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 9566−5ＧＨ０４Ｑ 11/04 Ｅ (72)発明者森誠神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (72)発明者堀木晃神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (72)発明者加藤孝雄神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (72)発明者桑原弘東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】ヘッダ部と情報部から成る固定長のセル
を、前記セルのヘッダ部に含まれる情報に基づき、複数
の入力ハイウェイと複数の出力ハイウェイとの間で交換
するスイッチングシステムであって、前記複数の入力ハ
イウェイを多重化する多重化手段と、前記多重化手段か
ら受信したセルを蓄積する第１の記憶手段と、前記第１
の記憶手段の出力を多重分離して前記複数の出力ハイウ
ェイに振り分ける分離化手段と、前記第１の記憶手段の
空きアドレスに対応した情報を蓄積する第２の記憶手段
と、前記第２の記憶手段に蓄積された情報に対応して前
記第１の記憶手段の書込み及び読出し制御を行う制御手
段で、セルの書込みが行なわれた前記第１の記憶手段の
アドレスをそのセルの宛先出ハイウェイ別に管理する機
能を有し、出力したい任意の出ハイウェイ宛のセルを読
出す制御手段とを備えてなるスイッチングシステム。
【請求項２】ヘッダ部と情報部から成る固定長のセル
を、前記セルのヘッダ部に含まれる情報に基づき、複数
の入力ハイウェイと複数の出力ハイウェイとの間で交換
するスイッチングシステムであって、前記複数の入力ハ
イウェイを多重化する多重化手段と、前記多重化手段か
ら受信したセルを蓄積する第１の記憶手段と、前記第１
の記憶手段の出力を多重分離して前記複数の出力ハイウ
ェイに振り分ける分離化手段と、前記第１の記憶手段の
空きアドレスに対応した情報を蓄積する第２の記憶手段
と、前記第２の記憶手段に蓄積された情報に対応して前
記第１の記憶手段の書込み及び読出し制御を行う制御手
段で、セルの書込みが行なわれた前記第１の記憶手段の
アドレスをそのセルの宛先出ハイウェイ別に管理する機
能を有し、出力したい任意の出ハイウェイ宛のセルを読
出す制御手段とを備え、前記第１の記憶手段へのセル書
込み時は、前記第２の記憶手段から空きアドレスに対応
した情報を取り出し、前記第１の記憶手段の空きアドレ
スに書込み、前記第１の記憶手段のセル読出し時は、セ
ルを読出した前記第１の記憶手段のアドレスに対応した
情報を前記第２の記憶手段に戻してなるスイッチングシ
ステム。
【請求項３】ヘッダ部と情報部から成る固定長のセル
を、前記セルのヘッダ部に含まれる情報に基づき、複数
の入力ハイウェイと複数の出力ハイウェイとの間で交換
するスイッチングシステムであって、前記複数の入力ハ
イウェイからのセルを多重化する多重化回路と、前記多
重化回路から受信したセルを蓄積する第１のメモリと、
前記第１のメモリの出力を多重分離して前記複数の出力
ハイウェイに振り分ける分離化回路と、前記第１のメモ
リの空きアドレスを蓄積する第２のメモリと、前記第２
のメモリに蓄積されたアドレス情報に基づいて前記第１
のメモリの書込み及び読出し制御を行う制御手段とを備
え、前記制御手段は、さらに、セルの書込みが行なわれ
た前記第１の記憶手段のアドレスをセルの宛先出ハイウ
ェイ別に管理する書込みレジスタと読出しレジスタを対
としたアドレスポインタを出力ハイウェイ対応に出力ハ
イウェイの数だけ備え、前記第２のメモリの出力を、セ
ルの宛先出ハイウェイ番号に対応した前記アドレスポイ
ンタの書込みレジスタに入力し、前記書込みレジスタの
出力をセルの宛先出ハイウェイ番号を選択入力とする第
１のセレクタを介して前記第１のメモリの書込みアドレ
ス端子に接続して、前記第１のメモリの選択されたアド
レスにセルを書込み、一方、宛先出ハイウェイ番号対応
の前記アドレスポインタの読出レジスタの出力を、出ハ
イウェイ毎の読出タイミングを発生するカウンタ出力を
選択入力とする第２のセレクタを介して前記第１のメモ
リの読出しアドレス端子および前記第２のメモリのデー
タ入力に接続して、前記読出レジスタが出力する前記第
１のメモリの選択されたアドレスからセルを読出すとと
もに、読出した前記第１のメモリのアドレスを前記第２
のメモリに戻すことにより、セルのスイッチングおよび
宛先出ハイウェイ毎のチェイン形式のバッファリングを
行う事を特徴とするスイッチングシステム。
【請求項４】ヘッダ部と情報部から成る固定長のセル
を、前記セルのヘッダ部に含まれる情報に基づき、複数
の入力ハイウェイと複数の出力ハイウェイとの間で交換
するスイッチングシステムであって、前記複数の入力ハ
イウェイからのセルを多重化する多重化回路と、前記多
重化回路から受信したセルを蓄積する第１のメモリと、
前記第１のメモリの出力を多重分離して前記複数の出力
ハイウェイに振り分ける分離化回路と、前記第１のメモ
リの空きアドレスを蓄積する第２のメモリと、前記第２
のメモリに蓄積されたアドレス情報に基づいて前記第１
のメモリの書込み及び読出し制御を行う制御手段とを備
え、前記制御手段は、さらに、セルの書込みが行なわれ
た前記第１の記憶手段のアドレスをセルの宛先出ハイウ
ェイ別に管理するファーストインファーストアウトメモ
リを出力ハイウェイ対応に出力ハイウェイの数だけ備
え、前記第１のメモリの空きアドレスを格納しておく前
記第２のメモリのデータ出力を、セルの宛先出ハイウェ
イ番号に対応した前記ファーストインファーストアウト
メモリの入力端子と前記第１のメモリの書込みアドレス
端子に入力し、前記複数のファーストインファーストア
ウトメモリの出力端子は、出ハイウェイ毎の読出タイミ
ングを発生する制御カウンタ出力を選択入力とするセレ
クタを介して、前記第１のメモリ読出しアドレス端子と
前記第２のメモリのデータ入力端子に接続し、セルを読
出した前記第１のメモリのアドレスを前記第２のメモリ
に戻すことにより、セルのスイッチングおよび宛先出ハ
イウェイ毎のチェイン形式のバッファリングを行う事を
特徴とするスイッチングシステム。
【請求項５】ヘッダ部と情報部から成る固定長のセル
を、前記セルのヘッダ部に含まれる情報に基づき、複数
の入力ハイウェイと複数の出力ハイウェイとの間で交換
するスイッチングシステムであって、前記複数の入力ハ
イウェイを多重化する多重化手段と、前記多重化手段か
ら受信したセルを蓄積する第１の記憶手段と、前記第１
の記憶手段の出力を多重分離して前記複数の出力ハイウ
ェイに振り分ける分離化手段と、前記第１の記憶手段の
空きアドレスに対応した情報を蓄積する第２の記憶手段
と、前記第２の記憶手段に蓄積された情報に対応して前
記第１の記憶手段の書込み及び読出し制御を行う制御手
段とを備え、前記制御手段は、さらに、前記第２の記憶
手段が出力する空きアドレスを次アドレスとして前記受
信したセルとともに前記第１の記憶手段の同一アドレス
に書き込む手段と、前記空きアドレスを、前記第１の記
憶手段に書き込むセルと同じ宛先のセルが次に到着した
ときに、前記次に到着したセルを前記第１の記憶手段に
蓄積する書込みアドレスとして記憶する手段とを備えた
ことを特徴とするスイッチングシステム。
【請求項６】上記制御手段は、さらに、上記第１の記憶
手段に蓄積されたセルの読出し時に、前記第１の記憶手
段から読出された次アドレスを記憶する手段と、前記記
憶する手段に記憶された次アドレスで、前記第１の記憶
手段に蓄積された同じ宛先の他のセルを読出す手段とを
備えたことを特徴とする請求項５に記載のスイッチング
システム。
【請求項７】上記制御手段は、さらに、上記第１の記憶
手段に蓄積された同じ宛先の他のセルを読出したとき、
上記記憶する手段に記憶されたアドレスを上記第２の記
憶手段に戻すことを特徴とする請求項６に記載のスイッ
チングシステム。
【請求項８】上記スイッチングシステムの制御手段に、
出力ハイウェイ毎に対応した書込みレジスタと読出しレ
ジスタを対としたアドレスポインタを出力ハイウェイの
数と同数だけ設け、上記第２の記憶手段のデータ出力
を、それぞれの前記書込みレジスタの入力端子および上
記第１の記憶手段のデータ入力端子に接続し、前記複数
の書込みレジスタの出力端子は、前記第１の記憶手段に
到着したセルの宛先出ハイウェイ番号を選択入力とする
第１のセレクタを介して前記第１の記憶手段の書込みア
ドレス端子に接続し、前記第１の記憶手段へのセル書込
み時には、到着したセル自体と、次にそのセルの宛先と
同じ宛先を持つセルが到着したときそのセルを書込むべ
きアドレスである次アドレスとを組として前記第１の記
憶手段の同一アドレスに書込み、更に、前記次アドレス
により前記セルの宛先となる出力ハイウェイに対応する
前記書込みレジスタを更新し、一方、前記第１の記憶手
段のデータ出力端子をそれぞれの前記読出レジスタの入
力端子と接続し、前記複数の読出しレジスタの出力端子
は、出力ハイウェイ毎の読出タイミングを発生するカウ
ンタ出力を選択入力とする第２のセレクタを介して前記
第１の記憶手段の読出しアドレス端子および前記第２の
記憶手段のデータ入力に接続し、前記第１の記憶手段か
らのセルの読出し時には、前記セル自体と次アドレスの
組を読出し、更に、前記次アドレスにより該当ハイウェ
イに対応する前記読出しレジスタを更新することで、セ
ルのスイッチングおよび宛先出ハイウェイ毎のチェイン
形式のバッファリングを行う事を特徴とする請求項２に
記載のスイッチングシステム。