JPH08505802A

JPH08505802A - 多重位相並列処理を持つディジタルビームフォーマ

Info

Publication number: JPH08505802A
Application number: JP6522106A
Authority: JP
Inventors: ジンキム，; リンシンヤオ，; ゾランバンジャニン，; 博福喜多; 尚萩原; 正己川淵
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-03-26
Filing date: 1994-03-16
Publication date: 1996-06-25
Anticipated expiration: 2015-10-16
Also published as: DE69403897D1; US5369624A; WO1994023421A1; EP0691020B1; EP0691020A1; JP3100637B2; DE69403897T2

Abstract

(57)【要約】本発明の原理によって、本発明人により取り上げられた利点は、複数の並列受信チャンネルを持つディジタルビームフォーマにおけるディジタルハードウェアの動作の速度は、各受信チャンネルによって供給されたデータ信号に関して多重位相を施し、そして次にＮ並列加算パスにおいて多重位相データを処理することによって、向上することができるという事実である。補間デシメーションフィルタは、Ｎ並列加算パスからの多重位相を受け取り、そしてその出力に減ぜられたデータレート（１／Ｎ）を持つ信号を提供する。この技術によって、必要とされるビーム形成遅延を形成するための個別のディジタル回路の動作の速度は一般的なポストビーム形成補間装置に比して増加せず、その結果、実行データレートは係数Ｎだけ増加し、そして遅延量子化エラーが係数Ｎだけ減少する。

Description

【発明の詳細な説明】多重位相並列処理を持つディジタルビームフォーマ関係する出願との参照関係本出願と同じ代理人に委託され、そしてこれと同時に出願された、部分的なビーム形成と題する、米国特許出願第９３Ｐ７４１７号が、関係する出願である。発明の背景１．発明の分野本発明は、ディジタル信号処理技術、すなわちアナログ−ディジタルコンバータ、ディジタルメモリ、加算器、乗算器、フィルタ等、を用いる時間ドメイン受信ビームフォーマに、そしてより特定化すれば、医療用超音波診断装置内のディジタル受信ビーム形成のための方法および装置に関する。２．本発明の背景装置内のビーム形成の目的は、他の場所からのノイズおよび干渉信号の存在する中にあって、望ましい場所から到達した信号の受信を改善するために狭いビームを形成することにある。ビーム形成は、エネルギー送信または受信の間に実行される。本発明は、受信の間のビームの形成に関する。ビーム形成は多くの用途、すなわちレーダー、ソナー、通信、地球物理学、宇宙物理学等、において有益である。本発明は、超音波結像におけるビーム形成に関する。医療用超音波結像装置を用いて、患者の身体内の解剖学的構造が表示され、そして分析されることができる。この装置は、極めて高い周波数（標準的には２ＭＨｚから１０ＭＨｚ）の音波を患者内に送信しそして次に試験されている身体内の構造から反射されたエコーを処理する。この装置の目的は、戻ってきたエコーを表示および／または分析することである。医療用超音波診断装置によって用いられるディスプレイには多くの型式が存在するが、おそらく最も一般的に使用されているものの１つは、試験されている解剖学的構造の選択された断面の二次元イメージである。動作のこの重要なモードは、エコーまたはＢモードと呼ばれている。動作のこのモードを用いて、患者の中のかなりの数の解剖学的欠陥が検出される。さらに、そのような欠陥のサイズもよりまたはわずかに精密に決定することができる。動作のこのモードにおいては、選択された断面からの全てのエコーが処理され、そして表示される。動作のこのモードにおける実行に関して最もクリティカルな動作パラメータは、分解能セルのサイズである。分解能ヤルのサイズは、ダイナミックな焦点あわせおよびダイナミックな（整合された）フィルタを設けることによって減少（それによって分解能を向上させる）させることができる。これらの技術はアナログビームフォーマよりもディジタルビームフォーマにおいて設ける方が容易である。幾つかの診療用途においては、解剖学的欠陥は比較的小さく、そして大きなエコーによって影が投じられる。しかし、血管内または付近の小さな解剖学的欠陥は、欠陥内を流れる速度における比較的大きな変化を生じさせることによってそれ自体明らかにされる。ドップラーシフトエコー処理技術が移動する物体の速度を決めるために用いられることは知られている。血液流に関するドップラーシフトの表示は、比較的小さな解剖学上の異常をより容易に検出することを可能とする。キムによって出願された米国特許第４，８００，８９１号において説明されているような、カラーフローとして今や一般的に知られている、動作のこのモードは、血液速度に関するドップラー情報を解剖学的構造の大きな選択された断面から収集することを可能としている。しかし、充分に高いフレームレートにおいて正確な高い分解能をもって血液流イメージを出現させるために充分な超音波データを得ることは難しい。小さな断面領域から血液流の速度に関するより精密なドップラー情報を得るためには、例えば、１９８６年６月に発行されたヒューレットパッカードジャーナルの３５ページから４０ページに示されているハルバーグとシーレによる文献から知られるような、ドップラー処理技術が用いられる。この技術を用いることによって、より多くの時間を選択された小さな領域に振り向けることが可能となった。このドップラーデータは普通ＦＦＴ技術によって処理され、そしてスペクトルによって表示される。ドップラーデータはまた可聴信号としても提供される。ビーム形成の品質は、超音波結像装置の動作のこれまで説明されたモードの正確さ、分解能および他のパラメータに大きな影響を与える。一般的なビームフォーマは、特定の方向から超音波ビームフォーマ上に入射する超音波圧力場の信号伝搬遅延に整合させるために、電子的な時間遅延を備えている。この時間遅延（または空間的処理）は、背景ノイズおよび方向性干渉に関するコヒーレント波面の振幅を拡大させる。アナログビームフォーマにおいては、このことはアナログ遅延線および加算ネットワークを用いて行われる。これらのアナログコンポーネントは、多くの異なる方法において最近の超音波診断装置を制限しており、（そしてそのためにこれは望ましいことではない）。それらは比較的高価であり、不安定であり、そして環境条件および経年によって影響される。アナログコンポーネントはまた、注意深い製造および組立を必要とする。アナログ遅延線の使用もまた、最近の超音波装置の望ましい柔軟性を制限する。前に説明された動作の主要なモードをサポートするために、アナログビームフォーマにおいては多くの妥協が行われてきた。さらにまた、リアルタイムの超音波装置のフレームレートを増加させるために必要な、並列処理は、もしビームフォーマがアナログ処理技術を用いて行われるのであれば、極めて高価なものである。ディジタルコンポーネントの特性および信頼性の向上およびコストの減少は、古典的アナログビーム形成に比較してディジタルビーム形成がより多く選択される可能性を示している。精密さ、安定性および柔軟性は、ディジタル信号処理技術の主要な利点である。現在の標準的なディジタル回路は、３０ＭＨｚを越えるナイキストレートで働くことができる。それらのサンプリング周波数は最近の超音波信号のＲＦサンプリングおよび一次的処理のためには充分に高いものである。しかし、ディジタルビームフォーマにおける伝搬遅延に適切に整合させるために必要とされるサンプリングレートは、正確な信号再構築のためにはナイキストレートよりも数倍大きなものであり、すなわちこれは１００ＭＨｚを越えるものである。必要とされる精密さに結合されたそれらの処理速度は、現在利用できるアナログ−ディジタルコンバータ（ＡＤＣ）の実行れレベルよりも上にある。残りのディジタル機能（例えばＡＤＣ以外）は、標準的なディジタルコンポーネントを用いる並列処理によってそれらの速度において実行することが可能である。１９７９年６月に発行されたＩＥＥＥの会報、第６７巻第６号の９０４ページ −９１９ページに載せられている論文においてプリドハムおよびムッチによって提案された方法は、ディジタル補間を使用することによりディジタルビーム形成におけるＡＤＣのために必要とされる高速サンプリングを容易にした。受け取られたエコーは、ナイキスト周波数、ｆ₀、を満足するかまたはそれを越える間隔においてサンプルされることのみが必要である。ＡＤＣサンプリングレートにおけるこの節減のための価格は、ディジタル処理要求において相応して増加する。ビーム形成のために必要とされる微細遅延の増加は、ディジタル補間を用いて発現される。公知のように、ディジタル補間の前に、データはゼロにパッドされ（例えばデータにゼロが散在され）る必要があり、これによってデータレートが向上される。プリドハムおよびムッチは、２つの代替的アプローチを提案した。その第１は、プレビーム形成補間アプローチであり、各受け取られたチャンネルに関する補間フィルタがＡＤＣおよびゼロパッディング回路の後に、しかしビーム形成回路の前に設けられる。第２は、ポストビーム形成補間アプローチであり、補間フィルタはビーム形成の後に設けられる。ビーム形成の後のフィルタリングは、ビーム形成は線形動作であるために可能である。第１のアプローチにおいては、信号処理要求は、補間フィルタが各受け取られたチャンネルに関して必要であるために、理想的ではない。第２のアプローチにおいては、フィルタリングが各チャンネルに関してよりも単に一度だけ行われるので、第１のアプローチにおいて必要とされる処理と比較すれば補間フィルタリングのために必要とされるディジタル処理は減少する。ディジタル処理要求は補間フィルタを、ディジタルビームフォーマの後の受信回路のディジタルフィルタ内に組み合わせることによってさらに減少する。しかし、ビーム形成信号処理は、ビームフォーマ処理レート（すなわち必要とされる時間遅延を発生するために必要となるレート）が信号ナイキストレートよりもかなり高いために、理想的なものではない。装置が信号ナイキストレートにおいて動作するディジタル回路によって作り上げられることができるように、信号処理レートを最小化するディジタルビーム形成のための方法および装置を提供することが、本発明の１つの目的である。超音波診断装置内にそのような方法または装置を組み合わせることは、ディジタルビーム形成の全ての利点、すなわち動作の種々のモードの柔軟性、並列チャンネルビーム形成、ダイナミック焦点あわせ、整合されたフィルタリング等を、信号処理データレートを最小にして提供できるものである。発明の概要本発明の原理によれば、発明者によって取り上げられた利点は、ディジタルビームフォーマにおけるディジタルハードウェアの動作の速度は信号データの多重位相を設け、そして次にＮ並列加算パスにおいて多重位相データを処理することによって減少させることができるという事実に基づいている。この技術によれば、必要なビーム形成遅延を形成するための個々のディジタル回路の動作の速度は一般的なポストビーム形成補間計画に比べて増加することはなく、その結果、これによって実行データレートが係数Ｎだけ増加し、そして係数Ｎだけ遅延量子化エラーが減少するという結果をもたらす。本発明の別の特色によれば、並列加算パス内の多重データは、データ加算、データパスおよびビーム形成回路の試験を単純化するためにシリアル加算される。本発明の更に別の特色によれば、並列処理のための通常のペナルティ、つまり動作の複雑さ、は並列加算パス内の冗長性の都合良い使用によって回避される。データ加算のために必要とされる回路は、並列加算パスのすべてに対して同じ加算回路を多重使用することにより減少される。本発明のこれらの、そして別の特色と利点とは、望ましい実施例の以下の説明から、そして請求の範囲がら、明らかになるであろう。本発明を充分に理解するために、本発明の望ましい実施例の以下の詳細な説明と、そして添付図面が備えられている。図面類の簡単な説明第１図は、ディジタルビームフォーマおよび、各受信チャンネルからのデータサンプルのシリアル加算を持つ、従来技術による超音波結像装置を描いた機能ブロック図であり、第２図は、ビルトイン試験回路に含まれるように変更された第１図のディジタルビームフォーマにおけるデータサンプルのシリアル加算を形成する機能ブロック図であり、第３図は、本発明の原理によって構成されたディジタルビームフォーマのための多重位相並列処理装置を機能ブロック図として描いた図であり、これは第１図の実施例と比較すると、ビーム形成の精密さを二重化するための装置の図であり、第４図は、第３図に描かれているように本発明の原理によって構成された、しかし４位相データおよび４並列加算パスを持つ、ディジタルビームフォーマのためのダイナミック遅延時間コントローラのブロック図であり、第５図は、本発明によってビーム形成を行うために、第４図に示された４つの位相の別々の１つずつに、３つの隣接する受信チャンネルのための連続するデータサンプルの割り当てを絵画的に示した図であり、第６図は、第４図に示されたディジタルビームフォーマのためのデータサンプルの整列、補間、およびデシメーションのために使用される、ＦＩＲフィルタの詳細なブロック図であり、第７図は、部分的なビームフォーマおよび、各部分的なビームフォーマからの信号サンプルのシリアル加算を含む、本発明のさらに別の特色によって構成されたディジタルビームフォーマの機能ブロック図である。望ましい実施例の詳細な説明最近の医療用超音波装置は、多重トランスジューサ素子を持つプローブを使用しており、そしてそのため多重信号処理チャンネルを持つビームフォーマを有している。チャンネルの数は６４、１２８、および２５６にさえもなることがある。ビームフォーマ信号処理チャンネルの全てを単独の回路ボード上に設けることは一般的には実際的ではない。このため、受信ビームフォーマは普通、幾つかのグループに分割される。各グループは、幾つかの数の受信チャンネル（例えば８または１６チャンネル）を含む部分的なビームフォーマである。ターゲットからのエコー信号は、プローブのトランスジューサ素子によって受け取られる。各素子は、異なる受信チャンネルに接続される。各受信チャンネルにおいて、トランスジューサ素子からの信号は増幅され、そして次に一様なレート、ｆ₀、においてディジタル化される。シリアルデータ加算パスを含むビームフォーマを持つ電子操作型超音波診断装置が、第１図に示されている超音波プローブ１は、トランスジューサ素子Ｔ１からＴＭのアレーからなっている。説明を単純化するためにＭ＝４と仮定するが、しかし前に説明されたようにこれはより大きなものであることができる。４つのパルスジェネレータ１０から１３は、よく知られているように、素子Ｔ１からＴ４は試験される身体の組織内に超音波信号を送信させるよう、トリガ信号によって一般的な駆動パルスを発生する。試験される組織内から反射された超音波エコー信号は、同じトランスジューサ素子Ｔ１からＴ４によって受け取られる。エコーに応じて各素子から発現された信号は、増幅器１４から１７のそれぞれの１つによって増幅され、そして次に並列受信チャンネル２から５において、一様なレート、ｆ₀、でＡＤＣ２０から２３のそれぞれの１つによってディジタル化される。並列な受信チャンネルから受信されたディジタルデータは、メモリ２４から２７にそれぞれ蓄積される。メモリ２４から２７、から読み出されたデータは、加算器３０から３３を含むシリアル加算パスによって先行する並列受信チャンネルからのデータに直列的に加えられる。加算器出力における和は、次のチャンネルにそれらが送られる前にラッチ３４から３７によって一次的に蓄積される。加算器３０−３３によるデータのシリアル加算で生じる信号処理時間遅延を配慮し、そして補償するために、時間遅延がメモリ２４から２７の読み出しまたは書き込みを遅延させることによって発現される。シリアル加算は信号処理データパスを単純化させる。最後の加算器３３の出力に発現される形成されたビーム信号は、検出器６によって検出される。ディスプレイ９上にデータを示すために、よく知られているように、ディジタルスキャンコンバータ（ＤＳＣ）を用いてディジタルデータ信号をビデオ信号に変換することが必要である。装置の全ての制御はコントローラ８によって発生される制御信号によって行われる。第２図に示されるように、ビルトイン試験装置は、並列受信チャンネルの各グループに関して備えられている。データトランスミッタ４４が、データ加算パスの最初に接続され、そしてデータレシーバ４５がデータ加算パスの最後に接続される。コントローラ８は、データトランスミッタ４４のためにディジタル試験データの前もって決められた゛パターンをセットし、これは次にデータパスによって処理され、そしてデータレシーバ４５によって受け取られる。次にコントローラ８は、これがデータ加算の後の予期されるデータと一致しているかどうかを知るために、受信されたデータを分析する。ビーム形成モードにおいては、メモリ２４−２７からのデータのシリアル加算が乱されないようにするため、複数のゼロがデータトランスミッタ４４によって発生される。ダイナミック焦点あわせ遅延に関する量子化エラーをよりわずかにするために、本発明の１つの特色によれば、新しいビームフォーマ補間配置が備えられる。前に説明されたように、一般的なビームフォーマ補間においては、もしデータレートがＮの係数だけ増加するならば、加算器の処理速度およびクロック周波数は、同じ係数だけ増加する。より高い周波数クロックおよび高い速度の加算器の使用を避けるために、新しいビームフォーマ補間装置は、多重位相メモリ読み出し機構を用いており、これは、１）量子化エラーを減少させ、そして２）ビームフォーマ処理を通して同じクロック周波数、ｆ₀、の使用を許容するものである。この装置を用いて、受信チャンネルのグループは単独の補間デシメーションフィルタを用いて組み合わせることができ、これによって受信されたチャンネルの各グループを用いる部分的なビームを形成する。多重位相メモリ読み出し装置を持つ新しいビームフォーマが第３図に描かれている。メモリ２４から２７への書き込みデータはサンプリングレート、すなわちｆ₀、と同じレートでクロックされる。読み出しクロックもまた、ｆ₀であるが、しかしこれは一様ではない。付加的遅延時間が必要であるとき、読み出しは幾つかのクロックにおいて停止する。このことは、１／ｆ₀の遅延時間調節、ここでは粗遅延ユニットとして参照される、を与える。遅延時間の量子化エラーをさらに減少させるために、読み出しデータはＮの並列加算パスＰ１およびＰ２（第３図においてはＮ＝２）内に蓄積され、粗遅延ユニットの（ｎ−１）／Ｎの遅延時間を微調整、ｎ＝１、‥ ‥、Ｎ、する。各並列加算パスは読み出しデータの異なる位相を表している。このため、読み出しデータを次の位相にシフトすることによって、遅延調節は、１／（Ｎｆ₀）となり、ここでは微遅延ユニットとして参照される。多重位相読み出しを用いることによって、ダイナミック受信焦点あわせが微遅延ユニットを用いて調節されることが可能である。与えられたチャンネルからの各データサンプルは位相Ｐ１およびＰ２の単に一方に向けられる。しかし、選択された並列加算パスヘデータを向ける前に、これを隣接チャンネルからのデータサンプルに加えることが必要である。セレクタ７０から７７、５０から５３、加算器３０から３３およびラッチ６０から６７は、並列加算パスに備えられたデータサンプルに関する方向付けおよびシリアル加算を実行する。例えば、メモリ２５からのデータが位相Ｐ１に向けられるならば、位相Ｐ１のラッチ６０からのデータはセレクタ５１を通して加算器３１に渡される。同時に、セレクタ７５は、ラッチ６４からの位相Ｐ２からのデータをラッチ６５に与える。次に、セレクタ７１は、加算器３１からのデータを選択し、そしてそのデータをラッチ６１に向けさせる。コントローラ８０−８３はＮ位相のいずれに、メモリ２５から２７、からのデータが向けられるべきかを判断し、そしてそれに従ってそれらに結びついているセレクタおよびラッチを制御する。補間デシメーションフィルタ９０は、多重位相データを組み合わせ、そして次に超音波装置の残りの部分に装置クロックレート、ｆ₀、において組み合わせられたデータを出力する。第４図は、４位相データ（Ｐ１からＰ４）、およびそのためエコーデータのために４並列加算パスを、そしてダイナミック遅延時間コントローラ８０を持つビームフォーマの望ましい実施例を示している。ダイナミック遅延時間コントローラ８０は、メモリ読み出し制御信号Ｒおよびセレクタ制御信号Ｓ１−Ｓ４を通して、各クロックにおいて各チャンネルのために必要とされる位相情報を出力する。例えば、もし与えられた時間において、与えられた受信チャンネルに関するメモリ読み出し位相が位相Ｐ２であると仮定すれば、Ｐ２加算パス上のデータ（そのデータは先行するチャンネルから得られた）がセレクタ５０を通過し、そして（これがＦＩＦＯメモリ２８から読み出されたときに）加算器３０を通して受信チャンネルｉからの新しいデータに加えられる。加算器３０からの和は、次にセレクタ１７１を通して、次の並列受信チャンネル（ｉ＋１）による使用のためにレディとなっているＰ２加算パスに戻る。残りの並列加算パス（Ｐ１、Ｐ３およびＰ４）は、セレクタ１７０、１７２および１７３、ラッチ１６０、１６２および１６３を通して接続され、これはそれら他の位相におけるｉ番目のチャンネルエコーデータに複数のゼロをパッディングするのと等価である。こうして、遅延時間コントローラ８０は、各チャンネルメモリの各データサンプル読み出しに関する位相を制御する。ビームフォーマにおける全てのチャンネルに関する焦点あわせ遅延データを蓄積するための参照テーブル８６を含むことができる遅延データメモリ８５、クロスポイントスイッチ８７、およびシフトレジスタ８８（各受信チャンネルに関して１つのシフトレジスタ）は、各チャンネルに関する１ビットデータ流を出力する。位相シフトパルスと呼ばれる遅延データメモリ８５からの「１」は、付加的な微遅延時間ユニットが必要とされていることを表し、そして位相シフトを生じさせる。５ビットシフトレジスタ８９（各受信チャンネルに関して１つのレジスタ）は、位相情報セレクタ制御信号Ｓ１−Ｓ４を発生し、そしてメモリ読み出し禁止信号Ｒがオアゲート９１およびｆ₀クロックされたアンドゲート９２を通して発生される。５ビットレジスタ８９においては一時には単に１つのビットだけが「１」にセットされ、それによって４つの位相のうちのいずれがｉ番目からのデータが向けられるべきかを示している。シフトレジスタがそのようなシフトパルスを受け入れる時にはいつでも、「１」シフトが右向きに発生し、それによって、位相Ｐ１から位相Ｐ２へ、または位相Ｐ２から位相Ｐ３へ、または位相Ｐ３から位相Ｐ４へ、の選択された位相変化が生じる。示されているように、オアゲート９３およびアンドゲート９４もまた、シフトレジスタの出力Ｐ４とそのシフト入力との間に結合されている。こうして、遅延データメモリ８５から何の位相シフトパルスもなければ、セレクタ制御信号（Ｓ１−Ｓ４）は変化しないままである。シフトレジスタにおける状態０は一次的な状態である。位相Ｐ４が選択されたとき、「１」は、一次的にシフトレジスタを状態４から状態０にシフトさせる。次のクロックは、シフトレジスタ８９への入力への状態を、状態０から状態１に変化させる。シフトレジスタ８９は、次の位相シフトパルス「１」がくるまで状態１にとどまっている。状態が０のときのクロック周期の間、データはメモリ２８から読み出されることなく、そしてそのためメモリ２８からのデータに関する遅延の長さは、１だけ増加される。こうして、この機構によって、４つの微遅延ユニットは粗遅延ユニットを変化させる。第４図における４つの並列加算パスにおいて、こうして加算されたデータ（加算されたディジタルデータ）は補間デシメーションフィルタ９０の入力に並列的に提供される。フィルタ９０は、入カデータの整列、補間およびデシメーションを実行する。並列入力の多重位相特性によって、フィルタ９０の効果的入力データレートは、出力の、または並列加算パスからの入力データのいずれの、データレートよりも４倍大きい。第５図は、説明の目的のためだけに、３つの連続する時間間隔ｔ₁、ｔ₂およびｔ₃に関する、３つの隣接する受信チャンネル（１−３）に関する３つの連続するデータサンプルの、第４図に示される４つの位相Ｐ１−Ｐ４の別々の１つへの割り当てを絵画的に描いたものである。第５図においては、実際のデータサンプルは、Ｘ（１／ｆ₀レートにおいて生ずる）によって表されており、ゼロパッディングを実行したことによるゼロ値サンプルは０（１／４ｆ₀レートにおける実際のデータサンプルをもって等しく散在して発生する）によって表されており、そして水平方向は、時間を表現している。３つの描かれている並列受信チャンネルに関しては、ビームフォーマのダイナミック焦点あわせを行うために各時間周期の間に必要とされる時間遅延は、よく知られているように垂直的に向けられた曲がった線によって描かれている。このタイミング図から、チャンネル１に関するｔ₁時間間隔の間では、単に１つの実際のサンプル（チャンネル１における第２のサンプル）が時間遅延曲線に最も近く、Ｐ４位相の直後の１つが、そしてそのためＰ４加算パスがこのサンプルを受け取るために最も適切であるということが明らかである。他の全ての位相（Ｐ１からＰ３）に関しては、ゼロが（第４図のセレクタおよびラッチ回路によって）データパスに加えられる。時間間隔ｔ₁とｔ₂との間の時間周期の間では、４つの並列加算パス全てからのデータは（第４図のセレクタおよびラッチ回路にチャンネル１からチャンネル２を通過する。時間間隔ｔ₂の間では、実際のデータサンプルが受信チャンネル２のためにメモリから読み出され、そして、実際のサンプルが必要とされる時間遅延曲線に最も近いので、位相Ｐ１を表す並列加算パスに向けられる。同時（ｔ₂）に、チャンネル１に関しては時間遅延曲線のいずれかに最も近い実際のサンプルが存在しない。実際のサンプル（第３サンプル）は、実際のところｔ₃時間周期に関する位相Ｐ１により近いことは注目すべきである。こうして、チャンネル１に関するｔ₂ 時間周期の間の４つの位相のすべてには、ゼロパッディングされる。この「何のデータも提供されない」は、前に説明されたソフトレジスタ８９の状態「０」に相当している。次に、時間ｔ₂およびｔ₃の間においては、サンプルデータは受信チャンネル２から受信チャンネル３に、そして受信チャンネル１から受信チャンネル２に渡される。時間ｔ₃の間には、チャンネル１のメモリから読み出された第３サンプルが（前に説明されたように）位相Ｐ１を表す並列加算パス内に置かれ、チャンネル２のメモリから読み出された第２サンプルは位相Ｐ１を表す並列加算パス内に置かれ、そしてチャンネル３のメモリから読み出された第２サンプルは位相Ｐ４を表す並列加算パス内に置かれる。本発明の望ましい実施例においては、その短い過渡応答時間および固有の線形位相の故に、補間デシメーションフィルタ９０として有限インパルスレスポンス（ＦＩＲ）フィルタを用いるのが好都合である。第６図に示されているＦＩＲフィルタは、（４位相装置に関して）８タップローパスフィルタを含み、そして必要とされる乗算器２０１、２０２、２０３および２０４の数を節減するために都合良く対称性インパルスレスポンス重みづけ係数（ａ１、ａ２、ａ３、ａ４；ａ４、ａ３、ａ２、ａ１）を使用している。位相Ｐ１、Ｐ２、Ｐ３およびＰ４を表す加算パスからの「現在の」位相データは、「古い」位相データを形成するために、ラッチ２０５、２０６、２０７および２０８それぞれの中に蓄積される。次に、この「古い」位相データが加算器２１３、２１２、２１１および２１０を通して位相Ｐ４、Ｐ３、Ｐ２およびＰ１を表す加算パス上に到達した、「現在の」データに適切に加えられ、そして最終ビームフォーマ出力サンプルが、加算器２１４の中で乗算器２０１、２０２、２０３および２０４の出力を組み合わせることによって発生される。前に説明されたように、補間およびデシメーションフィルタがビーム形成の前または後に置かれることができるということが、プリドハムおよびムッチによって提案されている。このフィルタのプレビーム形成装置は、各チャンネルがそれ自身の補間デシメーションフィルタを持つ必要がある。一方、ポストビーム形成装置はその問題を解決するが、これはビーム形成が極めて高いサンプル周波数において行われることを必要とする。本発明の原理によれば、このフィルタはビーム形成の前または後よりも、むしろその間に設置される。このアプローチは、全体としてビームフォーマのアーキテクチャーに関して、これが最もコスト効果の高い場所にフィルタを置くことになる。フィルタリングおよびデータレート節減は、並列受信チャンネルの幾つかのグループの部分的ビーム形成の後に実行される。例えば、並列受信チャンネルは２つ、４つ、８つまたはそれ以上のグループに組み合わせられることができる。フィルタは次に、グループ分けされたチャンネルの部分的ビーム形成のために用いられる同一ボードまたは集積回路（ＩＣ）上に物理的に置かれる。この技術は、グループ分けされたチャンネル、回路ボードおよびＩＣの間の相互接続の数および／またはデータレートを減少させる。次に、グループ分けされたチャンネル（すなわち部分的に形成されたビーム）の最終加算は、システムサンプリングレートにおいて、そして単に１つのデータパスを用いて行われることができる。第７図は、本発明の特色である部分ビーム形成をより明快に描いた、受信ビームフォーマの全体図である。各チャンネルにおいて、ターゲットからのエコー信号はプローブのトランスジューサ素子によって受け取られる。エコートランスジューサ素子は一般的な設計のパルスレシーバ１０２に接続されている。各トランスジューサ素子によって発現された信号は、一様なレートｆ₀、例えば３６ＭＨｚ、においてＡＤＣ１０３でディジタル化される。隣接する並列受信チャンネルのグループ（例えば８）は、部分的ビームフォーマ１１３を形成するように組み合わせられる。一般的な従来技術の方法と対照的に、本発明は各部分的ビームフォーマ１１３に関して補間デシメーションフィルタを設ける。全てのビームフォーマ装置のために単に１つの補間デシメーションフィルタを用いることが可能であるとしても、描かれている回路は受信チャンネルの各グループ毎に１つの補間デシメーションフィルタを持っており、これは部分的ビーム形成の後のデータレートをサンプリングレート、ｆ₀、に減少させるものである。すなわち、ｆ₀の信号処理レートがビーム形成の前および後の両方で用いられるが、しかしビームフォーマの中においては、実効レートは第４図に示されているようにｆ₀の４倍である。ハードウェアの観点からは、高い実効信号レートは単独の回路ボードまたは単独の集積回路に局限され、それによって装置相互接続および複雑さを減少させるので、このことは著しく都合の良い方法である。各部分的ビームフォーマ１１３からの信号は次に、最終ビームを形成するために（ｆ₀で動作する）加算器１１４を用いて直列的に加えられる。シリアル加算器１１４によるデータ遅延を配慮するために、メモリ２４−２７の出力において確立された遅延値が補償目的のために加えられる付加的遅延を持っている。最後の加算器１１４からのビーム信号は次に、検出器１０７に送られる。Ｄ．Ｓ．Ｃ．１０８は、ディスプレイ１０９による再生のためにこの信号のビデオ信号へのディジタルスキャンコンバージョンを実行する。こうして、全ての目的および求められていた利点を満足させる新しいビーム形成方法および装置が示され、そして説明された。しかし、望ましい実施例を開示している本明細および添付図面を考慮した後には、当業技術者にとっては、主体となる発明の多くの変化、変更、変形および他の使用および適用が明らかとなるであろう。例えば、４よりも少ないかまたは多い加算パスを使用することができ、そして遅延時間コントローラ８０は異なる種々の技術を用いて完成させることが可能である。さらにまた、各ディジタル信号サンプルは、各素子から１つではなく、２つまたはそれ以上のトランスジューサ素子から得ることもできる。本発明の精神および範囲から離れることのない、全ての適用されるそのような変化、変更、変形および他の利用および適用は、請求の範囲によってのみ制限される本発明によってカバーされているものと見なされる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヤオ，リンシンアメリカ合衆国 98007 ワシントンベルヴューワンハンドレッドアンドフォーティーフィフスアヴェニューノースイースト 404 (72)発明者バンジャニン，ゾランアメリカ合衆国 98056 ワシントンレントンワンハンドレッドアンドトウェンティーセヴンスアヴェニューサウスイースト 7913 (72)発明者福喜多博東京都世田谷区弦巻２丁目18―５ (72)発明者萩原尚神奈川県横浜市港北区綱島台21―２綱島寮 (72)発明者川淵正己神奈川県横浜市緑区三保町2710―157

Claims

【特許請求の範囲】１．波の受信に応答してトランスジューサ素子のアレーによって発生された出力信号、この出力信号は電子的に身体を走査するために複数の並列受信チャンネルにおいて処理される、を用いてディジタルビームフォーマ信号を発生させるための方法において、各並列受信チャンネルにおける出力信号をディジタルサンプルからなるディジタル信号に変換し、各ディジタル信号の各ディジタルサンプルに関して、複数の並列加算パスのいずれの１つに前記ディジタルサンプルが加えられるべきかを決定し、前記決定は前記並列受信チャンネルの隣接するチャンネルのディジタルサンプル間に達成されるべき時間遅延を基にして行われ、前記決定された並列加算パスからのディジタルデータサンプルを回復させ、そして前記ディジタルサンプルをこれに加えて、加えられたディジタルデータサンプルを形成し、そして次に前記並列加算パスに前記加えられたディジタルデータサンプルを提供し、そしてディジタルビームフォーマ信号を形成するために、前記並列加算パスの各々の加えられたディジタルデータサンプルをフィルタリングおよび組み合わせする、段階を含むことを特徴とする、ディジタルビームフォーマ信号を発生するための方法。２．前記決定する段階の決定が、それらが他の受信チャンネルのディジタルサンプルと組み合わせられるときに、各受信チャンネルのディジタルサンプル間に必要な時間遅延を基にして行われ、その結果、前記身体における単独のポイントからの反射波を表す出力信号が前記並列加算パス内で干渉的に互いに加えられ、前記ディジタルビームフォーマ信号を形成するような、請求項１に記載の方法。３．前記トランスジューサアレーの素子が、互いに他に関してそれらの空間的位置によって規定される順序を持ち、そして前記決定の段階の決定が部分的に、前記ディジタルサンプルが得られたトランスジューサ素子の順序を基にしているような、請求項１に記載の方法。４．各並列加算パスが入力、加算器の直列接続および出力を含み、各受信チャンネルは各並列加算パスに結合されて、前記受信チャンネルの隣接するそれらの間に前記加算パスの加算器を持ち、そして前記加算段階は、前記１つの並列加算パスにおいて与えられた加算器からのディジタルデータサンプルを回復し、そして加えられたディジタルデータサンプルを形成するために、前記ディジタルサンプルをこれに加え、そして次に前記与えられた加算器に続く前記１つの並列加算パスにおける１つのポイントに前記加えられたディジタルデータサンプルを提供することを含むような、請求項１に記載の方法。５．前記ディジタルサンプルが、前記並列加算パスにおいて加えられる時に、前記決定および加算段階が、適切な焦点あわせおよび／またはビーム操縦遅延を達成するよう同時に制御されるような、請求項１に記載の方法。６．前記並列受信チャンネルのディジタルサンプル信号の間において粗時間遅延を確立するよう、前記複数の受信チャンネルのそれぞれにおけるディジタルサンプルに応答して、前記変化段階が、ディジタル蓄積装置の書き込みまたは読み出しのいずれか１つまたは両方の制御を含むような、請求項１に記載の方法。７．前記決定の段階が、前記複数の並列加算パスのいずれの１つに前記ディジタルサンプルの各１つが加えられるかによって、前記並列受信チャンネルのディジタルサンプルの間に微時間遅延を決め、前記微時間遅延は前記粗時間遅延単位１／Ｎの時間単位に量子化され、ここにおいてＮは並列加算パスの数に等しいような、請求項６に記載の方法。８．前記並列加算パスが、加算器の直列接続を含み、そしてそれらがそこを通して処理されるに従い、加えられたディジタルデータサンプルへの増加する遅延をもたらし、そして前記変換段階は前記ディジタル蓄積装置を制御して、前記並列加算パスにおける加算器の前記直列接続によってもたらされた前記増加する時間遅延を補償する、前記並列受信チャンネルのディジタルサンプル信号の間に時間遅延を確立させるような、請求項６に記載の方法。９．前記ディジタルサンプルが、前記１つの並列加算パスに加えられるとき、前記並列受信チャンネルの各々からのゼロディジタルサンプル値が、前記１つの並列加算パス以外の全ての並列加算パスに加えられるよう、前記加算の段階が制御されるような、請求項１に記載の方法。１０．前記加算段階を制御するために加えられる複数の制御信号を発生し、そして前記制御信号を加える順序を回転させ、その結果、制御信号が前記並列受信チャンネルの連続する各々の１つに回転的な方法で加えられるような、段階をさらに含むような、請求項９に記載の方法。１１．前記フィルタリングおよび組み合わせの段階が、線形位相ＦＩＲディジタルフィルタを用いて前記加えられたディジタルデータサンプルを補間し、そしてデシメートすることを含むような、請求項１に記載の方法。１２．各サブグループに１つずつ、複数の部分的ビームフォーマ信号を形成するために、前記複数の並列受信チャンネルの複数のサブグループからのディジタルサンプルを使用して形成された加えられたディジタルデータサンプルのために前記フィルタリングおよび組み合わせ段階が実行され、そして最終的なビームフォーマ信号を形成するために前記部分的ビームフォーマ信号を互いに加えるような、請求項１に記載の方法。１３．電子的に身体を走査するために、波の受信に応答してトランスジューサエレメントのアレーによって発生される出力信号を用いてディジタルビームフォーマ信号を発生するための装置において、前記出力信号を発生させるための複数の並列受信チャンネル、各受信チャンネルは各並列受信チャンネル内の出力信号を、ディジタルサンプルからなるディジタル信号に変換するための変換装置を含む、と複数の並列加算パス、各並列加算パスはディジタルデータ加算段の直列接続を含み、そして出力を持っている、と各ディジタル信号の各ディジタルサンプルに関して、前記並列加算パスのいずれの１つに前記ディジタルサンプルが加えられるべきかを決めるための遅延決定装置、前記決定は前記並列受信チャンネルの隣接するそのディジタルサンプル間で達成されるべき時間遅延に基づいて行われる、と前記並列加算パス内に加えられたディジタルデータサンプルを形成するために、前記複数の受信チャンネルの各々の各ディジタルサンプルを、このために決められた前記１つの並列加算パスに制御可能な状態で加えさせるために、前記遅延決定装置に応答する選択的加算装置と、そして前記ディジタルビームフォーマ信号を形成するために、前記並列加算パスの各々の加えられたディジタルデータサンプルを組み合わせるために、前記並列加算パスの出力から提供される前記加えられたディジタルデータサンプルに応答する組み合わせ装置と、を含むことを特徴とするディジタルビームフォーマ信号を発生するための装置。１４．前記遅延決定装置が、各受信チャンネルのディジタルサンプル間に必要とされる時間遅延を計算するための計算装置を含み、その結果それらが他の受信チャンネルのディジタルサンプルと組み合わせられる時に、前記身体における単独ポイントからの波反射を表す出力信号が、前記並列加算パス内に干渉的に互いに加えられ、前記ディジタルビームフォーマ信号を形成するような、請求項１３に記載の装置。１５．前記トランスジューサアレーの素子が、互いに他に対するそれらの空間的位置によって規定される順序を持ち、そして前記遅延決定装置による決定が、前記ディジタルサンプルが得られたトランスジューサ素子の順序に部分的には基づいているような、請求項１３に記載の装置。１６．前記選択的加算装置が、前記並列受信チャンネルの各々に関する単独の加算器を含み、その加算器は、前記並列加算パスのディジタルデータ加算段を選択的に形成するために、多重装置およびラッチ装置によって前記並列加算パスの各々に結合され、そして前記選択的な加算装置が、前記１つの並列加算パスにおいて与えられた加算器からのディジタルデータサンプルを回復させるように前記多重装置を制御し、加えられたディジタルデータサンプルを形成するために前記複数の受信チャンネルの１つからのディジタルサンプルを前記回復されたディジタルデータサンプルに加算し、そして次に前記加えられたディジタルデータサンプルを前記与えられた加算器に続く前記並列加算パスにおける１つのポイントに提供する、ような請求項１３に記載の装置。１７．前記ディジタルサンプルが、前記並列受信チャンネルから前記並列加算パスに加えられる時に、適切な焦点あわせおよび／またはビーム操縦遅延を達成するよう、前記計算装置が前記時間遅延を決定するような、請求項１４に記載の装置。１８．前記並列受信チャンネルの各々が、そのチャンネルにおけるディジタルサンプルに応答するディジタル蓄積装置を含み、その蓄積装置は、前記並列受信チャンネルのディジタルサンプルの間に粗時間遅延を確立するために制御されるディジタルサンプルの書き込みまたは読み出しのいずれか一方または両方を持つような、請求項１３に記載の装置。１９．前記遅延決定装置が、前記複数の加算パスのいずれの１つに前記ディジタルサンプルの各１つが加えられるべきかによって、前記並列受信チャンネルのディジタルサンプルの間に微時間遅延を決定し、前記微時間遅延は前記粗時間遅延単位の１／Ｎの時間単位に量子化され、ここでＮは並列加算パスの数に等しい、ような請求項１８に記載の装置。２０．さらに、前記選択的な加算装置を制御するために、加えられる複数の制御信号を発生するための装置と、そして前記制御信号を加える順序の回転、その結果制御信号が前記並列受信チャンネルの連続する各々の１つに関して回転的な方法で加えられる、とを含むような、請求項１６に記載の装置。２１．前記組み合わせ装置が、線形位相ＦＩＲディジタルフィルタを用いて前記加えられたディジタルデータサンプルを補間およびデシメートするための補間およびデシメート装置を含むような、請求項１３に記載の装置。２２．各サブグループ毎に１つの、複数の部分的ビームフォーマ信号を形成するために、前記組み合わせ装置が、前記複数の並列受信チャンネルの複数のサブグループからのディジタルサンプルを用いて形成された加えられたディジタルデータサンプルを使用し、そして最終ビームフォーマ信号を形成するために付加的組み合わせ装置が、前記部分的ビームフォーマ信号を互いに加える、ような請求項１３に記載の装置。２３．さらに、前記遅延決定装置および前記選択的加算装置を制御する制御信号を提供するためのプロセッサ制御装置、これによって前記並列加算パス内の前記加えられたディジタルデータサンプルの加算が制御される、とそして前記並列加算パス内に加えられたディジタルデータサンプルを発現させるために、前記選択的加算装置によって制御されるように、前記並列加算パスの選択された１つに加えられる前もって決められたディジタルサンプルを提供するため、前記プロセッサ制御装置に応答するデータ伝送装置とを含み、前記プロセッサ制御装置が、前記加えられたディジタルデータサンプルを分析し、そして前記データ伝送装置によって前記並列加算パスに提供された前記前もって決められたディジタルサンプルに応答して前記並列加算パス内に発現されるべきと予期される加えられたディジタルデータサンプルにそれらを比較するために、前記並列加算パスの前記加えられたディジタルデータサンプルに応答し、それによって前記ビームフォーマに関するビルトイン試験装置を形成するような、請求項１３に記載の装置。２４．さらに前記遅延決定装置および前記選択的加算装置を制御する制御信号を提供するためのプロセッサ制御装置、これによって前記並列加算パス内の前記加えられたディジタルデータサンプルの加算が制御される、および前記並列加算パスにおいて加えられたディジタルデータサンプルを発現させるために、前記選択的加算装置によって制御されるような、前記並列加算パスの選択された１つに加えられる前もって決められたディジタルサンプルを提供するために前記プロセッサ制御装置に応答するデータ伝送装置とを含み、前記プロセッサ制御装置が、前記加えられたディジタルデータサンプルを分析し、そして前記データ伝送装置によって前記並列加算パスに提供された前記前もって決められたディジタルサンプルに応答して前記並列加算装置内に発現するべきと予期される加えられたディジタルデータサンプルにそれらを比較するために、前記並列加算パスの前記加えられたディジタルデータサンプルに応答し、これによって並列受信チャンネルの各サブグループに関するビルトイン試験装置を形成するような、請求項２２に記載の装置。２５．前記選択的な加算装置によって共同された前記並列加算パスの部分に共同された並列受信チャンネルの各サブグループ、および前記並列加算パスの前記共同された部分によって提供される加えられたディジタルデータサンプルに応答する前記組み合わせ装置の部分とが、単独の集積回路内に形成されたそれらの信号処理パスを持つような、請求項２２に記載の装置。２６．さらに、前記遅延決定装置および前記選択的加算装置を制御する制御信号を提供するためのプロセッサからの制御装置、これによって前記並列加算パス内の前記加えられたディジタルデータサンプルの加算を制御する、と前記並列加算パスにおいて加えられたディジタルデータサンプルを発現させるために、前記選択的加算装置によって制御されるように、前記並列加算パスの選択された１つに加えられる、前もって決められたディジタルサンプルを提供するために、前記プロセッサ制御装置に応答するデータ伝送装置と、を含み、前記プロセッサ制御装置は、前記加えられたディジタルデータサンプルを分析し、そして前記データ伝送装置によって前記並列加算パスに提供された、前記前もって決められたディジタルサンプルに応答して、前記並列加算パスにおいて発現されるべきと予期される加えられたディジタルデータサンプルにそれらを比較するために、前記並列加算パスの前記加えられたディジタルデータサンプルに応答するような、請求項２５に記載の装置。