JPH08504079A

JPH08504079A - インラッシュ電流リミッター

Info

Publication number: JPH08504079A
Application number: JP51331594A
Authority: JP
Inventors: ヘイデン，クリストファー，エー．; ワトソン，ドナルド，アール．
Original assignee: EMC Corp
Current assignee: EMC Corp
Priority date: 1992-12-02
Filing date: 1993-11-22
Publication date: 1996-04-30
Anticipated expiration: 2018-11-25
Also published as: EP0720783B1; EP0720783A1; US5519264A; US5559660A; JP3470809B2; WO1994013004A1; DE69322415T2; EP0720783A4; DE69322415D1

Abstract

(57)【要約】負荷（１６）への通電時、電流インラッシュを防ぐ方法と装置は、電圧源（１２）から負荷（１６）へ、第１の昇圧している直流電圧を、該電圧源にカップルされている第１の端子および該負荷へカップルされている第２の端子を有する負の温度係数デヴァイス（４０）を介して印加するステップおよび所定の時間経過後、前記第１と第２の端子をバイパス回路（４３）を介してバイパスさせ、該昇圧電圧を該バイパス回路（４３）を介して該負荷へカップリングするステップを含む。

Description

【発明の詳細な説明】名称：インラッシュ電流リミッター発明の分野この発明は、電流規制回路に関し、そして、さらに詳しくは、ホットプラガブル装置の電流制限回路に関するものである。発明の背景当該技術において知られているように、コンピューターおよび他のタイプのシステムにおいては、障害許容回路および冗長回路を設ける流れになっている。それらシステムにおいては、回路ボードまたは回路コンポーネントに障害が生じ、したがって、交換を要するとき、該システムから作動パワーを除くことなしに当該回路ボードまたは回路コンポーネントを交換したいことがしばしば望まれている。したがって、これらの場合にあっては、該システムを動作させたまま、該システムから障害のボードまたは回路コンポーネントを除去する必要があり、また、同様に、すでに電流が供給されているシステムに修理されたもの、または、新しい回路ボードまたは新しい回路コンポーネントを実装する必要がある゜即ち、交換回路ボードまたは回路コンポーネントは、いわゆる”ライブ”または”ホット”のシステムへインサートされる。回路ボード類と回路コンポーネンツを該システムから取り外し、装着するに伴う一つの問題は、回路ボードまたは回路コンポーネントの除去または装着に起因する大きな電流スパイクの発生である。そのような電流スパイクは、システムパワーを許容できないレベルにまで低下させてしまう。例えば、交換プリント回路ボードがシステム電源へ大きなキャパシタンスを与えるとき、システム電源は、最初に該インピーダンスをショートサーキット・インピーダンスとして考察する。これが、所要の電流をソースする電源の不能力による供給電圧の結果としての低下を伴う上記の電流スパイクを結果する。電気的チャージが容量的インピーダンスによりコレクトするので、電流は、安定な状態に達し、電源電圧がそのノミナルなレベルに戻るまで減少する。しかしながら、このような電圧の低下は、システム内の他の回路コンポーネンツとデヴァイスへ影響するもので、これは、該デヴァイスが必要とする最低の電圧レベル以下の電圧の低下であるからである。したがって、パワーがアップのシステムへ組み込まれるデヴァイスまたはプリント回路ボードに高電流が流入しないようにする回路を提供することが望ましい。発明の概要本発明によれば、電流規制回路は、ソースと負荷との間にカップルされた第１のシグナルパスを含む。第１のシグナルパスには、上昇する温度に応じて低下する抵抗特性を有し、電圧源にカップルされた第１の端子と第１のスチイングデヴァイスを介して負荷へカップルされている第２の端子とを有している第１の回路エレメントが配置されている。該スイッチングデヴァイスのコントロール端子は、ドライバー回路の第１の出力端子へカップルされ、該ドライバ一回路の入力端子は、電圧源へカップルされている。さらに該電流規制回路は、ソースと負荷との間でカップルされている第２のシグナルパスを含み、該第２のシグナルパスは、該第１のシグナルパスの少なくとも一部とパラレルにカップルされている。第２のシグナルパスには、一対のパラレル接続のスイッチングデヴァイスが配置され、該スイッチングデヴァイスのそれぞれは、時間遅延回路を介して該ドライバー回路の第２の出力端子へカップルされたコントロール端子を有している。この特定のアレンジメントと共に、パワーアップのシステムへ組み込まれるべきプリント回路ボードに配置される電流規制回路が提供される。プリント回路ボードに通電されると、該ドライバー回路は、内部チャージポンプのチャージングを開始する。該ドライバー回路で該第１のスイッチングデヴァイスへ出力電圧が印加される。該スイッチングデヴァイスが第１のスイッチングトランジスタとして設けられているとき、該ドライバー回路出力電圧が該第１のスイッチングトランジスタを導通状態へバイアスする。該第１のトランジスタが導通状態へバイアスされると、該電流規制回路の入力端子へカップルされている電圧が、例えばサーミスタとして設けられている第１の回路エレメントを介して負荷へ提供される。該サーミスタは、最初に大量の電流が即時に通過することを防ぐ電圧への抵抗を示す。かくして、該サーミスタを介する電流がまず規制される。しかしながら、電流が流れ、該サーミスタを加熱するにつれ、該サーミスタの内部抵抗は、低下する。該ドライバー回路もまた該時間遅延回路へ電圧を印加する。該時間遅延回路は、一対のスイッチングデヴァイスのコントロール端子へ供給の電圧が該デヴァイスをバイアスし、該デヴァイスで低インピーダンスの電流パスを作る前に、時間遅延を行う。かくして、第２のシグナルパスは、最初、第１のシグナルパスに比べ高インピーダンス特性を有する。しかしながら、所定の時間経過後、該スイッチィングデヴァイスは、バイアスされて、電圧源と負荷との間に、深くてき低い抵抗特性をもつ第２のシグナルパスが作られる。本発明の別のアスペクトによれば、電流のインラッシュを防ぐ方法は、電圧源から負荷へ、第１の昇圧している直流電圧を、前記電圧源にカップルされている第１と第２の電気的コネクションを有する負の温度係数デヴァイスを介して印加し、所定の時間経過後、該負の温度係数デヴァイスをバイパス回路を介してバイパスさせ、該昇圧電圧を該バイパス回路を介して該負荷へカップリングするステップを含む。この特定のアレンジメントで、該負荷が該負の温度係数デヴァイスを有する回路へカップルされたとき、該負荷への電流は、該負の温度係数デヴァイスの抵抗特性により最初に規制され、したがって、大量の電流サージが該負荷へトランスファーされるのを防ぐ。所定の時間経過後、該バイパス回路を介して該負荷へ電流が提供される。図面の簡単な記述この発明の前記特徴ならびに発明それ自体は、図面の以下の詳細な記述からより完全に理解されるものであり、図面において：図１は、本発明の侵入電流リミッターを用いたシステムのブロックダイアグラムであり；図２は、図１のシステムに用いることができる侵入電流リミッター回路の第１の実施例の略図であり；図２Ａは、図１の侵入電流リミッター回路に用いることができる時間遅延回路の略図であり；そして図３は、図１のシステムに用いることができる侵入電流リミッター回路の第２の実施例の略図である。好ましい実施例の記述図１を参照すると、システム１０は、電流リミッター回路１４の一対の入力端子１４ａ，１４ｂに結合している一対の出力端子を有する電源１２を含む。電流リミッター回路１４は、電源１２を、例えば、ディスクドライブとして設けられる負荷１６へ結合している。図２を参照すると、一対の入力端子１４ａ，１４ｂと一対の出力端子１４ｃ，１４ｄを有する電流リミッター回路１４は、第１のツェナーダイオード２０を含み、これは、入力端子１４ａに結合した第１の端子と接地している第２の端子を有している。パワーコンディショニング回路２２の入力端子２２ａもまた入力端子１４ａに結合している。パワーコンディショニング回路２２の出力端子２２ｂは、フィルター回路３０を介して酸化金属半導体電界効果トランジスタ（MOSFET）のソース端子２４ａに結合している。トランジスタ２４のドレイン端子２４ｂは、電流リミッター回路１４の出力端子１４ｃに結合している。第２のツェナーダイオード２６は、入力端子１４ｂに結合されており、第２のパワーコンディショニング回路２８も同様に入力端子１４ａに結合されている。パワーコンディショニング回路２２、２８それぞれは、それぞれの入力端子１４ａ，１４ｂから供給された入力電圧を有し、それらそれぞれの出力端子２２ｂ，２８ｂにおいて、調整され、フィルターされた直流（ＤＣ）電圧を提供する。フィルター回路３０は、パワーコンディショニング回路のそれぞれの出力ポートヘ結合され、パワーコンディショニング回路２２，２８の出力端子に提供された電圧をさらにフィルターする。フィルター回路３０は、よく知られているように、信号パスと接地との間で結合されている複数のコンデンサーＣ１〜Ｃ８を含む。他のフィルター回路および技術も使用できる。電圧ドロッピング抵抗器３２がトランジスタ２４のゲート端子２４Ｃとドライバ一回路３４の出力端子３４ｂとの間に結合されている。ドライバー回路３４の一対の入力端子３４ａ，３４ｂは、一対の入力端子１４ａ，１４ｂの対応するそれぞれに結合されている。ここで、抵抗器３６が入力端子１４ａとドライバー回路入力端子３４ａとの間に結合される。パワーコンディショニグ回路２８の出力端子２８ｂは、フィルター３０を介して温度上昇に呼応して減少する抵抗特性を有する第１の回路要素４０の第１端子に結合される。即ち、回路要素４０は、負の温度係数抵抗特性をもって設けられている。このように、回路要素４０は、例えば、サーミスタとして設けられる。回路要素４０の第２の端子は、オプショナルのトランジスタ４２のソース端子４２ａへ結合される。トランジスタ４２のドレイン端子４２は、電流リミッター回路１４の出力端子１４ｄへ結合される。トランジスタ４２のゲート端子４２ｃは、ドライバー回路３４の第２の出力端子３４ｅへ結合される。かくして、回路要素４０とトランジスタ４２により、パワーコンディショニング回路２８の出力端子２８ｂとインラッシュ電流リミッター出力端子１４ｄとの間に第１のシグナルパスを作る。バイパス回路４３は、パワーコンディショニング回路２８の出力端子２８ｂに結合している第１の端子４３ａと、インラッシュ電流リミッター出力端子１４ｄに結合している第２の端子４３ｂとを有する。かくして、バイパス回路４３により、パワーコンディショニング回路２８と出力端子１４ｄとの間に、第１のシグナルパスと平行な第２のシグナルパスが作られる。本実施例においては、バイパス回路４３は、それぞれのソース端子４４ａ，４６ａがバイパス回路入力端子４３ａに結合している第３と第４のトランジスタ４４，４６を含む。トランジスタ４４，４６のドレイン端子４４ｂ，４６ｂは、バイパス回路出力端子４３ｂへ結合される。トランジスタ４４，４６のゲート端子４４ｃ，４６ｃは、それぞれ互いに結合し、さらに、バイパス回路４３のコントロール端子４３ｃへ結合される。時間遅延回路４８は、時間遅延回路４８の第１の端子４８ａがドライバー回路出力端子３４ｃへ、時間遅延回路の第２の端子４８ｂがバイパス回路のコントロール端子４３ｃへ結合されて、ドライバー回路３４とバイパス回路４３３との間に結合される。時間遅延回路は、所定の時間遅延を行うように適宜選択されたアナログまたはデジタル時間遅延回路として設けられることができる点に注目すべきである。図２Ａを参照すると、時間遅延回路４８は、ここでは、第１の端子が時間遅延回路４８の第１の端子４８ａへ結合し、第２の端子が時間遅延回路の第１の端子４８ｂとコンデンサ５２の第１の端子へ結合している第１の抵抗器５０を含む。コンデンサ５２の第２の端子は、接地されている。かくして、トランジスタ４４，４６は、それぞれのゲート端子４４ｃ，４６ｃへ結合されるレジスターキャパシタ・ペアを有する。図２を参照すると、電流リミッター回路１４の入力端子１４ｂに電力が通電されると、内部チャージポンプのチャージングを開始する。ドライバー回路３４が端子３４ｃ〜３４ｅへ出力電圧を印加する。出力端子３４ｄ，３４ｅのそれぞれにおける出力電圧が所定のレベルに達すると、トランジスタ２４，４２は、バイアスされて、導通状態になる。トランジスタ２４がバイアスされて導通状態になると、トランジスタ２４により、パワーコンディショニング出力端子２８ｂと出力端子１４ｃとの間に低インピーダンス・シグナル・パスが作られる。例えば、１５オームのような第１のインピーダンスレベルをもつ回路４０によって、端子４０ａと端子４０ｂとの間に第１の所定の量の電流が流れる。電流が回路４０を流れ、回路４０内に発熱を生じさせると、回路４０の内部抵抗は、減少する。所定の時間経過後、回路４０の抵抗は、発熱により、例えば、約１．５オームまで低下する。かくして、回路４０の第１の抵抗は、まず最初、大量の電流が回路内を即時に流れるのを阻止し、電流を制限する。その後、回路４０の温度が上がり、抵抗が減るにつれ、回路４０内を流れる電流が増える。トランジスタ４４，４６のゲート端子４４ｃ，４６ｃに結合している時間遅延回路４８は、トランジスタが直ちにバイアスされて導通状態になるのを阻止する。このように、トランジスタ４４，４６は、最初に、端子４３ａ，４３ｂの間に高インピーダンスのシグナルパスを作る。かくして、時間遅延回路４８により、回路４０が端子１４ｂと端子１４ｄの間を流れる電流を最初に制限するに要する時間が与えられる。この所定の時間経過後、端子１４ｄにおける電圧レベルは、恒常状態に達する。例えば、電圧がディスクドライブへ印加されたとすると、この電圧は、代表的には、約８ボルトのものである。時間遅延回路４８を介してのトランジスタ４４，４６のゲート端子４４ｃ，４６ｃへの電圧レベルが所定のレベルに達すると、トランジスタ４４，４６は、低インピーダンス状態でバイアスされ、端子１４ｂへ結合されている電源（図１）は、平行に接続されているトランジスタ４４，４６による低抵抗パスを経て出力端子１４ｄに結合される。例えば、この抵抗は、２０ X １０^-3オームのオーダーである。かくして、実質的にすべての電流は、バイパス回路４３による第２のシグナルパスを通る。トランジスタ４４，４６は、同じ電気特性を実質的に有するように選らばれるのが好ましい。したがって、電圧レベルがゲート端子４４ｃ，４６ｃへ印加されると、トランジスタ４４，４６は、実質的に同時に導通状態になる。さらに、同じ電気特性をもつトランジスタ４４，４６を設けることで、各トランジスタ４４，４６は、トランジスタ４４，４６による二つの回路パスの間を電流が等しくスプリットするような抵抗値をもつ回路パスを提供する。さらに、トランジスタ４４，４６は、低いフォワードバイアス抵抗をもつように選ばれるのが好ましく、これで、低インピーダンス・シグナルパスを提供し、回路４０による回路パスにそって流れる電流の量を最小のものにする。ある応用面においては、バイポラー接合トランジスタ（ＢＪＴ）のように、トランジスタ４２，４４，４６にエミッター、ベースおよびコレクター端子を設けることが好ましい。トランジスタ４２，４４，４６がＢＪＴとして設けられた場合、端子４２ａ〜４６ａは、ＢＪＴのエミッター端子に相当し、端子４２ｂ〜４６ｂは、ＢＪＴのコレクター端子に相当し、端子４２ｃ〜４６ｃは、ＢＪＴのベース端子に相当する。図３を参照すると、一対の入力端子１４ａ’，１４ｂ’および一対の出力端子１４ｃ’，１４ｄ’を有する電流リミッター回路１４’は、入力端子１４ａ’へ結合している入力端子２２ａ’を有するパワーコンディショニング回路２２’を含む。パワーコンディショニング回路２２’の出力端子２２ｂ’は、第１の電流リミッテイング回路２３’の入力端子２３ａ’に結合する。電流リミッティング回路２３’の作用は、後記する。ここでは、回路２３’は、入力端子２３ａ’において印加された電圧を出力端子１４ｃ’へ結合するということで十分である。第２のパワーコンディショニング回路２８’は、入力端子１４ａ’へ結合される。パワーコンディショニング回路２２’、２８’は、図１に関連して記載した回路２２，２８と同じ作用のものであって、出力端子２２ｂ’，２８ｂ ’に規制され、フィルターされた直流（ＤＣ）電圧を提供するものである。フィルター回路３０’は、パワーコンディショニング回路２２’，２８’のそれぞれの出力ポート２２ｂ’，２８ｂ’へ結合し、パワーコンディショニング回路２２’，２８’の出力端子に印加された電圧をフィルターする。パワーコンディショニング回路２８’の出力端子２８ｂ’は、該フィルター３０’を経て第２の電流リミッティング回路２３’の第１の端子２３ａ’ に結合されている。電流リミッティング回路２３’のそれぞれは、電流リミッティング回路エレメント４０’を含み、これは、回路２３’の入力端子２３ａ’に結合された第１の端子４０ａ’と、オプショナルのスイッチングデヴァイス４２ ’の入力端子４２ａ’に結合されている第２の端子４０ｂ’とを有している。回路エレメント４０’は、提供されたシグナルの電流をリミットするように選ばれた所定のインダクタンスをもつインダクタとして設けられる。あるいはまた別に、回路エレメントは、提供されたシグナルの電流をリミットするように選ばれた所定の抵抗をもつ抵抗器として設けられる。回路エレメント４０’ は、温度上昇に応じて低下する抵抗特性をもつものとしてもまた設けられる。即ち、回路エレメント４０’は、負の温度係数抵抗特性をもつものとして設けられる。かくして、回路エレメント４０’は、例えば、サーミスタとして設けられる゜スイッチングデヴァイス４２’の第２の端子４２ｂ’は、電流リミッター回路１４’の出力端子１４ｄ’に結合されている。スイッチングデヴァイス４２’のコントロール端子４２ｃ’は、電流リミッティング回路２３’の第２の入力端子２３ｂ’に結合され、つづいてドライバー回路３４’の出力端子に結合される。かくして、回路エレメント４０’とスイッチングデヴァイス４２’とにより、パワーコンディショニング回路２８’の出力端子２８ｂ’とインラッシュ電流リミッター出力端子１４ｄ’との間にシグナルパスが作られる。バイパス回路４３’は、パワーコンディショニング回路２８’の出力端子２８ｂ’に結合の第１の端子４３ａ’と、インラッシュ電流リミッター出力端子１４ｄ’に結合の第２の端子４３ｂ’とを有する。かくして、バイパス回路４３’により、パワーコンディショニング回路２８’と出力端子１４’との間に第１のシグナルパスと平行の第２のシグナルパスが設けられる。本実施例においては、バイパス回路４３’は、第３と第４のスイッチィングデヴァイス４４’，４６’を含み、これらそれぞれは、バイパス回路入力端子４３ａ’に結合の第１の端子４４ａ’，４６ａ’を有する。スイッチィングデヴァイス４４’，４６’ の第２の端子４４ｂ’，４６ｂ’は、バイパス回路出力端子４３ｂ’に結合している。スイッチングデヴァイス４４’，４６’のそれぞれのコントロール端子４４ｃ’，４６ｃ’は、互いに結合し、さらにバイパス回路４３’のコントロール端子４３ｃに結合している。電流リミッティングダイオード４７’のカソード４７ａ’は、スイッチングデヴァイス４４’，４６’の端子４４ａ’，４６ａ’に結合し、ダイオード４７’のアノード４７ｂ’は、端子４４ｂ’，４６ｂ’に結合している。時間遅延回路４８’は、ドライバー回路３４’とバイパス回路４３’ との間に結合され、時間遅延回路４８’の第１の端子４８ａ’は、ドライバー回路出力端子３４ｃに結合され、時間遅延回路の第２の端子４８ｂ’は、バイパス回路コントロール端子４３ｃに結合されている。図１に関連して上記したように、時間遅延回路４８’は、適当な時間遅延を行うように選ばれたアナログまたはデジタル時間遅延回路として設けられる。スイッチングデヴァイス４２’，４４’，４６’のそれぞれは、選択的高インピーダンス特性または選択的低インピーダンス特性を提供できる、特に限定されるものではないが、電界効果型トランジスタ、バイポーラー接合トランジスタ、ダイオード、機械的リレーまたは他の回路エレメントを含む回路エレメントとして設けられる。発明の好ましい実施例を記載したが、当該コンセプトを組み込んだ他の例が使用できることは、当業者にとり明らかなものである。したがって、これらの実施例は、記載された実施例に限定すべきではなく、添付請求の範囲のスピリットと範囲によってのみ限定されるべきものである。

【手続補正書】特許法第１８４条の８【提出日】１９９４年６月２８日【補正内容】請求の範囲１．所定の出力電圧をもつ電源と負荷との間で、コントロールされた態様のもとにインラッシュ電流を規制する、下記のステップからなる方法：電流入力端子、電流出力端子ならびにコントロール入力端子を有する活性半導体デヴァイスを介して、前記電源を前記電流入力端子へカップリングし、前記電流出力端子を前記負荷へ電気的にカップリングすることで、前記電源を電気的にカップリングするステップ；コントロールシグナルを前記活性半導体デヴァイスの前記コントロールシグナル入力端子へ加え、前記活性半導体デヴァイスを高インピーダンス状態へバイアスするステップ；および所定の時間インターバルの間、前記コトロールシグナルを変化させて前記活性半導体デヴァイスのインピーダンスを高インピーダンス状態から低インピーダンス状態へ徐々に減少させ、これによって、前記電源から前記負荷への全ての電流の流れをコントロールするステップ。２．前記電源を負の温度係数デヴァイスを介して前記負荷へ電気的にカップリングし；そして前記活性半導体デヴァイスの前記インピーダンスが所定の値まで低下したときに、前記負の温度係数デヴァイスを流れる電流の流れを阻止するステップをさらに備える請求項１の方法。３．電流の流れを阻止する前記ステップは、前記負の温度係数デヴァイスとシリーズになっていて、前記電源と前記負荷の間のソリッドステートスイッチをスイッチングオフするステップからなる請求項２の方法。４．前記活性半導体デヴァイスは、ゲートコネクション、ドレインコネクションおよびソースコネクションを含み、前記コントロール入力端子は、前記活性半導体デヴァイスの前記ゲートコネクションからなり、前記電流入力端子は、前記半導体デヴァイスの前記ドレインコネクションからなり、前記電流出力端子は、前記半導体デヴァイスの前記ソースコネクションからなり、前記所定の時間インターバルの間、前記コントロールシグナルを変化させる前記ステップは、前記ゲートコネクションにおける第１の電圧を前記電源所定電圧以下に設定して、前記活性半導体デヴァイスが前記高インピダンス状態にあることを保証するステップを含む請求項１の方法。５．前記所定の時間インターバルの間、前記コントロールシグナルを変化させるステップは、前記ゲートコネクションにおける前記バイアスを前記第１の電圧から前記電源所定電圧以上の第２の電圧へ円滑に変化させ、前記活性半導体デヴァイスが前記所定の時間インターバルの前記終期において飽和状態へバイアスされるステップを含む請求項４の方法。６．入力ポート出力ポートとを有し、電源と負荷との間のインラッシュ電流を規制する、以下の構成からなるインラッシュ電流リミッター回路：該電流リミッター回路の前記入力ポートヘカップルされている入力端子と出力端子を有するドライバー回路；および前記ドライバー回路の前記出力端子と電気的に通じている第１の端子、前記電流リミッター回路の前記入力ポートと電気的に通じている第２の端子および該インラッシュ電流リミッター回路の前記出力ポートと電気的に通じている第３の端子を有しているスイッチングデヴァイス；前記スイッチングデヴァイスは、前記スイッチングデヴァイスの前記第１の端子へ印加されたコントロールシグナル電圧における変化に応じて変化するインピーダンスを有しており；前記インピーダンスは、前記コントロールシグナル電圧が所定の時間の間、第１のゲート．ツウ・ソース電圧から第２のより高いゲート・ツウ・ソース電圧へ上昇するにつれ、実質的にフィックスされたインピーダンスヘ減少し；前記スイッチングデヴァイスは、前記電源と前記負荷との間のすべてのインラッシュ電流を前記所定の時間の間、規制するものである。７．前記ドライバー回路の前記出力端子と前記スイッチングデヴァイスの前記第１の端子との間でシリーズに電気的接続状態にある時間遅延回路をさらに備えている請求項６のインラッシュ電流リミッター回路。８．前記スイッチングデヴァイスは、パラレルに接続された二つの電界効果型トランジスタを備え、前記ＦＥＴ各々は、ソース端子、ドレイン端子およびゲート端子を有し、前記各ＦＥＴの前記ソース端子は、前記インラッシュ電流リミッターの前記入力ポートと電気的に接続し、前記各ＦＥＴのドレイン端子は、前記インラッシュ電流リミッターの前記出力ポートと電気的に接続し、前記各ＦＥＴのゲート端子は、前記ドライバー回路の前記出力端子と電気的に接続している請求項６のインラッシュ電流リミッター回路。９．オン・オフスイッチとシリーズで電気的に接続している負の温度係数デヴァイスを備え、前記負の温度係数デヴァイスと前記オン・オフスイッチとは、前記スイッチングデヴァイスとパラレルに電気的に接続し、前記オン・オフスイッチは、前記スイッチングデヴァイスの前記インピーダンスが所定の値に低下したとき、セットオフされる請求項６のインラッシュ電流リミッター回路。１０．前記オン・オフスイッチは、前記ドライバー回路の前記出力端子と電気的に接続しているコントロール端子を含む請求項９のインラッシュ電流リミッター回路。

Claims

【特許請求の範囲】１．以下の構成を備えた負荷へのインラッシュ電流を制限する回路：第１の電圧インプット・コネクション；第１と第２の電気的接続部を有し、温度の上昇に伴い低下する抵抗特性を有する回路エレメントであり、該回路エレメントの前記第１の電気的接続部は、前記第１の電圧インプット・コネクションへカップルされており、前記回路エレメントの前記第２の電気的接続部は、前記負荷へカップルしているもの；およびインプット・コネクションとアウトプット・コネクションを有し、さらに、高インピーダンス状態と低インピーダンス状態とを有しているバイパス回路であって、前記バイパス回路の前記インプット・コネクションは、前記回路エレメントの前記第１の電気的接続部とカップルし、前記バイパス回路の前記アウトプット・コネクションは、前記回路エレメントの前記第２の電気的接続部とカップルし、前記バイパス回路は、前記第１の電圧インプット・コネクションへの通電後に所定の時間をおいて前記高インピーダンス状態から前記低インピーダンス状態へスイッチするように励起可能であるもの。２．前記バイパス回路は、電界効果型トランジスタからなり、これは、ソース、ゲートおよびドレインを有し、インプット・コネクションは、該トランジスタのソースであって、アウトプット・コネクションは、制御電圧を該トランジスタのゲートへ印加することで励起可能である請求項１の回路。３．前記バイパス回路は、リレーからなる請求項１の回路。４．以下の構成からなる電流規制回路：前記電流規制回路の第１の入力端子へカップルされている入力端子を有するドライバー回路；該電流リミッター回路の入力端子へカップルされている第１の端子と、前記電流規制回路の出力端子へカップルされている第２の端子とを有する回路エレメントであり、前記第１の回路エレメントは、上昇する温度に呼応して低下する抵抗特性を有しているもの；前記回路エレメントの第１の端子へカップルされている第１の端子と、該電流規制回路の出力端子へカップルされている第２の端子と、第３の端子とを有する第１のスイッチングデヴァイス；および該第１のスイッチングデヴァイスの第３の端子へカップルされている第１の端子と、前記ドライバ一回路の第１の出力端子へカップルされている第２の端子とを有し、前記第１のスイッチングダヴァイスが前記電流規制回路の入力端子と該電流規制回路の出力端子との間に低抵抗パスを設ける前に時間遅延を行う時間遅延回路。５．前記回路エレメントの第２の端子へカップルされている第１の端子と、該電流規制回路の出力端子へカップルされている第２の端子と、前記ドライバ一回路の第２の出力端子へカップルされている第３の端子とを有する第２のスイッチングデヴァイス；および前記電流規制回路の入力端子へカップルされている第１の端子と、該電流規制回路の出力端子へカップルされている第２の端子と、前記時間遅延回路の第１の端子へカップルされている第３の端子とを有する第３のスイッチングデヴァイスをさらに備えている請求項４の電流規制回路。６．前記時間遅延回路は、前記時間遅延回路の第１の端子へカップルされている第１の端子と、前記時間遅延回路の第２の端子へカップルされている第２の端子とを有する第１の抵抗器；および前記時間遅延回路の第１の端子へカップルされている第１の端子と、第１のリファレンス・ポテンシャルへカップルされている第２の端子とを有するコンデンサーを備えている請求項５の電流規制回路。７．該電流規制回路の第２の入力端子へカップルされている第１の端子と、該電流規制回路の第２の出力端子へカップルされている第２の端子と、前記ドライバー回路の第３の出力端子へカップルされている第３の端子とを有する第４のスイッチングデヴァイスをさらに備えている請求項６の電流規制回路。８．前記第１、第２、第３および第４のスイッチングデヴァイスのそれぞれは、電界効果型トランジスタである請求項７の電流規制回路。９．一対の入力端子と、一対の出力端子とを有しており、以下を備えている電流規制回路：一対の入力端子と三つの出力端子とを有しているドライバー回路であって、前記ドライバー回路の前記一対の入力端子の第１のものは、前記ドライバー回路の一対の前記一対の入力端子の第１のものとカップルされており、前記ドライバー回路の前記一対の入力端子の第２のものは、前記ドライバー回路の該一対の第２のものとカップルされているもの：該電流規制回路の第１の端子へカップルされている第１の端子と、該電流規制回路の該一対の出力端子の第１のものへカップルされている第２の端子と、前記ドライバ一回路の該三つの出力端子の第１のものへカップルされている第３の端子とを有している第１のトランジスタ；該電流規制回路の第１の端子へカップルされている第１の端子と、該電流規制回路の該一対の出力端子の第１のものへカップルされている第２の端子と、前記ドライバ一回路の該三つの出力端子の第１のものへカップルされている第３の端子とを有している第２のトランジスタ；該電流規制回路の第１の端子へカップルされている第１の端子と、該電流規制回路の該一対の出力端子の第１のものへカップルされている第２の端子と、前記ドライバー回路の該三つの出力端子の第１のものへカップルされている第３の端子とを有している第３のトランジスタ；該電流規制回路の第１の端子へカップルされている第１の端子と、該電流規制回路の該一対の出力端子の第１のものへカップルされている第２の端子と、前記ドライバー回路の該三つの出力端子の第１のものへカップルされている第３の端子とを有している第４のトランジスタ；該第２のトランジスタの第１の端子へカップルされている第１の端子と、該電流規制回路の第２の入力端子へカップルされている第２の端子とを有しているサーミスター；および第４のトランジスタの第３の端子と前記第４のトランジスタの第３の端子とへカップルされている第１の端子と、前記ドライバー回路の第１の出力端子へカップルされている第２の端子とを有する時間遅延回路であって、前記時間遅延回路は、前記第３と前記第４のトランジスタが前記ドライバー回路の第１の出力端子と該電流規制回路の出力端子との間に低抵抗パスを作る前に時間遅延を行うもの。１０．該第１のトランジスタの第３の端子へカップルされている第１の端子と、前記ドライバー回路の第２の出力端子へカップルされている第２の端子とを有する第１の抵抗器；および該第２のトランジスタの第３の端子へカップルされている第１の端子と、前記ドライバー回路の第３の出力端子へカップルされている第２の端子とを有する第２の抵抗器とをさらに備えている請求項９の電流規制回路。１１．前記時間遅延回路が；前記時間遅延回路の第１の端子へカップルされている第１の端子と、前記時間遅延回路の第２の端子へカップルされている第２の端子とを有する第３の抵抗器；および前記時間遅延回路の第１の端子へカップルされている第１の端子と、第１のリファレンス・ポテンシャルへカップルされている第２の端子とを有するコンデンサーを備えている請求項１０の電流規制回路。１２．前記第１、第２、第３および第４のトランジスタのそれぞれは、電界効果型トランジスタである請求項１１の電流規制回路。１３．前記第１、第２、第３および第４のトランジスタのそれぞれは、バイポーラー接合トランジスタである請求項１２の電流規制回路。１４．下記のステップからなる電流のインラッシュを防ぐ方法：電圧源から負荷へ、第１の昇圧している直流電圧を、前記電圧源にカップルされている第１の端子および前記負荷へカップルされている第２の端子を有する負の温度係数デヴァイスを介して印加するステップ；および所定の時間経過後、前記第１と第２の端子をバイパス回路を介してバイパスさせ、前記昇圧電圧を前記バイパス回路を介して前記負荷へカップリングするステップ。１５．前記バイパスするステップは、前記バイパス回路により、前記第１と第２の端子の間にシグナルパスが設けられ、ここで、前記シグナルパスが前記温度係数デヴァイスの第１と第２の端子の間のインピーダンスよりも低いインピーダンスを有するようになるように、該バイパス回路を励起するステップからなる請求項１４の方法。１６．前記バイパス回路は、電圧源と負荷との間で前記負の温度係数デヴァイスとパラレルに接続している請求項１５の方法。