JPH0846122A - リードピンおよびその製造方法 - Google Patents
リードピンおよびその製造方法Info
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- JPH0846122A JPH0846122A JP18099594A JP18099594A JPH0846122A JP H0846122 A JPH0846122 A JP H0846122A JP 18099594 A JP18099594 A JP 18099594A JP 18099594 A JP18099594 A JP 18099594A JP H0846122 A JPH0846122 A JP H0846122A
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- lead
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
- H05K3/308—Adaptations of leads
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＰＧＡパッケージを小型にし、半導体集積回路
の実装密度を向上させるのに有効なリードピンおよびそ
の製造方法を提供する。 【構成】(1) 半導体装置パッケージに用いられるリード
ピン11であって、その側面に複数の溝４が設けられ、そ
れらの溝に設けられた電極６を有することを特徴とする
リードピン。 (2) それぞれのリードピンの側面に複数の溝を形成し、
これらの溝に導電性材料を圧着することを特徴とするリ
ードピンの製造方法。
の実装密度を向上させるのに有効なリードピンおよびそ
の製造方法を提供する。 【構成】(1) 半導体装置パッケージに用いられるリード
ピン11であって、その側面に複数の溝４が設けられ、そ
れらの溝に設けられた電極６を有することを特徴とする
リードピン。 (2) それぞれのリードピンの側面に複数の溝を形成し、
これらの溝に導電性材料を圧着することを特徴とするリ
ードピンの製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、電気または電子製品等
に用いられる半導体装置パッケージに使用されるリード
ピンおよびその製造方法に関するものである。
に用いられる半導体装置パッケージに使用されるリード
ピンおよびその製造方法に関するものである。
【０００２】
【従来の技術】従来から電子製品の製造分野において、
高い信頼性や高機能が要求される製品に使用される半導
体装置パッケージとして、ＰＧＡ（Pin Grid Array）パ
ッケージが汎く用いられている。
高い信頼性や高機能が要求される製品に使用される半導
体装置パッケージとして、ＰＧＡ（Pin Grid Array）パ
ッケージが汎く用いられている。
【０００３】図４は、ＰＧＡパッケージの構造を説明す
る図であるが、同図に示すように、表面層14、配線層1
5、マウント層16および裏面層17を積層して組み立てら
れたＰＧＡパッケージ12の構造は、パッケージの下側と
なる面に、半導体集積回路が必要とするデーターや信号
を入出力するためのリードピン11が多列に配置される構
造になる。この構造を利用すれば、ＱＦＰ(Quad Flat P
ackage) などリードを側面に一列配置する表面実装パッ
ケージに比べ、パッケージ自体を小型にすることができ
る。そのため、15mm角以上の大サイズで、かつ1000個を
超える多数の電極を有する半導体集積回路をパッケージ
化する場合などに、ＰＧＡパッケージを用いれば半導体
装置を高密度に実装することが可能になる。
る図であるが、同図に示すように、表面層14、配線層1
5、マウント層16および裏面層17を積層して組み立てら
れたＰＧＡパッケージ12の構造は、パッケージの下側と
なる面に、半導体集積回路が必要とするデーターや信号
を入出力するためのリードピン11が多列に配置される構
造になる。この構造を利用すれば、ＱＦＰ(Quad Flat P
ackage) などリードを側面に一列配置する表面実装パッ
ケージに比べ、パッケージ自体を小型にすることができ
る。そのため、15mm角以上の大サイズで、かつ1000個を
超える多数の電極を有する半導体集積回路をパッケージ
化する場合などに、ＰＧＡパッケージを用いれば半導体
装置を高密度に実装することが可能になる。
【０００４】しかしながら、ＰＧＡパッケージの下側に
半導体集積回路を搭載する構造を採用する場合には、必
然的に、上記の多列配置の構造を採用することができな
い。
半導体集積回路を搭載する構造を採用する場合には、必
然的に、上記の多列配置の構造を採用することができな
い。
【０００５】そのため、リードピンは半導体集積回路の
外側面に配置しなければならず、半導体装置を高密度に
実装するという利点が発揮できない。一方、図４に示す
ように、半導体集積回路を上側に搭載する場合には、マ
ウント層の下層にさらに別の配線層を設けて配線層を２
層以上の構造にすれば、パッケージ面の直下にもリード
ピンを配置することが可能となるが、配線層の層数が増
加して各層間のコンタクト不良が発生し易く（特に、セ
ラミック製ＰＧＡパッケージの場合に発生）、ＰＧＡパ
ッケージの製作歩留りを著しく低下させたり、パッケー
ジ自体が高くなるため半導体装置の実装密度を低下させ
るという問題がある。
外側面に配置しなければならず、半導体装置を高密度に
実装するという利点が発揮できない。一方、図４に示す
ように、半導体集積回路を上側に搭載する場合には、マ
ウント層の下層にさらに別の配線層を設けて配線層を２
層以上の構造にすれば、パッケージ面の直下にもリード
ピンを配置することが可能となるが、配線層の層数が増
加して各層間のコンタクト不良が発生し易く（特に、セ
ラミック製ＰＧＡパッケージの場合に発生）、ＰＧＡパ
ッケージの製作歩留りを著しく低下させたり、パッケー
ジ自体が高くなるため半導体装置の実装密度を低下させ
るという問題がある。
【０００６】上記の不具合を回避するため、通常、配線
層は一層で、マウント層を設ける構造としているが、マ
ウントエリア部分には平坦さが要求されるので、配線す
ることが不可能であり、リードピンを半導体集積回路の
直下の面に多列に配置することができず、半導体集積回
路の外側面に配置している。したがって、大サイズで、
多数の電極を有する半導体集積回路をＰＧＡパッケージ
化する場合、マウントエリア部分が大きいのに加え、半
導体集積回路の外側面に配置されリードピンによって相
当の面積を割かれることになり、パッケージ自体が大き
くなって、ＱＦＰなどの実装パッケージに比べ、半導体
集積回路の実装密度が低くなる場合がある。
層は一層で、マウント層を設ける構造としているが、マ
ウントエリア部分には平坦さが要求されるので、配線す
ることが不可能であり、リードピンを半導体集積回路の
直下の面に多列に配置することができず、半導体集積回
路の外側面に配置している。したがって、大サイズで、
多数の電極を有する半導体集積回路をＰＧＡパッケージ
化する場合、マウントエリア部分が大きいのに加え、半
導体集積回路の外側面に配置されリードピンによって相
当の面積を割かれることになり、パッケージ自体が大き
くなって、ＱＦＰなどの実装パッケージに比べ、半導体
集積回路の実装密度が低くなる場合がある。
【０００７】ＰＧＡパッケージにおける実装密度を向上
させる対策として、あくまでも一つのチップをパッケー
ジしている従来の構造に対し、特開平３−198367号公報
に示されているように、バンプ配置の同じ２種のバンプ
付ＩＣチップのパターン面を対面させ、両チップのバン
プパッドの間にリード線を挟み込み、サンドイッチ状態
でリード線のボンディングを行って両チップをパッケー
ジに封止することによって、ＰＧＡパッケージ１個に対
し半導体集積回路を２個搭載する構造の半導体集積回路
装置の提案がある。
させる対策として、あくまでも一つのチップをパッケー
ジしている従来の構造に対し、特開平３−198367号公報
に示されているように、バンプ配置の同じ２種のバンプ
付ＩＣチップのパターン面を対面させ、両チップのバン
プパッドの間にリード線を挟み込み、サンドイッチ状態
でリード線のボンディングを行って両チップをパッケー
ジに封止することによって、ＰＧＡパッケージ１個に対
し半導体集積回路を２個搭載する構造の半導体集積回路
装置の提案がある。
【０００８】しかしながら、この提案の装置では、ＩＣ
チップの電極数が多くなると、それに比例してＰＧＡパ
ッケージの電極、リードピンも多数になるためＰＧＡパ
ッケージ自体が大型になる。したがって、電極数が極端
に多いＩＣの場合には、実装密度が逆に低下するという
問題がある。
チップの電極数が多くなると、それに比例してＰＧＡパ
ッケージの電極、リードピンも多数になるためＰＧＡパ
ッケージ自体が大型になる。したがって、電極数が極端
に多いＩＣの場合には、実装密度が逆に低下するという
問題がある。
【０００９】
【発明が解決しようとする課題】汎用されているＰＧＡ
パッケージのリードピンは、半導体集積回路の下面に多
列に配置することができず、その外側面に配置されるの
で、リードピンの配列に多くのスペースを割かれ、必要
以上にパッケージが大きくなるという問題があった。
パッケージのリードピンは、半導体集積回路の下面に多
列に配置することができず、その外側面に配置されるの
で、リードピンの配列に多くのスペースを割かれ、必要
以上にパッケージが大きくなるという問題があった。
【００１０】本発明は、このような従来技術の問題点を
克服して、ＰＧＡパッケージを小型にし、半導体集積回
路の実装密度を向上させるのに有効なリードピンおよび
その製造方法を確立することを課題としてなされたもの
である。
克服して、ＰＧＡパッケージを小型にし、半導体集積回
路の実装密度を向上させるのに有効なリードピンおよび
その製造方法を確立することを課題としてなされたもの
である。
【００１１】
【課題を解決するための手段】本発明は、図１および図
２に示すように、下記(1) のリードピンおよび(2) のリ
ードピンの製造方法を要旨としている。
２に示すように、下記(1) のリードピンおよび(2) のリ
ードピンの製造方法を要旨としている。
【００１２】(1) 表面層と配線層とマウント層と裏面層
とを積層した半導体装置パッケージに用いられるリード
ピン11であって、その側面に複数の溝４が設けられ、そ
れらの溝に設けられた電極６を有することを特徴とする
リードピン（図１参照）。
とを積層した半導体装置パッケージに用いられるリード
ピン11であって、その側面に複数の溝４が設けられ、そ
れらの溝に設けられた電極６を有することを特徴とする
リードピン（図１参照）。
【００１３】(2) 表面層と配線層とマウント層と裏面層
とを積層した半導体装置パッケージに用いられるリード
ピン11の製造方法であって、それぞれのリードピン11の
側面に複数の溝４を形成し、これらの溝４に導電性材料
を圧着することを特徴とするリードピンの製造方法（図
２参照）。
とを積層した半導体装置パッケージに用いられるリード
ピン11の製造方法であって、それぞれのリードピン11の
側面に複数の溝４を形成し、これらの溝４に導電性材料
を圧着することを特徴とするリードピンの製造方法（図
２参照）。
【００１４】
【作用】本発明のリードピンでは、ＰＧＡパッケージに
用いられる際にリードピン一本に対し、複数の電極が配
線される構造となっている。このような構造にすること
によって、ＰＧＡパッケージ一個当たりに使用されるリ
ードピンの本数を減少させることができ、リードピンの
配列、配置に割かれるスペースを小さくして、汎用され
ているＰＧＡパッケージに比べ小型にすることができ
る。小型になったＰＧＡパッケージを利用することによ
って、半導体集積回路の実装密度を向上させることが可
能になる。
用いられる際にリードピン一本に対し、複数の電極が配
線される構造となっている。このような構造にすること
によって、ＰＧＡパッケージ一個当たりに使用されるリ
ードピンの本数を減少させることができ、リードピンの
配列、配置に割かれるスペースを小さくして、汎用され
ているＰＧＡパッケージに比べ小型にすることができ
る。小型になったＰＧＡパッケージを利用することによ
って、半導体集積回路の実装密度を向上させることが可
能になる。
【００１５】図１は、本発明のリードピンを示す図であ
り、図１（ａ）はその全体斜視図を、図１（ｂ）は
（ａ）図中のＡ−Ａ矢視における水平断面図を示してい
る。同図から明らかなように、このリードピン11は、相
対する側面に溝４を設けたピン材５と、後述するよう
に、その溝４に導電性材料（例えば、Au線）からなる電
極を圧着させた構造となっている。
り、図１（ａ）はその全体斜視図を、図１（ｂ）は
（ａ）図中のＡ−Ａ矢視における水平断面図を示してい
る。同図から明らかなように、このリードピン11は、相
対する側面に溝４を設けたピン材５と、後述するよう
に、その溝４に導電性材料（例えば、Au線）からなる電
極を圧着させた構造となっている。
【００１６】本発明のリードピンを使用して半導体装置
パッケージを組み立てる場合、例えばリードピン (寸
法： 200μｍ角、長さ３mm程度) とパッケージ本体（図
４における裏面層17）との接続は、パッケージ上のリー
ドピンの配置位置に設けた電極端子穴 (寸法： 210±５
μｍ角、深さ約 500μｍ) にリードピンを差し込んで、
パッケージ本体に設けた電極端子材とリードピン側に設
けた電極とをハンダ (Pb／Sn＝95／５合金、融点約 330
℃) で接合する方式によって行われる。
パッケージを組み立てる場合、例えばリードピン (寸
法： 200μｍ角、長さ３mm程度) とパッケージ本体（図
４における裏面層17）との接続は、パッケージ上のリー
ドピンの配置位置に設けた電極端子穴 (寸法： 210±５
μｍ角、深さ約 500μｍ) にリードピンを差し込んで、
パッケージ本体に設けた電極端子材とリードピン側に設
けた電極とをハンダ (Pb／Sn＝95／５合金、融点約 330
℃) で接合する方式によって行われる。
【００１７】図１（ｂ）には、電極の表面に凸部９を設
けた断面図を示すが、この凸部９は、リードピンをパッ
ケージ本体に差し込んだ時の接合力を高めるのに望まし
いものであり、本発明において必須のものではない。
けた断面図を示すが、この凸部９は、リードピンをパッ
ケージ本体に差し込んだ時の接合力を高めるのに望まし
いものであり、本発明において必須のものではない。
【００１８】組み立てが接合方式によっているため、リ
ードピンとパッケージ本体との接合力は、パッケージ本
体の電極端子材 (例えば、Mo−Mn材等) とリードピン側
の電極部とに使用される材料の材質に影響されるので、
リードピン、その電極と電極端子材に用いられる材料の
選定が重要になる。
ードピンとパッケージ本体との接合力は、パッケージ本
体の電極端子材 (例えば、Mo−Mn材等) とリードピン側
の電極部とに使用される材料の材質に影響されるので、
リードピン、その電極と電極端子材に用いられる材料の
選定が重要になる。
【００１９】リードピンの材料としては、エポキシ樹脂
が適している。エポキシ樹脂は、従来からＬＳＩの封止
材に使用されているように、耐熱性 (約 300℃程度、少
なくとも 180℃以上) や絶縁性に優れているとともに、
モールド法によって形成することができて、加工性も良
好であるからである。一方、エポキシ樹脂の強度は、通
常のリードピン材に比べ、低い値となる (例えば、材質
42Ni−Feのリードピン材の強度60kgf/mm2 に対し、エポ
キシ樹脂の強度は34kgf/mm2 となる）。しかし、本発明
のリードピン構造では、リードピンの側面に金属製の電
極が圧着されるので、強度として問題を生ずることがな
く、エポキシ樹脂を用いることによって、リードピン材
として柔軟性を期待することができる。
が適している。エポキシ樹脂は、従来からＬＳＩの封止
材に使用されているように、耐熱性 (約 300℃程度、少
なくとも 180℃以上) や絶縁性に優れているとともに、
モールド法によって形成することができて、加工性も良
好であるからである。一方、エポキシ樹脂の強度は、通
常のリードピン材に比べ、低い値となる (例えば、材質
42Ni−Feのリードピン材の強度60kgf/mm2 に対し、エポ
キシ樹脂の強度は34kgf/mm2 となる）。しかし、本発明
のリードピン構造では、リードピンの側面に金属製の電
極が圧着されるので、強度として問題を生ずることがな
く、エポキシ樹脂を用いることによって、リードピン材
として柔軟性を期待することができる。
【００２０】電極の材料としては、導電性が良好なもの
を使用すれば良い。しかし、電極はリードピンの側面に
圧着されるのであるから、圧着後の剥離が起こり難い材
料を選択する必要がある。この点を考慮すれば、Auまた
はCuが適しており、特にAuが望ましい。
を使用すれば良い。しかし、電極はリードピンの側面に
圧着されるのであるから、圧着後の剥離が起こり難い材
料を選択する必要がある。この点を考慮すれば、Auまた
はCuが適しており、特にAuが望ましい。
【００２１】Au電極をリードピンの側面に設ける方法と
して、スパッタ法や蒸着法によるAu薄膜を形成する方法
もあるが、薄膜では剥離が懸念される。そこで、本発明
においては、Au線（例えば、直径60μｍ程度）等をリー
ドピンの側面に圧着する方法を採ることとした。圧着方
法の採用を前提とすると、Auは実際の圧着材としても多
用されており、柔軟性に富んでいるので圧着加工が容易
である。さらにAuはハンダ濡れ性が優れているので、リ
ードピンをパッケージ本体に接合する場合に、リードピ
ンの電極とパッケージ本体の電極端子材との間の電気的
接続での信頼性が高くなるとともに、機械的な接合強度
も十分に確保することができる。
して、スパッタ法や蒸着法によるAu薄膜を形成する方法
もあるが、薄膜では剥離が懸念される。そこで、本発明
においては、Au線（例えば、直径60μｍ程度）等をリー
ドピンの側面に圧着する方法を採ることとした。圧着方
法の採用を前提とすると、Auは実際の圧着材としても多
用されており、柔軟性に富んでいるので圧着加工が容易
である。さらにAuはハンダ濡れ性が優れているので、リ
ードピンをパッケージ本体に接合する場合に、リードピ
ンの電極とパッケージ本体の電極端子材との間の電気的
接続での信頼性が高くなるとともに、機械的な接合強度
も十分に確保することができる。
【００２２】リードピンの形状は、基本的に多角柱状の
ものが用いられるが、製造上の理由から四角柱 (例え
ば、 200μｍ角で長さが３mm程度のもの) とするのが望
ましい。後述の具体的な製造方法で説明するように、リ
ードピンをパッケージ本体にハンダ接合するときに、接
合方向を間違えず、電気的短絡または開放等の発生を防
止できて、電極接合用の溝加工が容易になるからであ
る。しかし、本発明の実施に当たって、リードピンの形
状は、ハンダ接合が確実に行われる限りにおいて円柱で
あっても支障は生じない。
ものが用いられるが、製造上の理由から四角柱 (例え
ば、 200μｍ角で長さが３mm程度のもの) とするのが望
ましい。後述の具体的な製造方法で説明するように、リ
ードピンをパッケージ本体にハンダ接合するときに、接
合方向を間違えず、電気的短絡または開放等の発生を防
止できて、電極接合用の溝加工が容易になるからであ
る。しかし、本発明の実施に当たって、リードピンの形
状は、ハンダ接合が確実に行われる限りにおいて円柱で
あっても支障は生じない。
【００２３】本発明の特徴である、リードピン一本に対
して圧着して配線される電極の数は、２〜４個とするの
が望ましい。汎用されているＰＧＡパッケージの配線層
(図４における配線層15) においては、使用される配線
の線幅は約 150μｍであって、リードピンのピッチ間隔
は約1000μｍであるから、ピッチ間に配線を６本通すの
が限度となり、リードピン一本に対し電極５個以上を配
線するのは不可能となる。また、前述の通り、リードピ
ンの形状は四角柱が望ましいが、この場合に加工される
電極接合用の溝は各側面に設けて４個が限界となり、そ
れ以上設けるとしてもリードピン自体の強度が問題とな
る。さらに本発明のリードピンを使用する場合であって
も、汎用されるＰＧＡパッケージとの整合を考慮して、
リードピンの直径やピッチは標準規格に準拠させる必要
があり、そのためにも上記のような制約から、電極の数
はリードピン一本に付き２個以上で４個以下とするのが
望ましい。ただし、ＰＧＡパッケージの設計にあたっ
て、リードピンの寸法を大きくして (例えば、断面寸法
200μｍ角以上）、五角柱以上の多角柱の形状を採用
し、さらにリードピンのピッチを広げても (例えば、12
00μｍ以上) 支障を生じないのであれば、リードピン一
本当たりに配線する電極を５個以上にすることができ
る。
して圧着して配線される電極の数は、２〜４個とするの
が望ましい。汎用されているＰＧＡパッケージの配線層
(図４における配線層15) においては、使用される配線
の線幅は約 150μｍであって、リードピンのピッチ間隔
は約1000μｍであるから、ピッチ間に配線を６本通すの
が限度となり、リードピン一本に対し電極５個以上を配
線するのは不可能となる。また、前述の通り、リードピ
ンの形状は四角柱が望ましいが、この場合に加工される
電極接合用の溝は各側面に設けて４個が限界となり、そ
れ以上設けるとしてもリードピン自体の強度が問題とな
る。さらに本発明のリードピンを使用する場合であって
も、汎用されるＰＧＡパッケージとの整合を考慮して、
リードピンの直径やピッチは標準規格に準拠させる必要
があり、そのためにも上記のような制約から、電極の数
はリードピン一本に付き２個以上で４個以下とするのが
望ましい。ただし、ＰＧＡパッケージの設計にあたっ
て、リードピンの寸法を大きくして (例えば、断面寸法
200μｍ角以上）、五角柱以上の多角柱の形状を採用
し、さらにリードピンのピッチを広げても (例えば、12
00μｍ以上) 支障を生じないのであれば、リードピン一
本当たりに配線する電極を５個以上にすることができ
る。
【００２４】以上のように、本発明のリードピンでは、
ピン一本が複数の電極を有するため、リードピンを配置
するためのスペースを縮小できるので、このリードピン
を使用することによって、パッケージ自体の小型化が図
れ、その実装密度を向上することができる。
ピン一本が複数の電極を有するため、リードピンを配置
するためのスペースを縮小できるので、このリードピン
を使用することによって、パッケージ自体の小型化が図
れ、その実装密度を向上することができる。
【００２５】次に、本発明のリードピンおよびその製造
方法を図面に基づいて、具体的に説明する。
方法を図面に基づいて、具体的に説明する。
【００２６】図２は、本発明のリードピンの製造方法一
実施例を説明する図である。実施例で製造されるリード
ピンは、図１に示すように、四角柱の形状のもので、そ
の側面に２個の電極が圧着されている。
実施例を説明する図である。実施例で製造されるリード
ピンは、図１に示すように、四角柱の形状のもので、そ
の側面に２個の電極が圧着されている。
【００２７】図２（ａ）は、リードピンの母材として用
いられるモールド法で成形されたエポキシ樹脂製の四角
柱１を示しており、その寸法は 200μｍ角で長さ４cmで
ある。同（ｂ）、（ｃ）は、エポキシ樹脂製の四角柱１
からピン材５を加工する方法を示している。四角柱１を
固定治具２で固定したのち、ダイシングソー３で四角柱
１の一側面とその対面に溝４ (寸法：溝幅 100μｍ×溝
深さ30μｍ程度) を切削加工して、ピン材５を成形す
る。加工された溝４は、リードピンと電極との接合強度
を確保するための圧着接合用の溝として利用される。
いられるモールド法で成形されたエポキシ樹脂製の四角
柱１を示しており、その寸法は 200μｍ角で長さ４cmで
ある。同（ｂ）、（ｃ）は、エポキシ樹脂製の四角柱１
からピン材５を加工する方法を示している。四角柱１を
固定治具２で固定したのち、ダイシングソー３で四角柱
１の一側面とその対面に溝４ (寸法：溝幅 100μｍ×溝
深さ30μｍ程度) を切削加工して、ピン材５を成形す
る。加工された溝４は、リードピンと電極との接合強度
を確保するための圧着接合用の溝として利用される。
【００２８】次に、同（ｄ）、（ｅ）では、ピン材と電
極材との圧着方法を示している。電極として直径60μｍ
のAu線６を使用し、圧着の予備処理でAu線６を二つ折り
にして、ピン材５の片端から溝４に装着する。その後、
凹部７を有するローラー８でAu線６をピン材５に圧着さ
せるが、その際にAu電極の表面に凸部９が設けられる。
この凸部９によって、前述の効果が発揮される。さら
に、凸部９を形成した後、ヤスリローラー10でAu線６が
ピン材５の溝のエッジからはみ出さないように余分なAu
を削り落とし、成形して、図１（ｂ）の水平断面図に示
すような形状に仕上げ加工する。
極材との圧着方法を示している。電極として直径60μｍ
のAu線６を使用し、圧着の予備処理でAu線６を二つ折り
にして、ピン材５の片端から溝４に装着する。その後、
凹部７を有するローラー８でAu線６をピン材５に圧着さ
せるが、その際にAu電極の表面に凸部９が設けられる。
この凸部９によって、前述の効果が発揮される。さら
に、凸部９を形成した後、ヤスリローラー10でAu線６が
ピン材５の溝のエッジからはみ出さないように余分なAu
を削り落とし、成形して、図１（ｂ）の水平断面図に示
すような形状に仕上げ加工する。
【００２９】同（ｆ）で、ピン材５を所定の長さに切断
したのち、ピン材５の一端をリードピンの先端にするた
め、図示しないがピン材５の片端を角錐型に加工する。
さらに、圧着したままではピン材と電極との両端部で電
気的な短絡が発生する恐れがあるため、電極の溶解液
（例えば、王水）でピン材５に圧着された両端のAu線６
を溶解、除去して、図１に示す本発明のリードピン11を
作製する。
したのち、ピン材５の一端をリードピンの先端にするた
め、図示しないがピン材５の片端を角錐型に加工する。
さらに、圧着したままではピン材と電極との両端部で電
気的な短絡が発生する恐れがあるため、電極の溶解液
（例えば、王水）でピン材５に圧着された両端のAu線６
を溶解、除去して、図１に示す本発明のリードピン11を
作製する。
【００３０】図３は、本発明のリードピンを使用して半
導体装置パッケージを製造する場合のリードピンの接合
方法を説明する図であり、図３（ａ）および（ｂ）は接
合状態を、さらに参考として、図３（ｃ）はＰＧＡパッ
ケージにおけるリードピンの接合箇所を示している。す
なわち、セラミックパッケージ12の裏面層17に設けられ
た材質Mo−Mnの電極端子材13にリードピン11が差し込ま
れてのち、ハンダ (Pb／Sn＝95／５合金) にて接合さ
れ、配線18とも結線される。
導体装置パッケージを製造する場合のリードピンの接合
方法を説明する図であり、図３（ａ）および（ｂ）は接
合状態を、さらに参考として、図３（ｃ）はＰＧＡパッ
ケージにおけるリードピンの接合箇所を示している。す
なわち、セラミックパッケージ12の裏面層17に設けられ
た材質Mo−Mnの電極端子材13にリードピン11が差し込ま
れてのち、ハンダ (Pb／Sn＝95／５合金) にて接合さ
れ、配線18とも結線される。
【００３１】従来のＰＧＡパッケージでは、 528本のリ
ードピンが必要となり、その配列面積の合計が48mm角
（23.04cm2）となっていたが、本発明のリードピンを使
用することにより、 248本のリードピンで配列面積の合
計が42mm角（17.64cm2）となった。実装面積を比較する
と、本発明のリードピンの使用によって約75％に削減で
きて、実装密度を大幅に向上できることが分かる。
ードピンが必要となり、その配列面積の合計が48mm角
（23.04cm2）となっていたが、本発明のリードピンを使
用することにより、 248本のリードピンで配列面積の合
計が42mm角（17.64cm2）となった。実装面積を比較する
と、本発明のリードピンの使用によって約75％に削減で
きて、実装密度を大幅に向上できることが分かる。
【００３２】
【発明の効果】本発明によれば、リードピンの配置面積
を縮小できるため、従来より小型の半導体装置パッケー
ジが作製でき、半導体集積回路の実装密度を向上させる
ことができる。
を縮小できるため、従来より小型の半導体装置パッケー
ジが作製でき、半導体集積回路の実装密度を向上させる
ことができる。
【図１】本発明のリードピンを示す図であり、図１
（ａ）はその全体斜視図を、図１（ｂ）は（ａ）図中の
Ａ−Ａ矢視における水平断面図を示している。
（ａ）はその全体斜視図を、図１（ｂ）は（ａ）図中の
Ａ−Ａ矢視における水平断面図を示している。
【図２】本発明のリードピンの製造方法の一実施例を説
明する図である。
明する図である。
【図３】本発明のリードピンを使用して半導体装置パッ
ケージを製造する場合のリードピンの接合方法を説明す
る図である。
ケージを製造する場合のリードピンの接合方法を説明す
る図である。
【図４】ＰＧＡパッケージの構造を説明する図である。
１…四角柱、 ２…固定治具、 ３…ダイシングソー、
４…溝 ５…ピン材、 ６…電極（Au線）、 ７…凹部、 ８…
ローラー ９…凸部、 10…ヤスリローラー、 11…リードピン 12…ＰＧＡパッケージ（セラミックパッケージ）、 13
…電極端子材 14…表面層、 15…配線層、 16…マウント層、 17…
裏面層 18…配線
４…溝 ５…ピン材、 ６…電極（Au線）、 ７…凹部、 ８…
ローラー ９…凸部、 10…ヤスリローラー、 11…リードピン 12…ＰＧＡパッケージ（セラミックパッケージ）、 13
…電極端子材 14…表面層、 15…配線層、 16…マウント層、 17…
裏面層 18…配線
Claims (2)
- 【請求項１】表面層と配線層とマウント層と裏面層とを
積層した半導体装置パッケージに用いられるリードピン
であって、その側面に複数の溝が設けられ、それらの溝
に設けられた電極を有することを特徴とするリードピ
ン。 - 【請求項２】表面層と配線層とマウント層と裏面層とを
積層した半導体装置パッケージに用いられるリードピン
の製造方法であって、それぞれのリードピンの側面に複
数の溝を形成し、これらの溝に導電性材料を圧着するこ
とを特徴とするリードピンの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180995A JP2842234B2 (ja) | 1994-08-02 | 1994-08-02 | リードピンの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180995A JP2842234B2 (ja) | 1994-08-02 | 1994-08-02 | リードピンの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846122A true JPH0846122A (ja) | 1996-02-16 |
| JP2842234B2 JP2842234B2 (ja) | 1998-12-24 |
Family
ID=16092899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6180995A Expired - Lifetime JP2842234B2 (ja) | 1994-08-02 | 1994-08-02 | リードピンの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842234B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030004644A (ko) * | 2001-07-06 | 2003-01-15 | 홍성결 | 피지에이 패키지용 압착 리드핀 |
-
1994
- 1994-08-02 JP JP6180995A patent/JP2842234B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030004644A (ko) * | 2001-07-06 | 2003-01-15 | 홍성결 | 피지에이 패키지용 압착 리드핀 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2842234B2 (ja) | 1998-12-24 |
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