JPH0844443A - 定電圧電源回路 - Google Patents
定電圧電源回路Info
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- JPH0844443A JPH0844443A JP17649794A JP17649794A JPH0844443A JP H0844443 A JPH0844443 A JP H0844443A JP 17649794 A JP17649794 A JP 17649794A JP 17649794 A JP17649794 A JP 17649794A JP H0844443 A JPH0844443 A JP H0844443A
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Abstract
(57)【要約】
【目的】半導体基板上の占有面積が従来よりも小さく、
しかもサージ保護機能が確実な、サージ保護回路付き定
電圧電源回路を提供することにある。 【構成】定電圧電源回路のドライバトランジスタをｎｐ
ｎ形バイポーラトランジスタとし、其のベースとエミッ
タの間を短絡または開放する第１スイッチング素子と、
ベースとベース電流供給回路との間を短絡または開放す
る第２スイッチング素子とを設け、更に、通常動作時に
は上記第１スイッチング素子を開放、第２スイッチング
素子を短絡する信号を出力し、電源入力端子に過電圧が
印加された場合には上記第１スイッチング素子を短絡、
第２スイッチング素子を開放する信号を出力する過電圧
検知回路を設けた。
しかもサージ保護機能が確実な、サージ保護回路付き定
電圧電源回路を提供することにある。 【構成】定電圧電源回路のドライバトランジスタをｎｐ
ｎ形バイポーラトランジスタとし、其のベースとエミッ
タの間を短絡または開放する第１スイッチング素子と、
ベースとベース電流供給回路との間を短絡または開放す
る第２スイッチング素子とを設け、更に、通常動作時に
は上記第１スイッチング素子を開放、第２スイッチング
素子を短絡する信号を出力し、電源入力端子に過電圧が
印加された場合には上記第１スイッチング素子を短絡、
第２スイッチング素子を開放する信号を出力する過電圧
検知回路を設けた。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板上に構成され
た、基板占有面積が比較的小さくて済むようにした、サ
ージ保護回路付き定電圧電源回路に関する。
た、基板占有面積が比較的小さくて済むようにした、サ
ージ保護回路付き定電圧電源回路に関する。
【０００２】
【従来の技術】図２１は半導体基板上に構成された従来
の定電圧電源回路の一例を説明するための図である。電
源回路は、オペアンプ４ａ、抵抗５ａ〜７ａ、基準電圧
源８ａ、ドライバｎｐｎトランジスタ９ａ及びｎｐｎト
ランジスタ１０ａにより構成され、本従来例では電源回
路の負荷として内部回路ブロック３ａが接続されてい
る。ここでドライバトランジスタにｎｐｎ形を用いてい
るが、それには下記の理由がある。電源回路を半導体基
板上に形成する場合、そのチップ占有面積が小さい方が
原価低減のために望ましい。一般的な製造工程を用いて
ドライバのトランジスタを形成する場合、ｎｐｎ形は縦
形構造となり、ｐｎｐ形は横形構造となる。従って許容
電流当りの面積はｎｐｎ形の方が小さく、チップ占有面
積という点ではｎｐｎ形を使用した方が良い、また、ｎ
ｐｎ形ドライバトランジスタ９ａのベース電流はオペア
ンプ４ａの出力に応じて制御され、抵抗７ａとｎｐｎ形
トランジスタ１０ａにより供給される。なお、１ａはＩ
Ｃ、２ａはバッテリである。
の定電圧電源回路の一例を説明するための図である。電
源回路は、オペアンプ４ａ、抵抗５ａ〜７ａ、基準電圧
源８ａ、ドライバｎｐｎトランジスタ９ａ及びｎｐｎト
ランジスタ１０ａにより構成され、本従来例では電源回
路の負荷として内部回路ブロック３ａが接続されてい
る。ここでドライバトランジスタにｎｐｎ形を用いてい
るが、それには下記の理由がある。電源回路を半導体基
板上に形成する場合、そのチップ占有面積が小さい方が
原価低減のために望ましい。一般的な製造工程を用いて
ドライバのトランジスタを形成する場合、ｎｐｎ形は縦
形構造となり、ｐｎｐ形は横形構造となる。従って許容
電流当りの面積はｎｐｎ形の方が小さく、チップ占有面
積という点ではｎｐｎ形を使用した方が良い、また、ｎ
ｐｎ形ドライバトランジスタ９ａのベース電流はオペア
ンプ４ａの出力に応じて制御され、抵抗７ａとｎｐｎ形
トランジスタ１０ａにより供給される。なお、１ａはＩ
Ｃ、２ａはバッテリである。
【０００３】この従来の定電圧電源回路の電源入力端子
の電圧をＶB、出力電圧ＶCCとし、抵抗６ａの値をＲ1、
抵抗５ａの値をＲ2とし、基準電圧源８ａの出力電圧を
Ｖre fとする。通常、基準電圧源としてはバンドギャッ
プレファレンス回路が用いられ、その出力電圧は≒１．
２Ｖ程度である。この図２１の回路は、図より明らかな
ようにオペアンプ４ａを中心にしたフィードバックルー
プを形成している。オペアンプ４ａの＋側入力にはＶ
refが入力され、−側入力には出力電圧ＶCCが抵抗分圧
された電圧ＶCCＲ2／（Ｒ1＋Ｒ2）が入力される。オペ
アンプの基本動作によりこれら入力が等しくなるよう
に、オペアンプ出力、トランジスタ９ａ、トランジスタ
１０ａのバイアスが決定される。出力電圧ＶCCは下記式
（１）のようになる。 ＶCC＝Ｖref×（１＋Ｒ1／Ｒ2） …（１） つまりＶrefとＲ1、Ｒ2の値によってＶCCは決定される
ため、内部回路３ａの消費電流値の変動が電源回路の各
素子の通常動作の許容値内であれば、この回路は定電圧
電源回路として動作する。しかし、上記回路では、電源
入力端子ＶBにサージ電圧が入力された場合、たとえオ
ペアンプ４ａの出力がベース電流供給用のトランジスタ
１０ａを遮断状態にするにしても、抵抗７ａを介して入
力電圧の一部がドライバトランジスタ９ａに印加されて
トランジスタ９ａをオンさせて入力サージ電圧が直接オ
ペアンプ４ａや内部回路ブロック３ａに印加され、ま
た、入力サージ電圧がドライバトランジスタ９ａのエミ
ッタ−コレクタ間の耐圧を超えているとアバランシェブ
レークダウンを起こさせる。このサージ電圧が長時間に
わたって入力されるとドライバトランジスタ９ａおよび
内部回路ブロック３ａの破壊が起きる。よって通常は、
サージ保護回路が付加される。
の電圧をＶB、出力電圧ＶCCとし、抵抗６ａの値をＲ1、
抵抗５ａの値をＲ2とし、基準電圧源８ａの出力電圧を
Ｖre fとする。通常、基準電圧源としてはバンドギャッ
プレファレンス回路が用いられ、その出力電圧は≒１．
２Ｖ程度である。この図２１の回路は、図より明らかな
ようにオペアンプ４ａを中心にしたフィードバックルー
プを形成している。オペアンプ４ａの＋側入力にはＶ
refが入力され、−側入力には出力電圧ＶCCが抵抗分圧
された電圧ＶCCＲ2／（Ｒ1＋Ｒ2）が入力される。オペ
アンプの基本動作によりこれら入力が等しくなるよう
に、オペアンプ出力、トランジスタ９ａ、トランジスタ
１０ａのバイアスが決定される。出力電圧ＶCCは下記式
（１）のようになる。 ＶCC＝Ｖref×（１＋Ｒ1／Ｒ2） …（１） つまりＶrefとＲ1、Ｒ2の値によってＶCCは決定される
ため、内部回路３ａの消費電流値の変動が電源回路の各
素子の通常動作の許容値内であれば、この回路は定電圧
電源回路として動作する。しかし、上記回路では、電源
入力端子ＶBにサージ電圧が入力された場合、たとえオ
ペアンプ４ａの出力がベース電流供給用のトランジスタ
１０ａを遮断状態にするにしても、抵抗７ａを介して入
力電圧の一部がドライバトランジスタ９ａに印加されて
トランジスタ９ａをオンさせて入力サージ電圧が直接オ
ペアンプ４ａや内部回路ブロック３ａに印加され、ま
た、入力サージ電圧がドライバトランジスタ９ａのエミ
ッタ−コレクタ間の耐圧を超えているとアバランシェブ
レークダウンを起こさせる。このサージ電圧が長時間に
わたって入力されるとドライバトランジスタ９ａおよび
内部回路ブロック３ａの破壊が起きる。よって通常は、
サージ保護回路が付加される。
【０００４】サージ保護回路付き定電圧電源回路の従来
例としては例えば特開平５−１７５４２７号公報に記載
された図２２に示すものが挙げられる。この図２２に示
す回路で、通常動作時に、電圧コンパレータ６の出力”
Ｈ”が出力されているものとすると、ｐｎｐ形のスイッ
チングトランジスタ９はオフ状態である。このとき電流
源１０から電流が供給されて、ｐｎｐトランジスタ１１
とｐｎｐトランジスタ１２、１３、１４のカレントミラ
ー回路により、回路ブロックａ、ｂ、ｃに電流が供給さ
れる。異常時は、例えば、サージ電圧が電源入力端子２
から入力されたとすると、その電圧は抵抗４、５により
分圧され、電圧コンパレータ６に入力され、基準電圧源
７の電圧と比較され、コンパレータ６は”Ｌ”を出力す
る。これによりスイッチングトランジスタ９がオンし、
ｐｎｐトランジスタ１１、１２、１３、１４のベース、
エミッタ間が短絡される。一般的にベース、エミッタ間
を短絡するとエミッタ、コレクタ間の耐圧が向上する。
従って、トランジスタ１１、１２、１３、１４に印加さ
れるサージ電圧がこの耐圧以内であれば、回路ブロック
ａ、ｂ、ｃにサージ電圧が印加されることを防止でき
る。この第２の従来例では、ドライバトランジスタにｐ
ｎｐ形が使用されているが、電源回路のチップ占有面積
の減少という点ではｎｐｎ形を用いた方が良い。この従
来例と同様なサージ保護回路付き定電圧電源回路で、ド
ライバトランジスタにｎｐｎ形を用いた第３の従来例を
図２３に示す。
例としては例えば特開平５−１７５４２７号公報に記載
された図２２に示すものが挙げられる。この図２２に示
す回路で、通常動作時に、電圧コンパレータ６の出力”
Ｈ”が出力されているものとすると、ｐｎｐ形のスイッ
チングトランジスタ９はオフ状態である。このとき電流
源１０から電流が供給されて、ｐｎｐトランジスタ１１
とｐｎｐトランジスタ１２、１３、１４のカレントミラ
ー回路により、回路ブロックａ、ｂ、ｃに電流が供給さ
れる。異常時は、例えば、サージ電圧が電源入力端子２
から入力されたとすると、その電圧は抵抗４、５により
分圧され、電圧コンパレータ６に入力され、基準電圧源
７の電圧と比較され、コンパレータ６は”Ｌ”を出力す
る。これによりスイッチングトランジスタ９がオンし、
ｐｎｐトランジスタ１１、１２、１３、１４のベース、
エミッタ間が短絡される。一般的にベース、エミッタ間
を短絡するとエミッタ、コレクタ間の耐圧が向上する。
従って、トランジスタ１１、１２、１３、１４に印加さ
れるサージ電圧がこの耐圧以内であれば、回路ブロック
ａ、ｂ、ｃにサージ電圧が印加されることを防止でき
る。この第２の従来例では、ドライバトランジスタにｐ
ｎｐ形が使用されているが、電源回路のチップ占有面積
の減少という点ではｎｐｎ形を用いた方が良い。この従
来例と同様なサージ保護回路付き定電圧電源回路で、ド
ライバトランジスタにｎｐｎ形を用いた第３の従来例を
図２３に示す。
【０００５】次に図２３の従来例について回路構成と動
作を説明する。本回路は、オペアンプ２４と基準電圧電
源３２と抵抗２６、２７、３１と、ドライバｎｐｎトラ
ンジスタ３３と、ベース電流供給用抵抗３０と、レベル
シフト用ｎｐｎトランジスタ３５で構成される電源回路
本体、及び、抵抗２８、２９と、コンパレータ２５とド
ライバｎｐｎトランジスタ３３のエミッタ、ベース間短
絡用のスイッチングトランジスタ３４で構成されるサー
ジ保護回路から成る。また本従来例では負荷として内部
回路ブロック２３が接続されている。ここで通常動作時
には、コンパレータ２５の出力は”Ｌ”となるように抵
抗２８、２９、３１と基準電圧源３２の値が設定されて
いるものとする。通常動作時にはコンパレータ２５の出
力が”Ｌ”なので、スイッチングトランジスタ３４はオ
フとなり、抵抗２６、２７と基準電圧源３２の値に応じ
た出力電圧ＶCCが内部回路ブロック２３に供給される。
異常時は、例えばサージ電圧が電源入力端子ＶBから入
力されたものとすると、その電圧は抵抗２８、２９によ
り分圧され、コンパレータ２５で基準電圧源３２の電圧
値と比較され、コンパレータ２５は”Ｈ”を出力する。
するとスイッチングトランジスタ３４がオンし、ドライ
バｎｐｎトランジスタ３３のベース、エミッタ間が短絡
され、其のコレクタ、エミッタ間の耐圧が向上し、サー
ジ電流が抵抗３０を通り、トランジスタ３５から接地端
子への経路と、スイッチングトランジスタ３４を通って
オペアンプ２４と内部回路ブロック２３への経路に流れ
る。この時、サージ電流値は抵抗３０によって絞ること
ができるので、オペアンプ２４および内部回路ブロック
２３は破壊には至らない。なお、抵抗２８、２９によっ
て構成される経路、抵抗２６、２７によって構成される
経路は、通常抵抗値を高く設計するので、サージ電流は
絞られる。また、このサージ保護動作をする場合は、ド
ライバｎｐｎトランジスタ３３のベースとエミッタを短
絡したことにより高くなるコレクタとエミッタ間の耐圧
より、サージ電圧入力時にドライバｎｐｎトランジスタ
３３のコレクタとエミッタ間に印加される電圧が低い場
合に限られる。
作を説明する。本回路は、オペアンプ２４と基準電圧電
源３２と抵抗２６、２７、３１と、ドライバｎｐｎトラ
ンジスタ３３と、ベース電流供給用抵抗３０と、レベル
シフト用ｎｐｎトランジスタ３５で構成される電源回路
本体、及び、抵抗２８、２９と、コンパレータ２５とド
ライバｎｐｎトランジスタ３３のエミッタ、ベース間短
絡用のスイッチングトランジスタ３４で構成されるサー
ジ保護回路から成る。また本従来例では負荷として内部
回路ブロック２３が接続されている。ここで通常動作時
には、コンパレータ２５の出力は”Ｌ”となるように抵
抗２８、２９、３１と基準電圧源３２の値が設定されて
いるものとする。通常動作時にはコンパレータ２５の出
力が”Ｌ”なので、スイッチングトランジスタ３４はオ
フとなり、抵抗２６、２７と基準電圧源３２の値に応じ
た出力電圧ＶCCが内部回路ブロック２３に供給される。
異常時は、例えばサージ電圧が電源入力端子ＶBから入
力されたものとすると、その電圧は抵抗２８、２９によ
り分圧され、コンパレータ２５で基準電圧源３２の電圧
値と比較され、コンパレータ２５は”Ｈ”を出力する。
するとスイッチングトランジスタ３４がオンし、ドライ
バｎｐｎトランジスタ３３のベース、エミッタ間が短絡
され、其のコレクタ、エミッタ間の耐圧が向上し、サー
ジ電流が抵抗３０を通り、トランジスタ３５から接地端
子への経路と、スイッチングトランジスタ３４を通って
オペアンプ２４と内部回路ブロック２３への経路に流れ
る。この時、サージ電流値は抵抗３０によって絞ること
ができるので、オペアンプ２４および内部回路ブロック
２３は破壊には至らない。なお、抵抗２８、２９によっ
て構成される経路、抵抗２６、２７によって構成される
経路は、通常抵抗値を高く設計するので、サージ電流は
絞られる。また、このサージ保護動作をする場合は、ド
ライバｎｐｎトランジスタ３３のベースとエミッタを短
絡したことにより高くなるコレクタとエミッタ間の耐圧
より、サージ電圧入力時にドライバｎｐｎトランジスタ
３３のコレクタとエミッタ間に印加される電圧が低い場
合に限られる。
【０００６】
【発明が解決しようとする課題】しかし、図２３に示す
ような従来のサージ保護回路では、サージ電流がドライ
バｎｐｎトランジスタのエミッタ、ベース間短絡用のス
イッチングトランジスタを流れてしまい、このエミッ
タ、ベース間短絡用のスイッチングトランジスタのオン
抵抗を低くしないとドライバｎｐｎトランジスタの耐圧
が下がり、サージ保護機能が働かなかった。これを防ぐ
には、このスイッチングトランジスタのサイズを大きく
し、オン抵抗を低くしなければならず、チップ面積の増
大を招くという問題点があった。
ような従来のサージ保護回路では、サージ電流がドライ
バｎｐｎトランジスタのエミッタ、ベース間短絡用のス
イッチングトランジスタを流れてしまい、このエミッ
タ、ベース間短絡用のスイッチングトランジスタのオン
抵抗を低くしないとドライバｎｐｎトランジスタの耐圧
が下がり、サージ保護機能が働かなかった。これを防ぐ
には、このスイッチングトランジスタのサイズを大きく
し、オン抵抗を低くしなければならず、チップ面積の増
大を招くという問題点があった。
【０００７】本発明は上記したような従来の定電圧電源
回路の問題点をなくし、しかも半導体基板チップ上の占
有面積は比較的小さくて済むサージ保護回路つき定電圧
電源回路を提供することを課題とする。
回路の問題点をなくし、しかも半導体基板チップ上の占
有面積は比較的小さくて済むサージ保護回路つき定電圧
電源回路を提供することを課題とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明においては、定電圧電源回路のドライバトラン
ジスタをｎｐｎ形バイポーラトランジスタとし、其のベ
ースとエミッタの間を短絡もしくは開放する第１のスイ
ッチング素子と、ベースとベース電流供給回路との間を
短絡もしくは開放する第２のスイッチング素子とを設
け、さらに、通常動作時には上記第１スイッチング素子
を開放、第２スイッチング素子を短絡する信号を出力
し、電源入力端子に過電圧が印加された場合には上記第
１スイッチング素子を短絡、第２スイッチング素子を開
放する信号を出力する過電圧検知回路を設けて、その一
つの出力信号により、第１、第２スイッチング素子の双
方を上記の如く制御させるか、又は、ドライバトランジ
スタ部を電源ドライバ用の第１のｎｐｎ形バイポーラト
ランジスタと此の第１のｎｐｎ形トランジスタのベース
電流供給用の第２のｎｐｎ形バイポーラトランジスタと
をダーリントン接続して構成し、上記第１と第２のｎｐ
ｎ形バイポーラトランジスタそれぞれのベース、エミッ
タ間を短絡もしくは開放する第１、第２スイッチング素
子と、上記第２のｎｐｎ形バイポーラトランジスタのベ
ースとベース電流供給回路との間を短絡もしくは開放す
る第３スイッチング素子とを設け、さらに、通常動作時
は上記第１、第２スイッチング素子を開放、第３スイッ
チング素子を短絡する信号を出力し、電源入力端子に過
電圧が印加された場合は第１、第２スイッチング素子を
短絡、第３スイッチング素子を開放する信号を出力する
過電圧検知回路を設けて、その一つの出力信号により、
第１、第２および第３スイッチング素子の全てを上記の
如く制御させるようにした。
に本発明においては、定電圧電源回路のドライバトラン
ジスタをｎｐｎ形バイポーラトランジスタとし、其のベ
ースとエミッタの間を短絡もしくは開放する第１のスイ
ッチング素子と、ベースとベース電流供給回路との間を
短絡もしくは開放する第２のスイッチング素子とを設
け、さらに、通常動作時には上記第１スイッチング素子
を開放、第２スイッチング素子を短絡する信号を出力
し、電源入力端子に過電圧が印加された場合には上記第
１スイッチング素子を短絡、第２スイッチング素子を開
放する信号を出力する過電圧検知回路を設けて、その一
つの出力信号により、第１、第２スイッチング素子の双
方を上記の如く制御させるか、又は、ドライバトランジ
スタ部を電源ドライバ用の第１のｎｐｎ形バイポーラト
ランジスタと此の第１のｎｐｎ形トランジスタのベース
電流供給用の第２のｎｐｎ形バイポーラトランジスタと
をダーリントン接続して構成し、上記第１と第２のｎｐ
ｎ形バイポーラトランジスタそれぞれのベース、エミッ
タ間を短絡もしくは開放する第１、第２スイッチング素
子と、上記第２のｎｐｎ形バイポーラトランジスタのベ
ースとベース電流供給回路との間を短絡もしくは開放す
る第３スイッチング素子とを設け、さらに、通常動作時
は上記第１、第２スイッチング素子を開放、第３スイッ
チング素子を短絡する信号を出力し、電源入力端子に過
電圧が印加された場合は第１、第２スイッチング素子を
短絡、第３スイッチング素子を開放する信号を出力する
過電圧検知回路を設けて、その一つの出力信号により、
第１、第２および第３スイッチング素子の全てを上記の
如く制御させるようにした。
【０００９】
【作用】上記のような手段を採れば、ドライバトランジ
スタのベース、エミッタ間を短絡させるスイッチング素
子のサイズを小さくすることができ、また本発明のため
に、ドライバトランジスタへのベース電流供給を遮断す
るスイッチング素子を新たに設けることになるが、回路
全体としては、そうしないでドライバトランジスタのベ
ース、エミッタ間短絡用スイッチング素子の電流容量を
大きくした場合に比較して、サージ保護回路のチップ上
の占有面積を小さくできる。
スタのベース、エミッタ間を短絡させるスイッチング素
子のサイズを小さくすることができ、また本発明のため
に、ドライバトランジスタへのベース電流供給を遮断す
るスイッチング素子を新たに設けることになるが、回路
全体としては、そうしないでドライバトランジスタのベ
ース、エミッタ間短絡用スイッチング素子の電流容量を
大きくした場合に比較して、サージ保護回路のチップ上
の占有面積を小さくできる。
【００１０】
【実施例】図１は本発明の第１実施例図である。第１実
施例の回路は、オペアンプ４４、基準電圧源５０、抵抗
４５、４６、４７、４８、ドライバｎｐｎトランジスタ
５１、ベース電流供給用抵抗４９、及びレベルシフト用
ｎｐｎトランジスタ５３によって主として構成される電
源回路本体と、過電圧検知回路５５、ドライバトランジ
スタのエミッタ、ベース間短絡用のスイッチングトラン
ジスタ５２、及びドライバトランジスタのベース電流供
給を遮断するためのスイッチングトランジスタ５４によ
って構成されるサージ保護回路とから成る。また本実施
例では負荷として内部回路ブロック４３が接続されてい
る。なお、過電圧検知回路５５については、回路構成と
動作について別に後述する。
施例の回路は、オペアンプ４４、基準電圧源５０、抵抗
４５、４６、４７、４８、ドライバｎｐｎトランジスタ
５１、ベース電流供給用抵抗４９、及びレベルシフト用
ｎｐｎトランジスタ５３によって主として構成される電
源回路本体と、過電圧検知回路５５、ドライバトランジ
スタのエミッタ、ベース間短絡用のスイッチングトラン
ジスタ５２、及びドライバトランジスタのベース電流供
給を遮断するためのスイッチングトランジスタ５４によ
って構成されるサージ保護回路とから成る。また本実施
例では負荷として内部回路ブロック４３が接続されてい
る。なお、過電圧検知回路５５については、回路構成と
動作について別に後述する。
【００１１】過電圧検知回路の出力Ａの電圧は下記の式
が成り立つように出力される。 通常動作時： Ｃ−Ｄ＞ＶF54 …（２） Ｆ−ＶCC＜ＶF52…（３） なお、ＶF54：ｐｎｐトランジスタ５４のターンオン電
圧の絶対値 ＶF52：ｎｐｎトランジスタ５２のターンオン電圧の絶
対値 Ｃ、Ｄ、Ｆ：図中のＣ、Ｄ、Ｆ点の電圧 ＶCC：電源回路の出力電圧 異常時（サージ電圧入力時）： Ｃ−Ｄ＜ＶF54 …（４） Ｆ−ＶCC＞ＶF52…（５） 通常動作時は上記のように、スイッチングトランジスタ
５４はオンし、スイッチングトランジスタ５２はオフし
ている。従って抵抗４５、４６と基準電圧源５０の値に
応じた出力電圧ＶCCが内部ブロック回路４３に供給され
る。
が成り立つように出力される。 通常動作時： Ｃ−Ｄ＞ＶF54 …（２） Ｆ−ＶCC＜ＶF52…（３） なお、ＶF54：ｐｎｐトランジスタ５４のターンオン電
圧の絶対値 ＶF52：ｎｐｎトランジスタ５２のターンオン電圧の絶
対値 Ｃ、Ｄ、Ｆ：図中のＣ、Ｄ、Ｆ点の電圧 ＶCC：電源回路の出力電圧 異常時（サージ電圧入力時）： Ｃ−Ｄ＜ＶF54 …（４） Ｆ−ＶCC＞ＶF52…（５） 通常動作時は上記のように、スイッチングトランジスタ
５４はオンし、スイッチングトランジスタ５２はオフし
ている。従って抵抗４５、４６と基準電圧源５０の値に
応じた出力電圧ＶCCが内部ブロック回路４３に供給され
る。
【００１２】異常時は、例えばサージ電圧が電源入力端
子ＶBから入力されたとするとスイッチングトランジス
タ５２はオンし、ドライバトランジスタ５１のベース、
エミッタ間が短絡され、コレクタ、エミッタ間の耐圧が
向上する。またスイッチングトランジスタ５４はオフす
る。サージ電流は抵抗４９からトランジスタ５３へ流れ
るが、サージ電流は抵抗４９によって絞られるのでトラ
ンジスタ５３は破壊には至らない。つまり、電源入力端
子ＶBへのサージ電圧入力時に内部回路ブロック４３へ
のサージ電圧の侵入および各トランジスタの破壊は起き
ない。従来例ではサージ電流がドライバトランジスタの
エミッタ、ベース間を短絡するスイッチングトランジス
タを流れる構造になっており、ドライバトランジスタを
オンさせないためには、オン抵抗の低い大きなサイズの
スイッチングトランジスタが必要であった。本発明実施
例では、ドライバトランジスタ５１へのベース電流の供
給を遮断する構造となっているため、ドライバトランジ
スタ５１のエミッタ、ベース間を短絡させるスイッチン
グトランジスタ５２は、オン抵抗は高くても良いので小
さなサイズで対応できる。また、ベース電流の供給を断
つスイッチングトランジスタ５４のサイズも大きくする
必要はなく、過電圧を検知する回路も、従来例たとえば
図２３に示した従来例のコンパレータ２５、抵抗２８、
２９を用いた回路と同規模で実現できる。よって回路全
体として考えた場合、従来例に比べて小さなチップ面積
でサージ保護回路を実現できる。なお、上記構成で対応
できるのは、サージ電圧入力時にトランジスタ５４、５
１のコレクタ、エミッタ間に印加される電圧が其の耐圧
より低い場合に限られる。
子ＶBから入力されたとするとスイッチングトランジス
タ５２はオンし、ドライバトランジスタ５１のベース、
エミッタ間が短絡され、コレクタ、エミッタ間の耐圧が
向上する。またスイッチングトランジスタ５４はオフす
る。サージ電流は抵抗４９からトランジスタ５３へ流れ
るが、サージ電流は抵抗４９によって絞られるのでトラ
ンジスタ５３は破壊には至らない。つまり、電源入力端
子ＶBへのサージ電圧入力時に内部回路ブロック４３へ
のサージ電圧の侵入および各トランジスタの破壊は起き
ない。従来例ではサージ電流がドライバトランジスタの
エミッタ、ベース間を短絡するスイッチングトランジス
タを流れる構造になっており、ドライバトランジスタを
オンさせないためには、オン抵抗の低い大きなサイズの
スイッチングトランジスタが必要であった。本発明実施
例では、ドライバトランジスタ５１へのベース電流の供
給を遮断する構造となっているため、ドライバトランジ
スタ５１のエミッタ、ベース間を短絡させるスイッチン
グトランジスタ５２は、オン抵抗は高くても良いので小
さなサイズで対応できる。また、ベース電流の供給を断
つスイッチングトランジスタ５４のサイズも大きくする
必要はなく、過電圧を検知する回路も、従来例たとえば
図２３に示した従来例のコンパレータ２５、抵抗２８、
２９を用いた回路と同規模で実現できる。よって回路全
体として考えた場合、従来例に比べて小さなチップ面積
でサージ保護回路を実現できる。なお、上記構成で対応
できるのは、サージ電圧入力時にトランジスタ５４、５
１のコレクタ、エミッタ間に印加される電圧が其の耐圧
より低い場合に限られる。
【００１３】次に過電圧検知回路について説明する。本
回路は基本的に通常動作時はスイッチングトランジスタ
５２をオフ、スイッチングトランジスタ５４をオンす
る”Ｌ”レベルを出力し、サージ電圧入力時にはスイッ
チングトランジスタ５２をオンし、スイッチングトラン
ジスタ５４をオフする”Ｈ”レベルを出力すれば良い。
過電圧検知回路の第１の例を図１７に示す。本回路はＶ
Bを電源とするコンパレータ６１と抵抗６２、６３より
構成される。動作はコンパレータの−側入力端子に入力
される電源回路内の基準電圧源５０の電圧値と、電源端
子ＶBの入力電圧値を抵抗分圧し＋側端子に入力した値
とを比較し、ＶBがあるしきい値を超えた場合に”Ｈ”
レベルを出力する。なお、コンパレータ６１の電源はＶ
Bから供給されるので”Ｈ”レベルはＶBの電圧に応じた
値となる。しきい値は、抵抗６２、６３と基準電圧源５
０の値で設定できる。過電圧検知回路の第２の例を図１
８に示す。この例の回路は抵抗６６、６７、６８とツェ
ナーダイオード６９とｐｎｐバイポーラトランジスタ７
０により構成される。電源入力端子ＶBの電圧が正常の
場合、トランジスタ７０はオフでＡには”Ｌ”レベルが
出力される。電源入力端子ＶBの入力電圧値が上昇し、
ツェナーダイオード６９の両端に印加される電圧がツェ
ナー電圧以上になった場合、抵抗６６、６７とツェナー
ダイオード６９に電流が流れ、ｐｎｐトランジスタ７０
がオンし、”Ｈ”レベルが出力される。なお、”Ｈ”レ
ベルは電源入力端子ＶBの電圧に応じた値でトランジス
タ７０のオン抵抗と抵抗６８によって決まる。過電圧検
知回路の第３の例を図１９に示す。本回路は抵抗７２、
７３により構成される。動作は電源入力端子ＶBの上昇
に応じて抵抗分圧された値が出力される。前記各例のよ
うに出力レベルが急激に変化することはないが、電源回
路内のスイッチングトランジスタのベース抵抗値（図１
の４７、４８）、抵抗７２、７３の値を最適化すれば設
計可能である。更に、図２０に示すような過電圧検知回
路も実現できる。この過電圧検知回路は図１７に示した
第１の過電圧検知回路と同様であるが、通常動作時、異
常動作時のＡ端子出力電圧の極性が逆である。従って、
異常動作時に、ドライバトランジスタのベース、エミッ
タ間短絡用のスイッチング素子とドライバトランジスタ
のベース電流供給遮断用のスイッチング素子として、図
１に示した第１実施例の場合と逆極性の出力によって動
作するトランジスタを使用する場合に適する。
回路は基本的に通常動作時はスイッチングトランジスタ
５２をオフ、スイッチングトランジスタ５４をオンす
る”Ｌ”レベルを出力し、サージ電圧入力時にはスイッ
チングトランジスタ５２をオンし、スイッチングトラン
ジスタ５４をオフする”Ｈ”レベルを出力すれば良い。
過電圧検知回路の第１の例を図１７に示す。本回路はＶ
Bを電源とするコンパレータ６１と抵抗６２、６３より
構成される。動作はコンパレータの−側入力端子に入力
される電源回路内の基準電圧源５０の電圧値と、電源端
子ＶBの入力電圧値を抵抗分圧し＋側端子に入力した値
とを比較し、ＶBがあるしきい値を超えた場合に”Ｈ”
レベルを出力する。なお、コンパレータ６１の電源はＶ
Bから供給されるので”Ｈ”レベルはＶBの電圧に応じた
値となる。しきい値は、抵抗６２、６３と基準電圧源５
０の値で設定できる。過電圧検知回路の第２の例を図１
８に示す。この例の回路は抵抗６６、６７、６８とツェ
ナーダイオード６９とｐｎｐバイポーラトランジスタ７
０により構成される。電源入力端子ＶBの電圧が正常の
場合、トランジスタ７０はオフでＡには”Ｌ”レベルが
出力される。電源入力端子ＶBの入力電圧値が上昇し、
ツェナーダイオード６９の両端に印加される電圧がツェ
ナー電圧以上になった場合、抵抗６６、６７とツェナー
ダイオード６９に電流が流れ、ｐｎｐトランジスタ７０
がオンし、”Ｈ”レベルが出力される。なお、”Ｈ”レ
ベルは電源入力端子ＶBの電圧に応じた値でトランジス
タ７０のオン抵抗と抵抗６８によって決まる。過電圧検
知回路の第３の例を図１９に示す。本回路は抵抗７２、
７３により構成される。動作は電源入力端子ＶBの上昇
に応じて抵抗分圧された値が出力される。前記各例のよ
うに出力レベルが急激に変化することはないが、電源回
路内のスイッチングトランジスタのベース抵抗値（図１
の４７、４８）、抵抗７２、７３の値を最適化すれば設
計可能である。更に、図２０に示すような過電圧検知回
路も実現できる。この過電圧検知回路は図１７に示した
第１の過電圧検知回路と同様であるが、通常動作時、異
常動作時のＡ端子出力電圧の極性が逆である。従って、
異常動作時に、ドライバトランジスタのベース、エミッ
タ間短絡用のスイッチング素子とドライバトランジスタ
のベース電流供給遮断用のスイッチング素子として、図
１に示した第１実施例の場合と逆極性の出力によって動
作するトランジスタを使用する場合に適する。
【００１４】図２は本発明の第２実施例の図である。本
実施例の構成と既述の第１実施例の構成とで違う点は、
ドライバトランジスタのベース、エミッタ間を短絡させ
るスイッチングトランジスタをｎチャネルＭＯＳトラン
ジスタ（以後ＭＯＳＦＥＴとよぶ）にした点とベース電
流供給遮断用スイッチングトランジスタにｐチャネルＭ
ＯＳＦＥＴを用いている点である。過電圧検知検知回路
の構成は第１実施例の場合と同じで良い。ここで過電圧
検知回路の出力電圧Ａは以下に示す式が成り立つように
出力するものとする。 通常動作時： Ｃ−Ａ＞ＶT92 …（６） Ａ−ＶCC＜ＶT90…（７） なお、ＶT92：ｐチャネルＭＯＳＦＥＴ９２のしきい値
の絶対値 ＶT90：ｎチャネルＭＯＳＦＥＴ９０のしきい値の絶対
値 Ｃ、Ａ：図中Ｃ、Ａの電圧 ＶCC：電源回路の出力電圧 異常時（サージ電圧入力時）： Ｃ−Ａ＜ＶT92 …（８） Ａ−ＶCC＞ＶT90…（９） 動作は第１実施例の場合と基本的に同じである。効果と
しては第１実施例と同様にスイッチングトランジスタ９
０のサイズを大きくする必要のないことである。従って
回路全体とした考えた場合、従来のドライバトランジス
タのエミッタ、ベース間を短絡させるスイッチング素子
のみを備えたサージ保護回路に比べて、小さなチップ面
積でサージ保護回路が実現できる。
実施例の構成と既述の第１実施例の構成とで違う点は、
ドライバトランジスタのベース、エミッタ間を短絡させ
るスイッチングトランジスタをｎチャネルＭＯＳトラン
ジスタ（以後ＭＯＳＦＥＴとよぶ）にした点とベース電
流供給遮断用スイッチングトランジスタにｐチャネルＭ
ＯＳＦＥＴを用いている点である。過電圧検知検知回路
の構成は第１実施例の場合と同じで良い。ここで過電圧
検知回路の出力電圧Ａは以下に示す式が成り立つように
出力するものとする。 通常動作時： Ｃ−Ａ＞ＶT92 …（６） Ａ−ＶCC＜ＶT90…（７） なお、ＶT92：ｐチャネルＭＯＳＦＥＴ９２のしきい値
の絶対値 ＶT90：ｎチャネルＭＯＳＦＥＴ９０のしきい値の絶対
値 Ｃ、Ａ：図中Ｃ、Ａの電圧 ＶCC：電源回路の出力電圧 異常時（サージ電圧入力時）： Ｃ−Ａ＜ＶT92 …（８） Ａ−ＶCC＞ＶT90…（９） 動作は第１実施例の場合と基本的に同じである。効果と
しては第１実施例と同様にスイッチングトランジスタ９
０のサイズを大きくする必要のないことである。従って
回路全体とした考えた場合、従来のドライバトランジス
タのエミッタ、ベース間を短絡させるスイッチング素子
のみを備えたサージ保護回路に比べて、小さなチップ面
積でサージ保護回路が実現できる。
【００１５】更に上述の第１、第２実施例と同様な考え
方で下記表１に示す各実施例も考えられる。
方で下記表１に示す各実施例も考えられる。
【００１６】
【表１】
【００１７】上記各実施例の動作は基本的に第１、第２
実施例と同じである。
実施例と同じである。
【００１８】次にドライバトランジスタ部を、２つのｎ
ｐｎトランジスタをダーリントン接続して構成した場合
の実施例について説明する。これを図９に第９実施例と
して示す。図９に示す回路は、オペアンプ３０４と基準
電圧源３１１と抵抗３０５〜３０９とドライバｎｐｎト
ランジスタ３１２とベース電流供給用の抵抗３１０とｎ
ｐｎトランジスタ３１３、３１６によって主に構成され
る電源回路本体と、過電圧検知回路３１８とドライバｎ
ｐｎトランジスタ３１２とｎｐｎトランジスタ３１３の
エミッタ、ベース間短絡用のスイッチングｎｐｎトラン
ジスタ３１４、３１５とベース電流供給遮断用のスイッ
チングｐｎｐトランジスタ３１７によって構成されるサ
ージ保護回路から成る。本実施例では負荷として内部回
路ブロック３０３が接続されている。第１〜第８実施例
と大きく違う点は、ドライバトランジスタ部にダーリン
トン接続を用いている点であり、これに伴って２つのト
ランジスタそれぞれのベース、エミッタ間を短絡させる
スイッチングトランジスタをそれぞれ備えていることで
ある。なお、過電圧検知回路の構成は第１実施例の場合
などとと同じで良い。ここで過電圧検知回路３１８の出
力電圧Ａは以下に示す式が成り立つように出力するもの
とする。
ｐｎトランジスタをダーリントン接続して構成した場合
の実施例について説明する。これを図９に第９実施例と
して示す。図９に示す回路は、オペアンプ３０４と基準
電圧源３１１と抵抗３０５〜３０９とドライバｎｐｎト
ランジスタ３１２とベース電流供給用の抵抗３１０とｎ
ｐｎトランジスタ３１３、３１６によって主に構成され
る電源回路本体と、過電圧検知回路３１８とドライバｎ
ｐｎトランジスタ３１２とｎｐｎトランジスタ３１３の
エミッタ、ベース間短絡用のスイッチングｎｐｎトラン
ジスタ３１４、３１５とベース電流供給遮断用のスイッ
チングｐｎｐトランジスタ３１７によって構成されるサ
ージ保護回路から成る。本実施例では負荷として内部回
路ブロック３０３が接続されている。第１〜第８実施例
と大きく違う点は、ドライバトランジスタ部にダーリン
トン接続を用いている点であり、これに伴って２つのト
ランジスタそれぞれのベース、エミッタ間を短絡させる
スイッチングトランジスタをそれぞれ備えていることで
ある。なお、過電圧検知回路の構成は第１実施例の場合
などとと同じで良い。ここで過電圧検知回路３１８の出
力電圧Ａは以下に示す式が成り立つように出力するもの
とする。
【００１９】通常動作時： Ｃ−Ｄ＞ＶF317 …（１０） Ｉ−ＶCC＜ＶF314…（１１） Ｆ−Ｈ＜ＶF315 …（１２） なお、ＶF317：ｐｎｐトランジスタ３１７のターンオン
電圧の絶対値 ＶF314：ｎｐｎトランジスタ３１４のターンオン電圧の
絶対値 ＶF315：ｎｐｎトランジスタ３１５のターンオン電圧の
絶対値 Ｃ、Ｄ、Ｉ、Ｈ、Ｆ：図中のＣ、Ｄ、Ｉ、Ｈ、Ｆ点の電
圧 ＶCC：電源回路の出力電圧 異常時（サージ電圧入力時）： Ｃ−Ｄ＜ＶF317 …（１３） Ｉ−ＶCC＞ＶF314…（１４） Ｆ−Ｈ＞ＶF315 …（１５） 通常動作時は上記のように、スイッチングトランジスタ
３１４、３１５はオフし、スイッチングトランジスタ３
１７はオンしている。また異常時（サージ電圧入力時）
はスイッチングトランジスタ３１４、３１５はオンし、
スイッチングトランジスタ３１７はオフしている。つま
り基本動作は既述の実施例と同じである。効果について
も同様で、ドライバトランジスタ部の２つのトランジス
タそれぞれのベース、エミッタ間短絡用のスイッチング
トランジスタ２個のサイズを小さくできる。なお、ダー
リントン接続にしてあるため抵抗３１０の値を大きく設
定できるので、ドライバトランジスタ部が１つのトラン
ジスタのタイプに比べると、効果の割合は低い。しか
し、一層高いサージ電圧が印加された場合や、ドライバ
トランジスタのＨFEが大きく取れない場合には、サージ
保護回路を小形化する有効な手段であることは言うまで
もない。更に上記第９実施例と同様な考え方で、下記表
２に示す各実施例も考えられる。
電圧の絶対値 ＶF314：ｎｐｎトランジスタ３１４のターンオン電圧の
絶対値 ＶF315：ｎｐｎトランジスタ３１５のターンオン電圧の
絶対値 Ｃ、Ｄ、Ｉ、Ｈ、Ｆ：図中のＣ、Ｄ、Ｉ、Ｈ、Ｆ点の電
圧 ＶCC：電源回路の出力電圧 異常時（サージ電圧入力時）： Ｃ−Ｄ＜ＶF317 …（１３） Ｉ−ＶCC＞ＶF314…（１４） Ｆ−Ｈ＞ＶF315 …（１５） 通常動作時は上記のように、スイッチングトランジスタ
３１４、３１５はオフし、スイッチングトランジスタ３
１７はオンしている。また異常時（サージ電圧入力時）
はスイッチングトランジスタ３１４、３１５はオンし、
スイッチングトランジスタ３１７はオフしている。つま
り基本動作は既述の実施例と同じである。効果について
も同様で、ドライバトランジスタ部の２つのトランジス
タそれぞれのベース、エミッタ間短絡用のスイッチング
トランジスタ２個のサイズを小さくできる。なお、ダー
リントン接続にしてあるため抵抗３１０の値を大きく設
定できるので、ドライバトランジスタ部が１つのトラン
ジスタのタイプに比べると、効果の割合は低い。しか
し、一層高いサージ電圧が印加された場合や、ドライバ
トランジスタのＨFEが大きく取れない場合には、サージ
保護回路を小形化する有効な手段であることは言うまで
もない。更に上記第９実施例と同様な考え方で、下記表
２に示す各実施例も考えられる。
【００２０】
【表２】
【００２１】上記各実施例の動作は基本的に第９実施例
と同じである。また、上記実施例ではドライバトランジ
スタ部のエミッタ、ベース間短絡用トランジスタは２つ
とも同じものとしているが、例えばｐｎｐトランジスタ
２個のところをｐｎｐトランジスタ１個とｐチャネルＭ
ＯＳＦＥＴ１個というような構成も可能である。
と同じである。また、上記実施例ではドライバトランジ
スタ部のエミッタ、ベース間短絡用トランジスタは２つ
とも同じものとしているが、例えばｐｎｐトランジスタ
２個のところをｐｎｐトランジスタ１個とｐチャネルＭ
ＯＳＦＥＴ１個というような構成も可能である。
【００２２】以上、第１〜第１６実施例について説明し
てきたが、全ての実施例について以下に述べることが言
える： （ａ）全ての実施例においてドライバトランジスタ部の
エミッタ、ベース短絡用スイッチング素子（一つまたは
２つ）の入力（ベース又はゲート）とドライバトランジ
スタ部のベース電流供給遮断用スイッチング素子の入力
（ベース又はゲート）は同じとして説明しているが、別
々に構成することも可能である。但しその場合、過電圧
検知回路の回路規模は同じにした場合より大きくなる。 （ｂ）実施例の中でスイッチングトランジスタにＭＯＳ
ＦＥＴを使用しているものもあるが、ＭＯＳＦＥＴを使
用した方がバイポーラトランジスタを使用した場合より
もチップ面積が小さく、なお且つスイッチング動作に関
しては電流を消費しないため回路全体の消費電流を抑え
ることが可能になる。よってスイッチング素子にＭＯＳ
ＦＥＴを使用した場合には、バイポーラトランジスタを
使用した場合よりも更に上記効果が加わることになる。
てきたが、全ての実施例について以下に述べることが言
える： （ａ）全ての実施例においてドライバトランジスタ部の
エミッタ、ベース短絡用スイッチング素子（一つまたは
２つ）の入力（ベース又はゲート）とドライバトランジ
スタ部のベース電流供給遮断用スイッチング素子の入力
（ベース又はゲート）は同じとして説明しているが、別
々に構成することも可能である。但しその場合、過電圧
検知回路の回路規模は同じにした場合より大きくなる。 （ｂ）実施例の中でスイッチングトランジスタにＭＯＳ
ＦＥＴを使用しているものもあるが、ＭＯＳＦＥＴを使
用した方がバイポーラトランジスタを使用した場合より
もチップ面積が小さく、なお且つスイッチング動作に関
しては電流を消費しないため回路全体の消費電流を抑え
ることが可能になる。よってスイッチング素子にＭＯＳ
ＦＥＴを使用した場合には、バイポーラトランジスタを
使用した場合よりも更に上記効果が加わることになる。
【００２３】
【発明の効果】以上説明してきたように本発明によれ
ば、ドライバトランジスタのベース、エミッタ間を短絡
させるスイッチング素子の他にドライバトランジスタへ
のベース電流供給を遮断するスイッチング素子を備えた
回路構成とすることによりドライバトランジスタのベー
ス、エミッタ間を短絡させるスイッチング素子のサイズ
を小さくすることができる。またドライバトランジスタ
へのベース電流供給を遮断するスイッチング素子が増加
するにも関わらず、回路全体として考えた場合、サージ
保護回路を小形化できるという効果が得られる。結局、
半導体基板上の占有面積が従来よりも小さく、しかもサ
ージ保護機能が確実な、サージ保護回路付き定電圧電源
回路が得られる。
ば、ドライバトランジスタのベース、エミッタ間を短絡
させるスイッチング素子の他にドライバトランジスタへ
のベース電流供給を遮断するスイッチング素子を備えた
回路構成とすることによりドライバトランジスタのベー
ス、エミッタ間を短絡させるスイッチング素子のサイズ
を小さくすることができる。またドライバトランジスタ
へのベース電流供給を遮断するスイッチング素子が増加
するにも関わらず、回路全体として考えた場合、サージ
保護回路を小形化できるという効果が得られる。結局、
半導体基板上の占有面積が従来よりも小さく、しかもサ
ージ保護機能が確実な、サージ保護回路付き定電圧電源
回路が得られる。
【図１】本発明の第１実施例図である。
【図２】本発明の第２実施例図である。
【図３】本発明の第３実施例図である。
【図４】本発明の第４実施例図である。
【図５】本発明の第５実施例図である。
【図６】本発明の第６実施例図である。
【図７】本発明の第７実施例図である。
【図８】本発明の第８実施例図である。
【図９】本発明の第９実施例図である。
【図１０】本発明の第１０実施例図である。
【図１１】本発明の第１１実施例図である。
【図１２】本発明の第１２実施例図である。
【図１３】本発明の第１３実施例図である。
【図１４】本発明の第１４実施例図である。
【図１５】本発明の第１５実施例図である。
【図１６】本発明の第１６実施例図である。
【図１７】過電圧検知回路の第１例図である。
【図１８】過電圧検知回路の第２例図である。
【図１９】過電圧検知回路の第３例図である。
【図２０】過電圧検知回路の第４例図である。
【図２１】定電圧電源回路の従来の第１例図である。
【図２２】サージ保護回路付き定電圧電源回路の既出願
の従来の第２例図である。
の従来の第２例図である。
【図２３】サージ保護回路付き定電圧電源回路の従来の
第３例図である。
第３例図である。
４１…ＩＣ ４２…バッテリ ４３…内部回路ブロック ４４…オペアン
プ ４５〜４９…抵抗 ５０…基準電圧
源 ５１…ドライバｎｐｎトランジスタ ５２、５３…ｎ
ｐｎトランジスタ ５４…ｐｎｐトランジスタ ５５…過電圧検
知回路 ８１…ＩＣ ８２…バッテリ ８３…内部回路ブロック ８４…オペアン
プ ８５〜８７…抵抗 ８８…基準電圧
源 ８９…ドライバｎｐｎトランジスタ ９０…ｎチャネ
ルＭＯＳＦＥＴ ９１…ｎｐｎトランジスタ ９２…ｐチャネ
ルＭＯＳＦＥＴ ９３…過電圧検知回路 １０１…ＩＣ １０２…バッテリ １０３…内部回
路ブロック １０４…オペアンプ １０５〜１０９
…抵抗 １１０…基準電圧源 １１１…ドライ
バｎｐｎトランジスタ １１２…ｐｎｐトランジスタ １１３、１１４
…ｎｐｎトランジスタ １１５…過電圧検知回路 １２１…ＩＣ １２２…バッテリ １２３…内部回
路ブロック １２４…オペアンプ １２５〜１２７
…抵抗 １２８…基準電圧源 １２９…ドライ
バｎｐｎトランジスタ １３０…ｐチャネルＭＯＳＦＥＴ １３１…ｎｐｎ
トランジスタ １３２…ｎチャネルＭＯＳＦＥＴ １３３…過電圧
検知回路 １４１…ＩＣ １４２…バッテ
リ １４３…内部回路ブロック １４４…オペア
ンプ １４５〜１４８…抵抗 １４９…基準電
圧源 １５０…ドライバｎｐｎトランジスタ １５１、１５２
…ｎｐｎトランジスタ １５３…ｐチャネルＭＯＳＦＥＴ １５４…過電圧
検知回路 １６１…ＩＣ １６２…バッテ
リ １６３…内部回路ブロック １６４…オペア
ンプ １６５〜１６８…抵抗 １６９…基準電
圧源 １７０…ドライバｎｐｎトランジスタ １７１…ｐチャ
ネルＭＯＳＦＥＴ １７２、１７３…ｎｐｎトランジスタ １７４…過電圧
検知回路 １８１…ＩＣ １８２…バッテ
リ １８３…内部回路ブロック １８４…オペア
ンプ １８５〜１８８…抵抗 １８９…基準電
圧源 １９０…ドライバｎｐｎトランジスタ １９１…ｐｎｐ
トランジスタ １９２…ｎｐｎトランジスタ １９３…ｎチャ
ネルＭＯＳＦＥＴ １９４…過電圧検知回路 ２０１…ＩＣ ２０２…バッテリ ２０３…内部回
路ブロック ２０４…オペアンプ ２０５〜２０８
…抵抗 ２０９…基準電圧源 ２１０…ドライ
バｎｐｎトランジスタ ２１１…ｎチャネルＭＯＳＦＥＴ ２１２…ｎｐｎ
トランジスタ ２１３…ｐｎｐトランジスタ ２１４…過電圧
検知回路 ３０１…ＩＣ ３０２…バッテ
リ ３０３…内部回路ブロック ３０４…オペア
ンプ ３０５〜３１０…抵抗 ３１１…基準電
圧源 ３１２…ドライバｎｐｎトランジスタ ３１３〜３１６
…ｎｐｎトランジスタ ３１７…ｐｎｐトランジスタ ３１８…過電圧
検知回路 ３２１…ＩＣ ３２２…バッテ
リ ３２３…内部回路ブロック ３２４…オペア
ンプ ３２５〜３３０…抵抗 ３３１…基準電
圧源 ３３２…ドライバｎｐｎトランジスタ ３３３、３３６、３３７…ｎｐｎトランジスタ ３３４、３３５…ｐｎｐトランジスタ ３３８…過電圧
検知回路 ３４１…ＩＣ ３４２…バッテ
リ ３４３…内部回路ブロック ３４４…オペア
ンプ ３４５〜３４７…抵抗 ３４８…基準電
圧源 ３４９…ドライバｎｐｎトランジスタ ３５０、３５３
…ｎｐｎトランジスタ ３５１、３５２…ｎチャネルＭＯＳＦＥＴ ３５４…ｐチャネルＭＯＳＦＥＴ ３５５…過電圧
検知回路 ３６１…ＩＣ ３６２…バッテ
リ ３６３…内部回路ブロック ３６４…オペア
ンプ ３６５〜３６７…抵抗 ３６８…基準電
圧源 ３６９…ドライバｎｐｎトランジスタ ３７０、３７３
…ｎｐｎトランジスタ ３７１、３７２…ｐチャネルＭＯＳＦＥＴ ３７４…ｎチャネルＭＯＳＦＥＴ ３７５…過電圧
検知回路 ３８１…ＩＣ ３８２…バッテ
リ ３８３…内部回路ブロック ３８４…オペア
ンプ ３８５〜３８９…抵抗 ３９０…基準電
圧源 ３９１…ドライバｎｐｎトランジスタ ３９２〜３９５
…ｎｐｎトランジスタ ３９６…ｐチャネルＭＯＳＦＥＴ ３９７…過電圧
検知回路 ４０１…ＩＣ ４０２…バッテ
リ ４０３…内部回路ブロック ４０４…オペア
ンプ ４０５〜４０８…抵抗 ４０９…基準電
圧源 ４１０…ドライバｎｐｎトランジスタ ４１１、４１４、４１５…ｎｐｎトランジスタ ４１２、４１３…ｐチャネルＭＯＳＦＥＴ ４１６…過電圧検知回路 ４２１…ＩＣ ４２２…バッテリ ４２３…内部回
路ブロック ４２４…オペアンプ ４２５〜４２９
…抵抗 ４３０…基準電圧源 ４３１…ドライ
バｎｐｎトランジスタ ４３２、４３５…ｎｐｎトランジスタ ４３３、４３４
…ｐｎｐトランジスタ ４３６…ｎチャネルＭＯＳＦＥＴ ４３７…過電圧
検知回路 ４４１…ＩＣ ４４２…バッテ
リ ４４３…内部回路ブロック ４４４…オペア
ンプ ４４５〜４４８…抵抗 ４４９…基準電
圧源 ４５０…ドライバｎｐｎトランジスタ ４５１、４５４
…ｎｐｎトランジスタ ４５２、４５３…ｎチャネルＭＯＳＦＥＴ ４５５…ｐｎｐトランジスタ ４５６…過電圧
検知回路
プ ４５〜４９…抵抗 ５０…基準電圧
源 ５１…ドライバｎｐｎトランジスタ ５２、５３…ｎ
ｐｎトランジスタ ５４…ｐｎｐトランジスタ ５５…過電圧検
知回路 ８１…ＩＣ ８２…バッテリ ８３…内部回路ブロック ８４…オペアン
プ ８５〜８７…抵抗 ８８…基準電圧
源 ８９…ドライバｎｐｎトランジスタ ９０…ｎチャネ
ルＭＯＳＦＥＴ ９１…ｎｐｎトランジスタ ９２…ｐチャネ
ルＭＯＳＦＥＴ ９３…過電圧検知回路 １０１…ＩＣ １０２…バッテリ １０３…内部回
路ブロック １０４…オペアンプ １０５〜１０９
…抵抗 １１０…基準電圧源 １１１…ドライ
バｎｐｎトランジスタ １１２…ｐｎｐトランジスタ １１３、１１４
…ｎｐｎトランジスタ １１５…過電圧検知回路 １２１…ＩＣ １２２…バッテリ １２３…内部回
路ブロック １２４…オペアンプ １２５〜１２７
…抵抗 １２８…基準電圧源 １２９…ドライ
バｎｐｎトランジスタ １３０…ｐチャネルＭＯＳＦＥＴ １３１…ｎｐｎ
トランジスタ １３２…ｎチャネルＭＯＳＦＥＴ １３３…過電圧
検知回路 １４１…ＩＣ １４２…バッテ
リ １４３…内部回路ブロック １４４…オペア
ンプ １４５〜１４８…抵抗 １４９…基準電
圧源 １５０…ドライバｎｐｎトランジスタ １５１、１５２
…ｎｐｎトランジスタ １５３…ｐチャネルＭＯＳＦＥＴ １５４…過電圧
検知回路 １６１…ＩＣ １６２…バッテ
リ １６３…内部回路ブロック １６４…オペア
ンプ １６５〜１６８…抵抗 １６９…基準電
圧源 １７０…ドライバｎｐｎトランジスタ １７１…ｐチャ
ネルＭＯＳＦＥＴ １７２、１７３…ｎｐｎトランジスタ １７４…過電圧
検知回路 １８１…ＩＣ １８２…バッテ
リ １８３…内部回路ブロック １８４…オペア
ンプ １８５〜１８８…抵抗 １８９…基準電
圧源 １９０…ドライバｎｐｎトランジスタ １９１…ｐｎｐ
トランジスタ １９２…ｎｐｎトランジスタ １９３…ｎチャ
ネルＭＯＳＦＥＴ １９４…過電圧検知回路 ２０１…ＩＣ ２０２…バッテリ ２０３…内部回
路ブロック ２０４…オペアンプ ２０５〜２０８
…抵抗 ２０９…基準電圧源 ２１０…ドライ
バｎｐｎトランジスタ ２１１…ｎチャネルＭＯＳＦＥＴ ２１２…ｎｐｎ
トランジスタ ２１３…ｐｎｐトランジスタ ２１４…過電圧
検知回路 ３０１…ＩＣ ３０２…バッテ
リ ３０３…内部回路ブロック ３０４…オペア
ンプ ３０５〜３１０…抵抗 ３１１…基準電
圧源 ３１２…ドライバｎｐｎトランジスタ ３１３〜３１６
…ｎｐｎトランジスタ ３１７…ｐｎｐトランジスタ ３１８…過電圧
検知回路 ３２１…ＩＣ ３２２…バッテ
リ ３２３…内部回路ブロック ３２４…オペア
ンプ ３２５〜３３０…抵抗 ３３１…基準電
圧源 ３３２…ドライバｎｐｎトランジスタ ３３３、３３６、３３７…ｎｐｎトランジスタ ３３４、３３５…ｐｎｐトランジスタ ３３８…過電圧
検知回路 ３４１…ＩＣ ３４２…バッテ
リ ３４３…内部回路ブロック ３４４…オペア
ンプ ３４５〜３４７…抵抗 ３４８…基準電
圧源 ３４９…ドライバｎｐｎトランジスタ ３５０、３５３
…ｎｐｎトランジスタ ３５１、３５２…ｎチャネルＭＯＳＦＥＴ ３５４…ｐチャネルＭＯＳＦＥＴ ３５５…過電圧
検知回路 ３６１…ＩＣ ３６２…バッテ
リ ３６３…内部回路ブロック ３６４…オペア
ンプ ３６５〜３６７…抵抗 ３６８…基準電
圧源 ３６９…ドライバｎｐｎトランジスタ ３７０、３７３
…ｎｐｎトランジスタ ３７１、３７２…ｐチャネルＭＯＳＦＥＴ ３７４…ｎチャネルＭＯＳＦＥＴ ３７５…過電圧
検知回路 ３８１…ＩＣ ３８２…バッテ
リ ３８３…内部回路ブロック ３８４…オペア
ンプ ３８５〜３８９…抵抗 ３９０…基準電
圧源 ３９１…ドライバｎｐｎトランジスタ ３９２〜３９５
…ｎｐｎトランジスタ ３９６…ｐチャネルＭＯＳＦＥＴ ３９７…過電圧
検知回路 ４０１…ＩＣ ４０２…バッテ
リ ４０３…内部回路ブロック ４０４…オペア
ンプ ４０５〜４０８…抵抗 ４０９…基準電
圧源 ４１０…ドライバｎｐｎトランジスタ ４１１、４１４、４１５…ｎｐｎトランジスタ ４１２、４１３…ｐチャネルＭＯＳＦＥＴ ４１６…過電圧検知回路 ４２１…ＩＣ ４２２…バッテリ ４２３…内部回
路ブロック ４２４…オペアンプ ４２５〜４２９
…抵抗 ４３０…基準電圧源 ４３１…ドライ
バｎｐｎトランジスタ ４３２、４３５…ｎｐｎトランジスタ ４３３、４３４
…ｐｎｐトランジスタ ４３６…ｎチャネルＭＯＳＦＥＴ ４３７…過電圧
検知回路 ４４１…ＩＣ ４４２…バッテ
リ ４４３…内部回路ブロック ４４４…オペア
ンプ ４４５〜４４８…抵抗 ４４９…基準電
圧源 ４５０…ドライバｎｐｎトランジスタ ４５１、４５４
…ｎｐｎトランジスタ ４５２、４５３…ｎチャネルＭＯＳＦＥＴ ４５５…ｐｎｐトランジスタ ４５６…過電圧
検知回路
Claims (12)
- 【請求項１】半導体基板上に構成され、ドライバトラン
ジスタのベース電流を制御して定電圧を出力する定電圧
電源回路において、ドライバトランジスタをｎｐｎ形バ
イポーラトランジスタとし、其のベースとエミッタの間
を短絡または開放する第１のスイッチング素子と、ベー
スとベース電流供給回路との間を短絡または開放する第
２のスイッチング素子とを設け、さらに、通常動作時に
は上記第１スイッチング素子を開放、第２スイッチング
素子を短絡する信号を出力し、電源入力端子に過電圧が
印加された場合には上記第１スイッチング素子を短絡、
第２スイッチング素子を開放する信号を出力する過電圧
検知回路を設けたことを特徴とする定電圧電源回路。 - 【請求項２】過電圧検知回路の１つの出力信号によっ
て、第１スイッチング素子と第２スイッチング素子の双
方を所望の如く動作させることを特徴とする請求項１記
載の定電圧電源回路。 - 【請求項３】第１スイッチング素子をｎｐｎ形バイポー
ラトランジスタに、第２スイッチング素子をｐｎｐ形バ
イポーラトランジスタにした、又は、第１スイッチング
素子をｐｎｐ形バイポーラトランジスタに、第２スイッ
チング素子をｎｐｎ形バイポーラトランジスタにしたこ
とを特徴とする請求項２記載の定電圧電源回路。 - 【請求項４】第１スイッチング素子をｎチャネル形ＭＯ
Ｓトランジスタに、第２スイッチング素子をｐチャネル
形ＭＯＳトランジスタにした、又は、第１スイッチング
素子をｐチャネル形ＭＯＳトランジスタに、第２スイッ
チング素子をｎチャネル形ＭＯＳトランジスタにしたこ
とを特徴とする請求項２記載の定電圧電源回路。 - 【請求項５】第１スイッチング素子をｎｐｎ形バイポー
ラトランジスタに、第２スイッチング素子をｐチャネル
形ＭＯＳトランジスタにした、又は、第１スイッチング
素子をｐチャネル形ＭＯＳトランジスタに、第２スイッ
チング素子をｎｐｎ形バイポーラトランジスタにしたこ
とを特徴とする請求項２記載の定電圧電源回路。 - 【請求項６】第１スイッチング素子をｐｎｐ形バイポー
ラトランジスタに、第２スイッチング素子をｎチャネル
形ＭＯＳトランジスタにした、又は、第１スイッチング
素子をｎチャネル形ＭＯＳトランジスタに、第２スイッ
チング素子をｐｎｐ形バイポーラトランジスタにしたこ
とを特徴とする請求項２記載の定電圧電源回路。 - 【請求項７】半導体基板上に構成され、ドライバトラン
ジスタのベース電流を制御して定電圧を出力する定電圧
電源回路において、ドライバトランジスタ部を電源ドラ
イバ用の第１のｎｐｎ形バイポーラトランジスタと此の
第１のｎｐｎ形トランジスタのベース電流供給用の第２
のｎｐｎ形バイポーラトランジスタとをダーリントン接
続して構成し、上記第１および第２のｎｐｎ形バイポー
ラトランジスタそれぞれのベース、エミッタ間を短絡ま
たは開放する第１および第２のスイッチング素子と、上
記第２のｎｐｎ形バイポーラトランジスタのベースとベ
ース電流供給回路との間を短絡または開放する第３のス
イッチング素子とを設け、さらに、通常動作時は上記第
１および第２のスイッチング素子を開放、第３のスイッ
チング素子を短絡する信号を出力し、電源入力端子に過
電圧が印加された場合は第１および第２のスイッチング
素子を短絡、第３のスイッチング素子を開放する信号を
出力する過電圧検知回路を設けたことを特徴とする定電
圧電源回路。 - 【請求項８】過電圧検知回路の１つの出力信号で、第
１、第２および第３のスイッチング素子を所望の如く動
作させることを特徴とする請求項７記載の定電圧電源回
路。 - 【請求項９】第１および第２のスイッチング素子をｎｐ
ｎ形バイポーラトランジスタに、第３のスイッチング素
子をｐｎｐ形バイポーラトランジスタにし、又は、第１
および第２のスイッチング素子をｐｎｐ形バイポーラト
ランジスタに、第３のスイッチング素子をｎｐｎ形バイ
ポーラトランジスタにしたことを特徴とする請求項８記
載の定電圧電源回路。 - 【請求項１０】第１および第２のスイッチング素子をｎ
チャネル形ＭＯＳトランジスタに、第３のスイッチング
素子をｐチャネル形ＭＯＳトランジスタにし、又は、第
１および第２のスイッチング素子をｐチャネル形ＭＯＳ
トランジスタに、第３のスイッチング素子をｎチャネル
形ＭＯＳトランジスタにしたことを特徴とする請求項８
記載の定電圧電源回路。 - 【請求項１１】第１および第２のスイッチング素子をｎ
ｐｎ形バイポーラトランジスタに、第３のスイッチング
素子をｐチャネル形ＭＯＳトランジスタにし、又は、第
１および第２のスイッチング素子をｐチャネル形ＭＯＳ
トランジスタに、第３のスイッチング素子をｎｐｎ形バ
イポーラトランジスタにしたことを特徴とする請求項８
記載の定電圧電源回路。 - 【請求項１２】第１および第２のスイッチング素子をｐ
ｎｐ形バイポーラトランジスタに、第３のスイッチング
素子をｎチャネル形ＭＯＳトランジスタにし、又は、第
１および第２のスイッチング素子をｎチャネル形ＭＯＳ
トランジスタに、第３のスイッチング素子をｐｎｐ形バ
イポーラトランジスタにしたことを特徴とする請求項８
記載の定電圧電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17649794A JP3489197B2 (ja) | 1994-07-28 | 1994-07-28 | 定電圧電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17649794A JP3489197B2 (ja) | 1994-07-28 | 1994-07-28 | 定電圧電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844443A true JPH0844443A (ja) | 1996-02-16 |
| JP3489197B2 JP3489197B2 (ja) | 2004-01-19 |
Family
ID=16014694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17649794A Expired - Fee Related JP3489197B2 (ja) | 1994-07-28 | 1994-07-28 | 定電圧電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489197B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10322916A (ja) * | 1997-05-20 | 1998-12-04 | Sony Corp | 電池パック |
| US7038430B2 (en) | 2002-10-22 | 2006-05-02 | Denso Corporation | Power control circuit |
| JP4507292B2 (ja) * | 1999-04-23 | 2010-07-21 | ソニー株式会社 | 定電圧レギュレータ回路 |
-
1994
- 1994-07-28 JP JP17649794A patent/JP3489197B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10322916A (ja) * | 1997-05-20 | 1998-12-04 | Sony Corp | 電池パック |
| JP4507292B2 (ja) * | 1999-04-23 | 2010-07-21 | ソニー株式会社 | 定電圧レギュレータ回路 |
| US7038430B2 (en) | 2002-10-22 | 2006-05-02 | Denso Corporation | Power control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3489197B2 (ja) | 2004-01-19 |
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