JPH0844323A

JPH0844323A - 液晶表示装置

Info

Publication number: JPH0844323A
Application number: JP7149515A
Authority: JP
Inventors: Yuji Kawasaki; 祐司河崎; Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1994-05-24
Filing date: 1995-05-24
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】液晶表示装置の消費電力を低減するための構
成を提供する。【構成】液晶表示装置の周辺回路において、２画面の
画像データをビット毎に比較する回路を有し、その比較
結果による出力信号を使用して、水平・垂直同期信号を
制御する回路とバックライトの電源を制御する回路を有
する。このようにして同一画面が長時間連続した場合、
タイマ回路を使用して水平・垂直同期信号を一定時間固
定して、液晶画面の走査回数を減少させ、尚かつバック
ライトも消灯させて、消費電力を低減させることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置におい
て、消費電力の低減に関する。

【０００２】

【従来の技術】従来においては、図２に示すように、液
晶表示装置（２０５）に液晶用コントローラ（２０３）
が接続され、前記液晶用コントローラ（２０３）は、画
像データ用記憶素子（２０２）、ＭＰＵ（２０１）、同
期信号発生回路（２０４）と接続している。前記ＭＰＵ
（２０１）の命令により、画像データ用記憶素子（２０
２）に存在する画像データが液晶用コントローラ（２０
３）へ入力され、信号変換を施され、液晶表示装置に画
像データが表示される。従来のＬＣＤ（Ｌｉｑｕｉｄ
ＣｒｉｓｔａｌＤｉｓｐｌａｙ）コントローラでは、
液晶表示装置が長時間同じ画面表示をした場合、そのま
ま表示するか、キーボードまたはマウス等の入力割り込
みを監視して一定時間が経過するとディスプレイ焼き付
き防止ソフトウェアが動作するか、表示している画像デ
ータを全て記憶素子に退避して液晶の駆動を停止する
か、バックライトを消灯するかのいずれかの手段を採っ
ていた。

【０００３】

【発明が解決しようとする課題】前述の長時間にわたる
同画面表示の対策のうち、画像データの記憶素子退避と
バックライトの消灯以外は、液晶表示装置の省電力化に
は貢献しない。従って、余分な記憶素子を必要とせず省
電力化に貢献する画面保持の方法と、液晶表示装置には
バックライトを備えていないものもあるため、バッライ
ト消灯以外にも、同じ画面を長時間表示する場合の省電
力化の方法が求められている。

【０００４】

【課題を解決するための手段】本明細書で開示する主要
な発明は、図１に示すように、液晶表示装置（１１０）
の周辺回路において、周辺回路全体を制御するＭＰＵ
（１０１）と、２画面分の画像データを保持できる画像
データ用記憶素子（１０２）と、２画面の画像データを
配列する画像データ配列回路（１０３）と、２画面の画
像データをビット毎に比較可能な画像比較回路（１０
４）と、前記画像比較回路（１０４）の出力信号により
水平・垂直同期信号を調整する同期信号調整回路（１０
８）を有し、前記同期信号調整回路（１０８）の出力信
号を液晶コントローラ（１０７）に入力して前記液晶表
示装置（１１０）の同期信号を制御することを特徴とす
る液晶表示装置である。

【０００５】上記構成において、液晶表示装置の周辺回
路とは、液晶表示装置を構成する表示部分を駆動するた
めの機能を有する回路のことをいう。液晶表示装置の表
示部分は、一般に少なくとも一対の電極間に挟まれた液
晶でなる画素をマトリクス状に配置し、構成を有する。
この表示部分の構成としては、基本的に２つの形態があ
る。１つは単純マトリクス型の構成であり、他の１つは
アクティブマトリクス型の構成である。

【０００６】基本的には、液晶表示装置の周辺回路にお
いて、液晶表示装置とはマトリクス状に配置された各液
晶画素を駆動するためのアナログバッファ、表示するた
めの画像を記憶するアナログメモリ、マトリクスのＸ・
Ｙ各方向の駆動タイミングを発生するシフトレジスタ等
により構成される。液晶表示装置の周辺回路とは、液晶
表示装置にデータとＸ・Ｙ各方向のシフトレジスタ用の
クロックを供給する液晶用コントローラと、液晶用コン
トローラに水平・垂直同期信号及びタイミング信号を供
給する同期信号発生回路（１０９）と、表示するための
画像を記憶する画像データ用記憶素子（１０２）等によ
って構成される。

【０００７】上記構成は、単純マトリクス型の構成で
も、アクティブマトリクス型の構成でも利用することが
できる。また、液晶の種類も特に限定されるものではな
い。

【０００８】２画面分の画像データを保持できる記憶素
子とは、１画面表示するのに必要とされる画像データを
２画面分保持できる機能を有する。この記憶素子として
は、例えばＶＲＡＭ（ＶｉｄｅｏＲａｎｄｏｍＡｃ
ｃｅｓｓＭｅｍｏｒｙ）が使用される。このＶＲＡＭ
は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅ
ｓｓＭｅｍｏｒｙ）の１種で通常のパラレルの入出力
ポートに加え、シリアルの入出力ポートを備えたもので
ある。

【０００９】前記画像データ用記憶素子（１０２）の保
持している２画面の画像データを前記画像比較回路（１
０３）でビット毎に比較した結果を出力する。この出力
信号により水平・垂直同期信号を調整する同期調整回路
（１０８）は、前記画像デーータ用記憶素子（１０２）
に記憶された所定の画像データと、その１つ後の画像デ
ータとを比較し、その結果によって、水平・垂直同期信
号を調整し、前記液晶コントローラ（１０７）に水平・
垂直同期信号を供給する機能を有する。

【００１０】同じ画面を長時間表示する際、液晶表示装
置の表示画面の走査回数を減らすことができれば、消費
電力を低減できる。尚、走査回数を減らす時間の設定
は、タイマ回路（１０６）で行い、液晶表示装置の液晶
に交流電圧を印加せずに性能劣化しない時間間隔、また
は液晶表示装置の周辺回路の画像データを保持するメモ
リのリフレッシュ時間、または液晶表示装置に内蔵され
るアナログメモリのリフレッシュ時間から、選択して設
定することができる。

【００１１】

【実施例１】図３に示すのは、画像データ用記憶素子と
してＶＲＡＭ（ＶｉｄｅｏＲａｎｄｏｍＡｃｃｅｓ
ｓＭｅｍｏｒｙ）（３０１）を使用し、画像データ配
列回路をＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯ
ｕｔ）回路（３０２）で構成し、画像データ比較回路を
比較器回路（３０４）で構成し、同期信号調整回路をを
ＡＮＤ回路（３０５）で構成した液晶表示装置用周辺回
路である。

【００１２】図３の回路の動作について説明する。ＬＣ
Ｄコントローラ（３０６）がＶＲＡＭ（３０１）に対し
て画像データの読み込みを開始する。ＶＲＡＭ（３０
１）から出力された画像データは、ＦＩＦＯ回路（３０
２）に入力される。

【００１３】ＦＩＦＯ回路（３０２）の構成を図４に示
す。前記ＦＩＦＯ回路（３０２）はＦＩＦＯセレクタ
（４０１）、ＦＩＦＯ０（４０２）、ＦＩＦＯ１（４０
３）、フリップフロップ回路（４０４）から構成され
る。前記ＦＩＦＯセレクタ（４０１）は、先の画面を前
記ＦＩＦＯ０（４０２）に、次の画面を前記ＦＩＦＯ１
（４０３）に入力するように切り替える。そして、前記
ＦＩＦＯ１（４０３）にデータが入力されると、前記Ｆ
ＩＦＯ０（４０２）と前記ＦＩＦＯ１（４０３）には、
データ出力がイネーブルになるように設定してあり、前
記ＦＩＦＯ０（４０２）と前記ＦＩＦＯ１（４０３）か
ら出力された各データは、前記フリップフロップ回路
（４０４）で基準クロックで同期されて出力される。

【００１４】前記ＦＩＦＯ回路（３０２）からの出力デ
ータ信号は、比較器回路（３０４）に入力する。前記比
較器回路（３０４）を図５に示す。前記比較器回路は、
２個の比較器（５０１）と、２個のＡＮＤ回路（５０
２）と、２個のフリップフロップ回路（５０３）と、比
較器回路遅延用出力回路（５０４）から構成される。同
じ回路が２個あるのは、各々水平・垂直同期信号を調整
するのに使用するためである。また、前記比較器回路遅
延用出力回路（５０４）は比較している画像データを正
確に２個の画面の比較結果として出力するための素子遅
延等を考慮し、基準クロックで同期して出力信号を出力
している回路である。前記ＦＩＦＯ回路（３０２）から
出力された、２個の画面の１ビット毎の画像データ信号
を前記比較器（５０１）で比較する。前記ＡＮＤ回路
（５０２）は、前記２個の画像データ信号が全て同じで
ある場合レベル‘Ｌ’の信号を出力し、同じでない場合
レベル‘Ｈ’の信号を出力する。そして、２本の出力信
号は前記フリップフロップ回路（５０３）で基準クロッ
クで同期して、前記比較器回路遅延用出力回路（５０
４）を経由して出力する。以上のようにして、比較器回
路（３０４）において、２個の画面を比較して一致して
いるか否かのレベルを決定することができる。

【００１５】前記比較器回路（３０４）の出力信号は、
ＡＮＤ回路で構成される同期信号調整回路（３０５）に
入力する。図３に示すようにＡＮＤ回路（３０５）で、
前記出力信号と同期信号発生回路から出力される水平・
垂直同期信号とＡＮＤをとる。

【００１６】前述のように、２個の画像データ信号が一
致した場合には、レベル‘Ｌ’の信号であるため、水平
・垂直同期信号とＡＮＤをとると、前記水平・垂直同期
信号はＡＮＤをとる直前の状態を保持する。一方、２個
の画像データ信号が不一致の場合には、レベル‘Ｈ’の
信号であるため、水平・垂直同期信号とＡＮＤをとって
も、前記水平・垂直同期信号の状態に変化はない。上述
のいずれかの状態で、水平・垂直同期信号は、ＬＣＤコ
ントローラ（３０６）を経て液晶表示装置（３０７）に
入力する。

【００１７】前述の２個の画像データが一致した場合、
タイマ回路（３０８）はカウントを開始し、前記タイマ
回路（３０８）の設定値に達するまで、水平・垂直同期
信号は同じ状態を保持している。前記タイマ回路（３０
８）は割り込み信号線が比較器回路（３０４）に接続し
ており、前記タイマ回路（３０８）が設定値に達すると
前記割り込み信号の出力が強制的に前記比較器回路（３
０４）の出力信号レベルを‘Ｈ’に変化させる役割を果
たしている。

【００１８】また、２個の画像データが一致した場合、
前記タイマ回路（３０８）と前記液晶表示装置（３０
７）をバックライトスイッチ線で接続し、前記タイマ回
路（３０８）の初期設定値の任意の割合を経過した時点
で、前記バックライトスイッチ線にバックライトを消灯
させるレベルの信号を入力して液晶表示装置のバックラ
イトを消灯させることができる。この前記バックライト
スイッチ線の信号レベルは、前記タイマ回路（３０８）
がリセットされた時点で、バックライトを点灯させるレ
ベルに固定される。以上のようにして、同じ画面が連続
した場合に、バックライトの点灯の制御も可能である。

【００１９】

【実施例２】図６に示すのは、画像データ用記憶素子と
して２画面分のＶＲＡＭ０（６０２）・ＶＲＡＭ１（６
０３）を備え、初めと次の各々の画面を前記ＶＲＡＭ０
（６０２）・ＶＲＡＭ１（６０３）に入力するためにＶ
ＲＡＭを選択するＶＲＡＭ入力セレクタ（６０１）を使
用し、２画面分の前記ＶＲＡＭ０（６０２）・ＶＲＡＭ
１（６０３）があるため画像データ配列回路は不要であ
り、画像データ比較回路を比較器回路（６０６）で構成
し、同期信号調整回路をＡＮＤ回路（６０７）で構成し
た液晶表示装置用周辺回路である。

【００２０】図６の回路動作について説明する。ＭＰＵ
内部バスから連続した画像データがＶＲＡＭ入力セレク
タ（６０１）に入力し、前記ＶＲＡＭ入力セレクタ（６
０１）により、偶数番目の画面は前記ＶＲＡＭ０（６０
２）へ、奇数番目の画面は前記ＶＲＡＭ１（６０３）に
振り分けて保持される。

【００２１】前記ＶＲＡＭ０（６０２）・ＶＲＡＭ１
（６０３）から出力される画像データは、前記比較器回
路（６０６）とＶＲＡＭ出力セレクタ（６０４）に入力
される。前記ＶＲＡＭ出力セレクタ（６０４）は、ＬＣ
Ｄコントローラ（６０８）からのデータ読み込み信号を
使用して、前記ＶＲＡＭ０（６０２）とＶＲＡＭ１（６
０３）を交互に読み出すように切り替える回路である。

【００２２】前記比較器回路（６０６）の構成は、実施
例１における比較器回路（３０４）と同様で図５に示
す。前記ＶＲＡＭ０（６０２）とＶＲＡＭ１（６０３）
から出力された２個の画面の１ビット毎の画像データを
比較器（５０１）で比較する。前記比較器（５０１）で
は、前記２個の画像データ信号が全て同じである場合レ
ベル‘Ｌ’の信号を出力し、同じでない場合レベル
‘Ｈ’の信号を出力する。そして、２本の出力信号は前
記フリップフロップ回路（５０３）で基準クロックで同
期して、前記比較器回路遅延用出力回路（５０４）を経
由して出力する。以上のようにして、２個の画面を比較
して一致しているか否かのレベルを決定することができ
る。

【００２３】前記比較器回路（６０６）の出力信号は、
同期信号調整回路（６０７）に入力する。図６に示すよ
うにＡＮＤ回路（６０７）で、前記出力信号と同期信号
発生回路から出力される水平・垂直同期信号とＡＮＤを
とる。

【００２４】前述のように、２個の画像データ信号が一
致した場合には、レベル‘Ｌ’の信号であるため、水平
・垂直同期信号とＡＮＤをとると、前記水平・垂直同期
信号はＡＮＤをとる直前の状態を保持する。一方、２個
の画像データ信号が不一致の場合には、レベル‘Ｈ’の
信号であるため、水平・垂直同期信号とＡＮＤをとって
も、前記水平・垂直同期信号の状態に変化はない。上述
のいずれかの状態で、水平・垂直同期信号は、ＬＣＤコ
ントローラ（６０８）を経て、液晶表示装置（６０９）
に入力する。

【００２５】前述の２個の画像データが一致した場合、
タイマ回路（６１０）はカウントを開始し、前記タイマ
回路（６１０）の設定値に達するまで、水平・垂直同期
信号は同じ状態を保持している。前記タイマ回路（６１
０）は割り込み信号線が比較器回路（６０６）に接続し
ており、前記タイマ回路（６１０）が設定値に達すると
前記割り込み信号の出力が強制的に前記比較器回路（６
０６）の出力信号レベルを‘Ｈ’に変化させる役割を果
たしている。

【００２６】また、２個の画像データが一致した場合、
前記タイマ回路（６１０）と前記液晶表示装置（６０
９）をバックライトスイッチ線で接続し、前記タイマ回
路（６１０）の初期設定値の任意の割合を経過した時点
で、前記バックライトスイッチ線にバックライトを消灯
させるレベルの信号を入力して液晶表示装置のバックラ
イトを消灯させることができる。この前記バックライト
スイッチ線の信号レベルは、前記タイマ回路（６１０）
がリセットされた時点で、バックライトを点灯させるレ
ベルに固定される。以上のようにして、同じ画面が連続
した場合に、バックライトの点灯の制御も可能である。

【００２７】

【発明の効果】本発明に示されるように、同一の画面が
連続した場合に、液晶表示装置の同期信号を可能な限り
ロックさせて、前記液晶表示装置の画面を走査する回数
を減少させ、尚かつバックライトも消灯させることによ
り、従来の液晶表示装置より消費電力を低減させること
ができる。

【図面の簡単な説明】

【図１】本発明による液晶表示装置の周辺回路におけ
る画面比較回路を有した液晶表示装置のブロック図。

【図２】従来の液晶表示装置のブロック図。

【図３】本発明による液晶表示装置の周辺回路におけ
る画面比較回路を有した液晶表示装置の回路図例１を示
す図。

【図４】回路図例１における画像データ配列回路の具
体的な回路の例を示す図。

【図５】回路図例１・例２における画像データ比較回
路の具体的な回路の例を示す図。

【図６】本発明による液晶表示装置の周辺回路におけ
る画面比較回路を有した液晶表示装置の回路図例２を示
す図。

Claims

【特許請求の範囲】

【請求項１】液晶表示装置の周辺回路において、２画面
分の画像データを保持できる記憶素子と、前記記憶素子
の保持している２画面の画像データをビット毎に比較可
能な画像比較回路と、前記画像比較回路の出力信号によ
り水平・垂直同期信号を調整する同期信号調整回路と、
前記同期信号調整回路の出力信号を前記液晶表示装置の
同期信号として使用することを特徴とする液晶表示装
置。
【請求項２】請求項１において、画像比較回路は２画面
分の画像データを液晶表示装置の表示部の同一位置につ
いて比較を行い、同一画面の場合と同一でない画面の場
合で、各々異なるレベルの出力信号を出力し、前記出力
信号は、同期信号調整回路に入力される画像比較回路を
具備することを特徴とする液晶表示装置。
【請求項３】請求項１において、同期信号調整回路は、
画像比較回路の出力信号の内容が同一画面の場合、水平
・垂直同期信号のレベルを直前の状態で固定して出力
し、前記画像比較回路の出力信号の内容が同一でない画
面の場合、水平・垂直同期信号をそのまま出力すること
を特徴とする同期信号調整回路を具備する液晶表示装
置。
【請求項４】請求項１において、画像比較回路は、タイ
マ回路による割り込み入力端子を備え、前記タイマ回路
からの割り込み信号が入力されると、画面が同一でない
場合のレベルを出力し、また前記タイマ回路へのカウン
ト開始の出力端子を備えたことを特徴とする画像比較回
路を具備する液晶表示装置。
【請求項５】請求項１において、２画面以上同じ画面が
連続している場合、タイマ回路は設定値の任意の割合の
時間で、液晶表示装置のバックライトの電源をＯＦＦす
る機能を有し、前記タイマ回路のカウンタが設定値に達
すると、前記バックライトの電源をＯＮする機能を有す
ることを特徴とする液晶表示装置。
【請求項６】請求項４において、タイマ回路は、アップ
カウンタまたはダウンカウンタであり、任意の時間を設
定値として画像比較回路が同一画面である場合の出力信
号により、タイマ回路がカウントを開始する。前記タイ
マ回路において前記設定値の時間が経過すると、前記画
像比較回路に割り込み信号を出力し、前記画像比較回路
の出力信号を同一でない画面の場合の出力レベルに強制
的に変化させ、カウンタの値は初期値にリセットされる
ことを特徴とするタイマ回路を具備する液晶表示装置。
【請求項７】請求項６において、タイマ回路の設定値の
時間は、液晶表示装置の液晶の交流電圧を印加しなくて
も性能劣化を起こさない範囲内に設定することを特徴と
するタイマ回路を具備する液晶表示装置。
【請求項８】請求項６において、タイマ回路の設定値の
時間は、液晶表示装置に内蔵されるアナログメモリのリ
フレッシュ時間より短い範囲内に設定することを特徴と
するタイマ回路を具備する液晶表示装置。
【請求項９】請求項６において、タイマ回路の設定値の
時間は、液晶表示装置の周辺回路の構成要素である記憶
素子の記憶保持に必要な動作の時間間隔より短い範囲内
に設定することを特徴とするタイマ回路を具備する液晶
表示装置。