JPH083945B2 - 高速エラー検査システム用の波形変換回路 - Google Patents
高速エラー検査システム用の波形変換回路Info
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- JPH083945B2 JPH083945B2 JP62008536A JP853687A JPH083945B2 JP H083945 B2 JPH083945 B2 JP H083945B2 JP 62008536 A JP62008536 A JP 62008536A JP 853687 A JP853687 A JP 853687A JP H083945 B2 JPH083945 B2 JP H083945B2
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- conversion circuit
- waveform
- waveform conversion
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は高速エラー検査システムに使用されて好適な
波形変換回路に関する。
波形変換回路に関する。
(従来の技術) 従来からCD等のディスクに各種情報信号が正しく記録
されているか否かを検査する場合には、上記ディスクを
一般に市販されているディスク再生装置(以下、プレー
ヤという)等によって再生することにより、その検査を
行なっている。
されているか否かを検査する場合には、上記ディスクを
一般に市販されているディスク再生装置(以下、プレー
ヤという)等によって再生することにより、その検査を
行なっている。
ところで、上述の如くディスクを通常のプレーヤにて
再生して検査を行なうため、例えば60分の情報が記録さ
れたディスクの全面を検査するには60分の検査時間が必
要となり、甚だ効率が悪かった。
再生して検査を行なうため、例えば60分の情報が記録さ
れたディスクの全面を検査するには60分の検査時間が必
要となり、甚だ効率が悪かった。
そこで、本出願人は、先に上記のディスクの検査の高
速化、効率化を図り得ると共に、検査の自動化を図り得
る高速エラー検査システムを提案し、昭和61年9月3日
付で特許出願した(特願昭61−206994号)。
速化、効率化を図り得ると共に、検査の自動化を図り得
る高速エラー検査システムを提案し、昭和61年9月3日
付で特許出願した(特願昭61−206994号)。
この高速エラー検査システムは、第7図に示す如く、
情報信号が記録されたディスクAを、通常再生時のn倍
速(n>1)で高速回転させて上記情報信号を再生する
再生手段Bと、この再生手段Bから通常のn倍の速度で
再生される上記情報信号に基づいてエラー検査を行なう
データ処理手段Cと、上記再生手段B及びデータ処理手
段Cの動作制御を行なうとともに、上記エラー検査の結
果を集計してディスクAの良否を判定する制御手段Dと
より構成したものである。
情報信号が記録されたディスクAを、通常再生時のn倍
速(n>1)で高速回転させて上記情報信号を再生する
再生手段Bと、この再生手段Bから通常のn倍の速度で
再生される上記情報信号に基づいてエラー検査を行なう
データ処理手段Cと、上記再生手段B及びデータ処理手
段Cの動作制御を行なうとともに、上記エラー検査の結
果を集計してディスクAの良否を判定する制御手段Dと
より構成したものである。
そして、この高速エラー検査システムにより、ディス
クAを通常のn倍の速度で再生してエラー検査を行なう
ため、1枚のディスクAの検査に要する時間を通常の1/
nに短縮することができ、よって、検査の高速化を図る
ことができる。
クAを通常のn倍の速度で再生してエラー検査を行なう
ため、1枚のディスクAの検査に要する時間を通常の1/
nに短縮することができ、よって、検査の高速化を図る
ことができる。
また、一の制御手段Dに対して複数の再生手段B及び
データ処理手段Cを接続してシステムを構成することが
できるため、一度に複数枚のディスクAを同時に検査す
ることができ、よって、検査の効率化を図ることができ
る。
データ処理手段Cを接続してシステムを構成することが
できるため、一度に複数枚のディスクAを同時に検査す
ることができ、よって、検査の効率化を図ることができ
る。
更に、上記データ処理手段Cにて行なわれるエラー検
査の結果を上記制御手段Dにて直ちに集計してディスク
Aの良否を電気的に判定することができ、よって、検査
の自動化を図ることができる。
査の結果を上記制御手段Dにて直ちに集計してディスク
Aの良否を電気的に判定することができ、よって、検査
の自動化を図ることができる。
また、CD(コンパクトディスク)の規格で定められて
いるエラーに関する項目は、 平均ブロックエラー率 :3×10-2[%](但し、10秒測定) 連続したC1エラー :7ブロック以下{但し、C1はCDの規格の誤り訂正符号
CIRC(Cross Interleave Reed−Solomon Code)を構成
するリード・ソロモン符号である。}となっており、エ
ラー検査システムでは、CDのプログラム領域を再生し、
その検査結果(エラーデータ)が規格内に入っているか
否かを判断(チェック)している。
いるエラーに関する項目は、 平均ブロックエラー率 :3×10-2[%](但し、10秒測定) 連続したC1エラー :7ブロック以下{但し、C1はCDの規格の誤り訂正符号
CIRC(Cross Interleave Reed−Solomon Code)を構成
するリード・ソロモン符号である。}となっており、エ
ラー検査システムでは、CDのプログラム領域を再生し、
その検査結果(エラーデータ)が規格内に入っているか
否かを判断(チェック)している。
(発明が解決しようとする問題点) ところが、上記のようにディスク(CD)の規格は規定
されているものの、このエラーデータを得るための標準
となるプレーヤは決まっているものではなく、検査者が
一般に市販されている多数のプレーヤの中から標準とな
るプレーヤ(機種)を選定し、この標準プレーヤによっ
て検査を行ない、ディスクが規格内に入っているか否か
を判断している。
されているものの、このエラーデータを得るための標準
となるプレーヤは決まっているものではなく、検査者が
一般に市販されている多数のプレーヤの中から標準とな
るプレーヤ(機種)を選定し、この標準プレーヤによっ
て検査を行ない、ディスクが規格内に入っているか否か
を判断している。
従って、上記した本出願人の先の提案になる高速エラ
ー検査システムが、上記のように標準プレーヤとして選
定された等速プレーヤによって同一のディスクを再生し
た検査結果と同様の検査結果(エラーデータ)を出力す
ることが必要となり、これがプレーヤ相互の“互換性”
となるものである。
ー検査システムが、上記のように標準プレーヤとして選
定された等速プレーヤによって同一のディスクを再生し
た検査結果と同様の検査結果(エラーデータ)を出力す
ることが必要となり、これがプレーヤ相互の“互換性”
となるものである。
また一般に、上記CDのエラーに関する規格,の測
定データは、各プレーヤの特性によってかなりの差が出
てくる。そして、この差として、まず、規格に関して
はエラー発生率があり、これはプレーヤの光学系,信号
系での信号のS/N特性,信号伝達特性によるアイパター
ンの開口率,EFM信号を矩形波に変換する波形変換回路,
そのDSV(Digital Sum Varue)制御回路,ビットPLLの
特性,等々の各々の特性の差によって大きく影響される
ものである。
定データは、各プレーヤの特性によってかなりの差が出
てくる。そして、この差として、まず、規格に関して
はエラー発生率があり、これはプレーヤの光学系,信号
系での信号のS/N特性,信号伝達特性によるアイパター
ンの開口率,EFM信号を矩形波に変換する波形変換回路,
そのDSV(Digital Sum Varue)制御回路,ビットPLLの
特性,等々の各々の特性の差によって大きく影響される
ものである。
また、規格に関してはバースト長エラーという区分
によるものであり、これは、ディスク上の欠陥(ブラッ
クスポット,バブル,レーザドロップアウトによる信号
抜け等)に対してプレーヤのサーボ系,信号系がどのよ
うに応答し、復帰するかということが問題になる。
によるものであり、これは、ディスク上の欠陥(ブラッ
クスポット,バブル,レーザドロップアウトによる信号
抜け等)に対してプレーヤのサーボ系,信号系がどのよ
うに応答し、復帰するかということが問題になる。
例えば、7ブロック連続エラー程度に対する応答は数
kHzに対応し、信号系の応答特性の差が特に大きな影響
を持っている傾向があることがわかった。
kHzに対応し、信号系の応答特性の差が特に大きな影響
を持っている傾向があることがわかった。
更に、CDのプレーヤではビデオ機器のように信号の欠
落に対するドロップアウト補償という構成を具備してい
ないのが一般的である。
落に対するドロップアウト補償という構成を具備してい
ないのが一般的である。
また、特にEFM信号を矩形波信号に変換する波形変換
回路における応答特性が、PLLの応答特性よりもバース
ト長に一番に影響していることがわかった。更にまた、
一般に等速プレーヤはディスク上の物理的な欠陥よりも
若干長目にエラー長を出力していることもわかった。
回路における応答特性が、PLLの応答特性よりもバース
ト長に一番に影響していることがわかった。更にまた、
一般に等速プレーヤはディスク上の物理的な欠陥よりも
若干長目にエラー長を出力していることもわかった。
以上の規格,に対して、等速の標準プレーヤによ
るエラーデータと高速のプレーヤによるエラーデータと
の傾向を一致させることが高速エラー検査システムで最
も重要なことである。しかし、あらゆる種類の欠陥要因
による検査結果(エラーデータ)を完全に一致させるこ
とは非常に困難である。
るエラーデータと高速のプレーヤによるエラーデータと
の傾向を一致させることが高速エラー検査システムで最
も重要なことである。しかし、あらゆる種類の欠陥要因
による検査結果(エラーデータ)を完全に一致させるこ
とは非常に困難である。
第8図は従来の高速エラー検査システムに採用されて
いる波形変換回路の一例を示した図である。
いる波形変換回路の一例を示した図である。
同図において、入力端子1にはCDから再生されたEFM
信号{第9図(a)に示す信号}が供給される。これ
は、抵抗R1及びコンデンサC1を介してコンパレータ2に
供給され、このコンパレータ2の出力は、抵抗R2,コン
デンサC2及びアンプ3で構成される積分器と抵抗R3を介
してコンパレータ2の入力に帰還される。なお、抵抗R2
とアンプ3は直列に接続され、アンプ3とコンデンサC2
は並列に接続される。第9図(b)は積分器の出力波形
である。そして、コンパレータ2の出力は出力端子4か
ら出力される。第9図(c)はコンパレータ2の出力波
形である。
信号{第9図(a)に示す信号}が供給される。これ
は、抵抗R1及びコンデンサC1を介してコンパレータ2に
供給され、このコンパレータ2の出力は、抵抗R2,コン
デンサC2及びアンプ3で構成される積分器と抵抗R3を介
してコンパレータ2の入力に帰還される。なお、抵抗R2
とアンプ3は直列に接続され、アンプ3とコンデンサC2
は並列に接続される。第9図(b)は積分器の出力波形
である。そして、コンパレータ2の出力は出力端子4か
ら出力される。第9図(c)はコンパレータ2の出力波
形である。
この回路は、EFM信号の非対称にかかわらず、DSV(Di
gital Sum Varue)制御によってEFM信号のスライスレベ
ルをコントロールして、EFM信号を矩形波に変換する波
形変換回路である。
gital Sum Varue)制御によってEFM信号のスライスレベ
ルをコントロールして、EFM信号を矩形波に変換する波
形変換回路である。
この第8図の波形変換回路においては、第9図(a)
に示すEFM信号の各種の信号抜け,,によって、D
SV制御の積分器の出力{第9図(b)に示す信号}が大
きなランプ電圧を出力し、更に、EFM信号の抜け,
,の後でも、元のレベルに回復するのに、第9図
(c)中に示すようにある一定の尾引き時間A,Bを要し
ていた。そして、これが従来の高速エラー検査システム
におけるバースト長データを長い方にシフトしていた原
因であった。{なお、上記のEFM信号の各種の信号抜け
,,のうち、は完全に信号が抜ける欠陥で、ブ
ラックスポット等によって反射光がなくなるものであ
る。また、は信号が抜けているもの(レーザドロップ
アウト)である。また、はキズ等によって信号のみ抜
ける種類の欠陥である。} このように、従来の波形変換回路ではバースト長デー
タが等速の標準プレーヤによるものより長目に出る傾向
があった。
に示すEFM信号の各種の信号抜け,,によって、D
SV制御の積分器の出力{第9図(b)に示す信号}が大
きなランプ電圧を出力し、更に、EFM信号の抜け,
,の後でも、元のレベルに回復するのに、第9図
(c)中に示すようにある一定の尾引き時間A,Bを要し
ていた。そして、これが従来の高速エラー検査システム
におけるバースト長データを長い方にシフトしていた原
因であった。{なお、上記のEFM信号の各種の信号抜け
,,のうち、は完全に信号が抜ける欠陥で、ブ
ラックスポット等によって反射光がなくなるものであ
る。また、は信号が抜けているもの(レーザドロップ
アウト)である。また、はキズ等によって信号のみ抜
ける種類の欠陥である。} このように、従来の波形変換回路ではバースト長デー
タが等速の標準プレーヤによるものより長目に出る傾向
があった。
その為、従来、これを対称するために、積分器の積分
定数を大にすることにより、全く理論的なバースト長デ
ータとなった。ところが、等速の標準プレーヤでも上記
したような尾引き時間を幾分か有したデータを出力して
おり、これにより互換性がなくなってしまうという問題
点がある。
定数を大にすることにより、全く理論的なバースト長デ
ータとなった。ところが、等速の標準プレーヤでも上記
したような尾引き時間を幾分か有したデータを出力して
おり、これにより互換性がなくなってしまうという問題
点がある。
そこで、本発明は上記した従来の技術の問題点を解決
して、等速の標準プレーヤによるエラー検査との顕著な
互換性を見る要因(すなわち、エラーデータエラー率及
びバースト長データ)に対して互換性の確保を図ること
のできる高速エラー検査システム用の波形変換回路を提
供することを目的とする。
して、等速の標準プレーヤによるエラー検査との顕著な
互換性を見る要因(すなわち、エラーデータエラー率及
びバースト長データ)に対して互換性の確保を図ること
のできる高速エラー検査システム用の波形変換回路を提
供することを目的とする。
(問題点を解決するための手段) 本発明は上記の目的を達成するために、情報信号が記
録されたディスクを、通常再生時のn倍速(n>1)で
高速回転させて上記情報信号を再生する再生手段と、こ
の再生手段から通常のn倍の速度で再生される上記情報
信号に基づいてエラー検査を行なうデータ処理手段と、
上記再生手段及び上記データ処理手段の動作制御を行な
うと共に、上記エラー検査の結果を集計してディスクの
良否を判定する制御手段とを具備した高速エラー検査シ
ステムに用いられて、上記再生手段による再生信号の出
力信号の非対称にかかわらず、直流成分が抑圧された記
録変調信号の特性を用いて、2値化信号の積分によるDS
V制御によってスライスレベルをコントロールし、2値
化信号に波形変換する波形変換回路であって、 上記波形変換回路に、上記再生信号の所定レベル以下
を検出するためのレベル低下検出部と、上記再生信号を
2値化するスライスレベルをコントロールするコントロ
ール電圧の上,下限をそれぞれ独立に制限するリミッタ
部とを設け、 上記レベル低下検出部と上記リミッタ部とにより上記
再生信号の欠落の要因に応じた2値化部での2値化信号
の欠落長さの調節を行うようにしたことを特徴とする高
速エラー検査システム用の波形変換回路を提供するもの
である。
録されたディスクを、通常再生時のn倍速(n>1)で
高速回転させて上記情報信号を再生する再生手段と、こ
の再生手段から通常のn倍の速度で再生される上記情報
信号に基づいてエラー検査を行なうデータ処理手段と、
上記再生手段及び上記データ処理手段の動作制御を行な
うと共に、上記エラー検査の結果を集計してディスクの
良否を判定する制御手段とを具備した高速エラー検査シ
ステムに用いられて、上記再生手段による再生信号の出
力信号の非対称にかかわらず、直流成分が抑圧された記
録変調信号の特性を用いて、2値化信号の積分によるDS
V制御によってスライスレベルをコントロールし、2値
化信号に波形変換する波形変換回路であって、 上記波形変換回路に、上記再生信号の所定レベル以下
を検出するためのレベル低下検出部と、上記再生信号を
2値化するスライスレベルをコントロールするコントロ
ール電圧の上,下限をそれぞれ独立に制限するリミッタ
部とを設け、 上記レベル低下検出部と上記リミッタ部とにより上記
再生信号の欠落の要因に応じた2値化部での2値化信号
の欠落長さの調節を行うようにしたことを特徴とする高
速エラー検査システム用の波形変換回路を提供するもの
である。
(作用) 上記した構成の波形変換回路においては、再生信号の
欠落の要因に応じた2値化部での2値化信号の欠落長さ
の調節を行う。
欠落の要因に応じた2値化部での2値化信号の欠落長さ
の調節を行う。
(実施例) 本発明になる高速エラー検査システムに用いて好適な
波形変換回路の実施例につき説明する。
波形変換回路の実施例につき説明する。
第1図は、その一実施例を示す概略ブロック図であ
る。なお、同図において、前出の第8図中の同一構成部
分には同一符号を付す。
る。なお、同図において、前出の第8図中の同一構成部
分には同一符号を付す。
第1図において、入力端子1にはCDから再生されたEF
M信号{第2図(a)に示す信号}が供給される。これ
は、抵抗R1及びコンデンサC1を介してコンパレータ2に
供給され、このコンパレータ2の出力は、アンプ5を介
して抵抗R2,コンデンサC2及びアンプ3で構成される積
分器に供給され、この積分器の出力は抵抗R3を介してコ
ンパレータ2の入力に帰還される。なお、抵抗R2とアン
プ3は直列に接続され、アンプ3とコンデンサC2は並列
に接続される。更に、コンデンサC2と並列に、直列接続
されたダイオードD1,D2及びダイオードD3が接続され
る。第2図(c)は積分器の出力波形である。そして、
コンパレータ2の出力は出力端子4から出力される。第
2図(d)はコンパレータ2の出力波形である。
M信号{第2図(a)に示す信号}が供給される。これ
は、抵抗R1及びコンデンサC1を介してコンパレータ2に
供給され、このコンパレータ2の出力は、アンプ5を介
して抵抗R2,コンデンサC2及びアンプ3で構成される積
分器に供給され、この積分器の出力は抵抗R3を介してコ
ンパレータ2の入力に帰還される。なお、抵抗R2とアン
プ3は直列に接続され、アンプ3とコンデンサC2は並列
に接続される。更に、コンデンサC2と並列に、直列接続
されたダイオードD1,D2及びダイオードD3が接続され
る。第2図(c)は積分器の出力波形である。そして、
コンパレータ2の出力は出力端子4から出力される。第
2図(d)はコンパレータ2の出力波形である。
また、入力端子1からのEFM信号はレベル低下検出部
6に供給され、このレベル低下検出部6の出力はアンプ
5の制御端子に供給される。第2図(b)はレベル低下
検出部6の出力波形である。
6に供給され、このレベル低下検出部6の出力はアンプ
5の制御端子に供給される。第2図(b)はレベル低下
検出部6の出力波形である。
この回路は、EFM信号の非対称にかかわらず、直流成
分が抑圧された記録変調信号の特性を用いて、2値化信
号の積分によるDSV(Digital Sum Varue)制御によって
スライスレベルをコントロールし、2値化信号に波形変
換する波形変換回路である。
分が抑圧された記録変調信号の特性を用いて、2値化信
号の積分によるDSV(Digital Sum Varue)制御によって
スライスレベルをコントロールし、2値化信号に波形変
換する波形変換回路である。
そして、コンデンサC2と並列に接続したダイオード
D1,D2及びダイオードD3はリミッタを構成し、これによ
って積分器から出力されるコントロール電圧の上,下限
を可変するようにしている。
D1,D2及びダイオードD3はリミッタを構成し、これによ
って積分器から出力されるコントロール電圧の上,下限
を可変するようにしている。
上記した構成の回路において、レベル低下検出部6は
入力端子1からのEFM信号のレベル低下を検出し、第2
図(b)の波形を出力し、これをアンプ5の制御端子に
供給する。そして、第2図(a)に示すEFM信号の信号
抜けに対しては、アンプ5の利得を制御することによ
り積分器の入力をオフし、図2(d)で示す尾引き期間
A′を図9(c)で示す尾引き期間Aより短くするよう
にしている。
入力端子1からのEFM信号のレベル低下を検出し、第2
図(b)の波形を出力し、これをアンプ5の制御端子に
供給する。そして、第2図(a)に示すEFM信号の信号
抜けに対しては、アンプ5の利得を制御することによ
り積分器の入力をオフし、図2(d)で示す尾引き期間
A′を図9(c)で示す尾引き期間Aより短くするよう
にしている。
また、入力端子1からの第2図(a)に示すEFM信号
の信号抜け,に対しては、リミッタを構成するダイ
オードD1,D2及びダイオードD3によって、第2図(c)
に示すように、側,側のレベルを制限して積分電圧
(コントロール電圧)の変化範囲を制限し、その後の尾
引き時間B′を短くして等速の標準プレーヤのものと互
換性がとれるようにした。
の信号抜け,に対しては、リミッタを構成するダイ
オードD1,D2及びダイオードD3によって、第2図(c)
に示すように、側,側のレベルを制限して積分電圧
(コントロール電圧)の変化範囲を制限し、その後の尾
引き時間B′を短くして等速の標準プレーヤのものと互
換性がとれるようにした。
即ち、信号抜け,,の種類に応じて(信号の欠
落要因に応じて)コンパレータ2から出力される再生信
号の欠落の要因に応じた2値化部での2値化信号の欠落
長さ(尾引き期間)の調節を行うようにしている。
落要因に応じて)コンパレータ2から出力される再生信
号の欠落の要因に応じた2値化部での2値化信号の欠落
長さ(尾引き期間)の調節を行うようにしている。
以上のように、EFM信号の各種の信号抜けに対して、
尾引き時間が等速の標準プレーヤのものと互換性がとれ
るようにした。
尾引き時間が等速の標準プレーヤのものと互換性がとれ
るようにした。
また、上記した波形変換回路に、その前段側に再生信
号を等化するための可変振幅等化回路と、その後段側に
ビットクロックを作成するためのPLL回路と、このPLL回
路の出力ビットクロックと上記波形変換回路で変換され
たEFM信号との位相関係を調整する調整回路とを設け
て、周波数特性によるレベル変動やノイズによるジッタ
でリフェクト以外の要因によるエラーの発生を減少さ
せ、信頼性のおける高速エラー検査システムを実現して
いる。
号を等化するための可変振幅等化回路と、その後段側に
ビットクロックを作成するためのPLL回路と、このPLL回
路の出力ビットクロックと上記波形変換回路で変換され
たEFM信号との位相関係を調整する調整回路とを設け
て、周波数特性によるレベル変動やノイズによるジッタ
でリフェクト以外の要因によるエラーの発生を減少さ
せ、信頼性のおける高速エラー検査システムを実現して
いる。
次に、上記した各回路について説明する。
まず、可変振幅等化回路について説明する。変調度が
低いディスクでは隣りに記録されている信号による符号
間干渉やレベル変動による影響が大きく、ランダムエラ
ーが多くなる。
低いディスクでは隣りに記録されている信号による符号
間干渉やレベル変動による影響が大きく、ランダムエラ
ーが多くなる。
そこで、これを解消するために、遅延器を用いて、3T
信号(但し、Tはビック間隔)のレベルを大きくしてア
イパターンのアイを開かせ、ランダムエラーを減少させ
るために波形等化回路(可変振幅等化回路)を設けた。
これは、振幅特性のみ変化させ、位相特性は変えないも
のである。
信号(但し、Tはビック間隔)のレベルを大きくしてア
イパターンのアイを開かせ、ランダムエラーを減少させ
るために波形等化回路(可変振幅等化回路)を設けた。
これは、振幅特性のみ変化させ、位相特性は変えないも
のである。
第3図は可変振幅等化回路の具体例を示すブロック系
統図である。
統図である。
同図において、入力端子7にはCDから再生されたEFM
信号が供給される。これは、遅延器8,9を介してそれぞ
れの遅延器で遅延量τずつ(すなわち、2τ)遅延され
た後、加算器10に供給される。
信号が供給される。これは、遅延器8,9を介してそれぞ
れの遅延器で遅延量τずつ(すなわち、2τ)遅延され
た後、加算器10に供給される。
ここで、遅延量τは、ナイキスト周波数fN=1/(2
τ)となるようなτを用いる。
τ)となるようなτを用いる。
また、入力端子7からのEFM信号は、直接、加算器10
に供給される。
に供給される。
加算器10は、遅延器8,9で2τ遅延されたEFM信号と入
力端子7から直接供給されるEFM信号とを加算し、この
加算出力を可変部11を介して、オペアンプ12の反転入力
端子(−)に供給する。また、オペアンプ12の非反転入
力端子(+)には遅延器8の出力が供給される。そし
て、出力端子13に波形等化された信号が得られる。
力端子7から直接供給されるEFM信号とを加算し、この
加算出力を可変部11を介して、オペアンプ12の反転入力
端子(−)に供給する。また、オペアンプ12の非反転入
力端子(+)には遅延器8の出力が供給される。そし
て、出力端子13に波形等化された信号が得られる。
以上のような可変振幅等化回路によって、ランダムエ
ラーを減少させることができる。
ラーを減少させることができる。
次に、PLL回路と調整回路について説明する。再生し
たEFM信号(波形)に同期したビットクロックをPLL回路
で形成しているが、最終的にビットクロックに同期した
EFM信号に変換する過程で位相を調整して微妙な位相関
係を与えないと誤ったデータの変換が行なわれることが
わかった。
たEFM信号(波形)に同期したビットクロックをPLL回路
で形成しているが、最終的にビットクロックに同期した
EFM信号に変換する過程で位相を調整して微妙な位相関
係を与えないと誤ったデータの変換が行なわれることが
わかった。
そこで、これを解消するために、従来、位相を固定し
ていた部分に調整回路を設けて、最適化できるようにし
た。このように、ビットクロックとEFM信号(データ)
との間の位相関係によってエラーが大幅に変化する関係
がわかった。
ていた部分に調整回路を設けて、最適化できるようにし
た。このように、ビットクロックとEFM信号(データ)
との間の位相関係によってエラーが大幅に変化する関係
がわかった。
第4図はPLL回路と調整回路の具体例を示すブロック
系統図である。
系統図である。
同図において、入力端子14にはCDから再生されたEFM
信号{第5図(a)に示す信号}が供給される。これ
は、エッジ検出回路15に供給され、その信号のエッジ
(立上がり及び立下がり)が検出され、このエッジ検出
回路15からは第5図(b)に示すエッジ検出信号が出力
される。
信号{第5図(a)に示す信号}が供給される。これ
は、エッジ検出回路15に供給され、その信号のエッジ
(立上がり及び立下がり)が検出され、このエッジ検出
回路15からは第5図(b)に示すエッジ検出信号が出力
される。
この検出信号は、位相比較器16及び電圧制御発信器
(VCO)17で構成されるPLL回路に供給され、このPLL回
路から第5図(c)に示すビットクロックが出力され、
更に、このビットクロックはラッチ回路18のクロック端
子CLKに供給される。
(VCO)17で構成されるPLL回路に供給され、このPLL回
路から第5図(c)に示すビットクロックが出力され、
更に、このビットクロックはラッチ回路18のクロック端
子CLKに供給される。
一方、入力端子14からのEFM信号{第6図(a)に示
す信号}は、可変遅延器19を介してラッチ回路18のデー
タ端子Dに供給される。この時、第6図(A)に示すEF
M信号に対するクロックとしては第6図(B)に示すよ
うな波形になる。可変遅延器19ではEFM信号の遅延量が
可変されて、ビットクロックとの間の位相関係が調整さ
れる。そして、出力端子20にビットクロックとの間の位
相関係が調整されたEFM信号(データ){第6図(c)
に示すような波形}が得られる。
す信号}は、可変遅延器19を介してラッチ回路18のデー
タ端子Dに供給される。この時、第6図(A)に示すEF
M信号に対するクロックとしては第6図(B)に示すよ
うな波形になる。可変遅延器19ではEFM信号の遅延量が
可変されて、ビットクロックとの間の位相関係が調整さ
れる。そして、出力端子20にビットクロックとの間の位
相関係が調整されたEFM信号(データ){第6図(c)
に示すような波形}が得られる。
以上のようなPLL回路と調整回路によって、誤ったデ
ータの変換を行なわないよう最適化できるようにした。
ータの変換を行なわないよう最適化できるようにした。
このようにして、本発明の実施例である波形変換回路
との組み合わせにより、既述した要因によるエラーの発
生を減少させて信頼性のおける高速エラー検査システム
を実用している。
との組み合わせにより、既述した要因によるエラーの発
生を減少させて信頼性のおける高速エラー検査システム
を実用している。
(発明の効果) 以上の如く、本発明になる高速エラー検査システム用
の波形変換回路によれば、等速の標準プレーヤによるエ
ラー検査との顕著な互換性を見る要因(すなわち、エラ
ーデータエラー率及びバースト長データ)に対して互換
性の確保を図ることがてき、よって、等速の標準プレー
ヤによるデータとの横比較が可能になるといった特長を
有する。
の波形変換回路によれば、等速の標準プレーヤによるエ
ラー検査との顕著な互換性を見る要因(すなわち、エラ
ーデータエラー率及びバースト長データ)に対して互換
性の確保を図ることがてき、よって、等速の標準プレー
ヤによるデータとの横比較が可能になるといった特長を
有する。
第1図は本発明になる高速エラー検査システムの用の波
形変換回路の一実施例を示す図、第2図(a)〜(d)
は第1図の各部の信号波形図、第3図は可変振幅等価回
路を示すブロック系統図、第4図はPLL回路と調整回路
を示すブロック系統図、第5図(a)〜(c)及び第6
図(A)〜(C)は第4図の各部の信号波形図、第7図
は本出願人の先の提案になる高速エラー検査システムの
一例を示す図、第8図は従来の高速エラー検査システム
の一例を構成する波形変換回路を示す図、第9図(a)
〜(c)は第8図の各部の信号波形図である。 1,7,14……入力端子、2……コンパレータ、3,5……ア
ンプ、4,13,20……出力端子、6……レベル低下検出
部、8,9……遅延器、10……加算器、11……可変部、12
……オペアンプ、15……エッジ検出回路、16……位相比
較器、17……電圧制御発信器(VCO)、18……ラッチ回
路、19……可変遅延器、C1,C2……コンデンサ、 D1〜D3……ダイオード、R1〜R3……抵抗。
形変換回路の一実施例を示す図、第2図(a)〜(d)
は第1図の各部の信号波形図、第3図は可変振幅等価回
路を示すブロック系統図、第4図はPLL回路と調整回路
を示すブロック系統図、第5図(a)〜(c)及び第6
図(A)〜(C)は第4図の各部の信号波形図、第7図
は本出願人の先の提案になる高速エラー検査システムの
一例を示す図、第8図は従来の高速エラー検査システム
の一例を構成する波形変換回路を示す図、第9図(a)
〜(c)は第8図の各部の信号波形図である。 1,7,14……入力端子、2……コンパレータ、3,5……ア
ンプ、4,13,20……出力端子、6……レベル低下検出
部、8,9……遅延器、10……加算器、11……可変部、12
……オペアンプ、15……エッジ検出回路、16……位相比
較器、17……電圧制御発信器(VCO)、18……ラッチ回
路、19……可変遅延器、C1,C2……コンデンサ、 D1〜D3……ダイオード、R1〜R3……抵抗。
Claims (1)
- 【請求項1】情報信号が記録されたディスクを、通常再
生時のn倍速(n>1)で高速回転させて上記情報信号
を再生する再生手段と、この再生手段から通常のn倍の
速度で再生される上記情報信号に基づいてエラー検査を
行なうデータ処理手段と、上記再生手段及び上記データ
処理手段の動作制御を行なうと共に、上記エラー検査の
結果を集計してディスクの良否を判定する制御手段とを
具備した高速エラー検査システムに用いられて、上記再
生手段による再生信号の出力信号の非対称にかかわら
ず、直流成分が抑圧された記録変調信号の特性を用い
て、2値化信号の積分によるDSV制御によってスライス
レベルをコントロールし、2値化信号に波形変換する波
形変換回路であって、 上記波形変換回路に、上記再生信号の所定レベル以下を
検出するためのレベル低下検出部と、上記再生信号を2
値化するスライスレベルをコントロールするコントロー
ル電圧の上,下限をそれぞれ独立に制限するリミッタ部
とを設け、 上記レベル低下検出部と上記リミッタ部とにより上記再
生信号の欠落の要因に応じた2値化部での2値化信号の
欠落長さの調節を行うようにしたことを特徴とする高速
エラー検査システム用の波形変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62008536A JPH083945B2 (ja) | 1987-01-17 | 1987-01-17 | 高速エラー検査システム用の波形変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62008536A JPH083945B2 (ja) | 1987-01-17 | 1987-01-17 | 高速エラー検査システム用の波形変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63177372A JPS63177372A (ja) | 1988-07-21 |
JPH083945B2 true JPH083945B2 (ja) | 1996-01-17 |
Family
ID=11695873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62008536A Expired - Lifetime JPH083945B2 (ja) | 1987-01-17 | 1987-01-17 | 高速エラー検査システム用の波形変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH083945B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8105095A (nl) * | 1981-11-11 | 1983-06-01 | Philips Nv | Schakeling voor het omzetten van een informatiesignaal in een rechthoekvormig signaal. |
JPS5952417A (ja) * | 1982-09-16 | 1984-03-27 | Toshiba Corp | デ−タ抜取回路 |
FR2548814B1 (fr) * | 1983-07-04 | 1986-05-02 | Thomson Csf | Procede et dispositif de remise en forme d'un signal de lecture de donnees enregistrees sur disque optique |
-
1987
- 1987-01-17 JP JP62008536A patent/JPH083945B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63177372A (ja) | 1988-07-21 |
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