JPH0837215A - バーンイン専用ウェハおよびそれを用いたバーンイン方法 - Google Patents
バーンイン専用ウェハおよびそれを用いたバーンイン方法Info
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- JPH0837215A JPH0837215A JP16985894A JP16985894A JPH0837215A JP H0837215 A JPH0837215 A JP H0837215A JP 16985894 A JP16985894 A JP 16985894A JP 16985894 A JP16985894 A JP 16985894A JP H0837215 A JPH0837215 A JP H0837215A
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Abstract
(57)【要約】
【目的】 被バーンインウェハのそれぞれのＩＣチップ
に対して、個々にバーンイン用の電圧供給を行う。 【構成】 複数のＩＣチップ８を有する被バーンインウ
ェハ７に対し、複数のＩＣチップ８のそれぞれに対応し
た位置に複数のバーンイン専用チップ２が形成されたバ
ーンイン専用ウェハ１を用意し、バーンインを行う時
に、このバーンイン専用ウェハ１に被バーンインウェハ
７を貼り合わせ固定する。この被バーンインウェハ７が
貼り合わされた時に、複数のバーンイン専用チップ２の
それぞれから対応する位置のＩＣチップ８に電圧が供給
され、この状態でバーンインが行われる。
に対して、個々にバーンイン用の電圧供給を行う。 【構成】 複数のＩＣチップ８を有する被バーンインウ
ェハ７に対し、複数のＩＣチップ８のそれぞれに対応し
た位置に複数のバーンイン専用チップ２が形成されたバ
ーンイン専用ウェハ１を用意し、バーンインを行う時
に、このバーンイン専用ウェハ１に被バーンインウェハ
７を貼り合わせ固定する。この被バーンインウェハ７が
貼り合わされた時に、複数のバーンイン専用チップ２の
それぞれから対応する位置のＩＣチップ８に電圧が供給
され、この状態でバーンインが行われる。
Description
【０００１】
【産業上の利用分野】本発明は、ウェハー状態で被バー
ンインウェハのバーンインを行うためのバーンイン専用
ウェハおよびそれを用いたバーンイン方法に関する。
ンインウェハのバーンインを行うためのバーンイン専用
ウェハおよびそれを用いたバーンイン方法に関する。
【０００２】
【従来の技術】従来、ＩＣチップに対するバーンイン
（ウェハ状態のＩＣチップに対して温度と電圧によるス
トレスを意図的に与えて初期故障を除くようにするこ
と）のスクリーニング試験は、同一ウエハ上に形成され
た多数のＩＣチップ毎にプローブピンを立てて電力を供
給して試験をする方法、あるいは各ＩＣチップ毎にスク
ライビングを施した後にパッケージングを施して、その
後にリードピンから電力を供給してスクリーニング試験
をする方法がとられている。
（ウェハ状態のＩＣチップに対して温度と電圧によるス
トレスを意図的に与えて初期故障を除くようにするこ
と）のスクリーニング試験は、同一ウエハ上に形成され
た多数のＩＣチップ毎にプローブピンを立てて電力を供
給して試験をする方法、あるいは各ＩＣチップ毎にスク
ライビングを施した後にパッケージングを施して、その
後にリードピンから電力を供給してスクリーニング試験
をする方法がとられている。
【０００３】しかしながら、このようにＩＣチップ毎に
行う方法は、手数が複雑であり、しかも試験工数を多く
取る。これに対し、ウェハー状態の複数のＩＣチップに
同時にバーンインするようにしたものが、特開平６ー６
９２９８号公報等に記載されている。このものにおいて
は、各ＩＣチップに電源線、接地線等の配線を行い、全
ＩＣチップに並列に電圧を供給して、同時にバーンイン
するようにしたものである。
行う方法は、手数が複雑であり、しかも試験工数を多く
取る。これに対し、ウェハー状態の複数のＩＣチップに
同時にバーンインするようにしたものが、特開平６ー６
９２９８号公報等に記載されている。このものにおいて
は、各ＩＣチップに電源線、接地線等の配線を行い、全
ＩＣチップに並列に電圧を供給して、同時にバーンイン
するようにしたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、このも
のにおいては、各ＩＣチップへの電源線、接地線等の配
線を各チップ間のスクライブライン上に形成するように
している。このスクライブラインには、通常、工程管理
用のテストトランジスタ等が形成されるため、そのよう
なスクライブライン上にバーンイン用の配線を形成して
電圧供給を行うのは好ましくない。
のにおいては、各ＩＣチップへの電源線、接地線等の配
線を各チップ間のスクライブライン上に形成するように
している。このスクライブラインには、通常、工程管理
用のテストトランジスタ等が形成されるため、そのよう
なスクライブライン上にバーンイン用の配線を形成して
電圧供給を行うのは好ましくない。
【０００５】本発明は上記問題に鑑みてなされたもの
で、バーンインが行われる被バーンインウェハに対し、
これと貼り合わされるバーンイン専用ウェハによりバー
ンイン用の電圧供給を行うようにし、上記問題の解決を
図るようにすることを目的とする。
で、バーンインが行われる被バーンインウェハに対し、
これと貼り合わされるバーンイン専用ウェハによりバー
ンイン用の電圧供給を行うようにし、上記問題の解決を
図るようにすることを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、複数のＩ
Ｃチップ（８）を有する被バーンインウェハ（７）に対
し、前記複数のＩＣチップ（８）のそれぞれに対応した
位置に複数のバーンイン専用チップ（２）が形成され、
バーンインを行う時に前記被バーンインウェハ（７）と
貼り合わせ固定されるバーンイン専用ウェハ（１）であ
って、前記バーンイン専用チップ（２）のそれぞれは、
前記被バーンインウェハ（７）が貼り合わされた時に、
対応する位置のＩＣチップ（８）に電圧供給を行う電圧
供給手段（６１、６２）を有することを特徴としてい
る。
するため、請求項１に記載の発明においては、複数のＩ
Ｃチップ（８）を有する被バーンインウェハ（７）に対
し、前記複数のＩＣチップ（８）のそれぞれに対応した
位置に複数のバーンイン専用チップ（２）が形成され、
バーンインを行う時に前記被バーンインウェハ（７）と
貼り合わせ固定されるバーンイン専用ウェハ（１）であ
って、前記バーンイン専用チップ（２）のそれぞれは、
前記被バーンインウェハ（７）が貼り合わされた時に、
対応する位置のＩＣチップ（８）に電圧供給を行う電圧
供給手段（６１、６２）を有することを特徴としてい
る。
【０００７】請求項２に記載の発明では、請求項１に記
載の発明において、前記複数のバーンイン専用チップ
（２）のそれぞれの表面に、バーンイン用の電圧を供給
する配線パターン（３、４）が形成されており、この配
線パターン（３、４）に前記電圧供給手段（６１、６
２）が電気的に接続されていることを特徴としている。
請求項３に記載の発明では、請求項１又は２に記載の発
明において、前記電圧供給手段（６１、６２）は、前記
被バーンインウェハ（７）が貼り合わされた時に電気的
に接触して前記ＩＣチップ（８）に電圧供給を行う電圧
供給用バンプ（６１、６２）であることを特徴としてい
る。
載の発明において、前記複数のバーンイン専用チップ
（２）のそれぞれの表面に、バーンイン用の電圧を供給
する配線パターン（３、４）が形成されており、この配
線パターン（３、４）に前記電圧供給手段（６１、６
２）が電気的に接続されていることを特徴としている。
請求項３に記載の発明では、請求項１又は２に記載の発
明において、前記電圧供給手段（６１、６２）は、前記
被バーンインウェハ（７）が貼り合わされた時に電気的
に接触して前記ＩＣチップ（８）に電圧供給を行う電圧
供給用バンプ（６１、６２）であることを特徴としてい
る。
【０００８】請求項４に記載の発明では、請求項１乃至
３のいずれか１つに記載の発明において、前記複数のバ
ーンイン専用チップ（２）のそれぞれは、バーンイン信
号を作成するバーンイン専用回路（５）を内蔵してお
り、さらに前記被バーンインウェハ（７）が貼り合わさ
れた時に電気的に接触して前記ＩＣチップ（８）に前記
バーンイン信号を供給するバーンイン信号供給手段（６
３、６４）を有することを特徴としている。
３のいずれか１つに記載の発明において、前記複数のバ
ーンイン専用チップ（２）のそれぞれは、バーンイン信
号を作成するバーンイン専用回路（５）を内蔵してお
り、さらに前記被バーンインウェハ（７）が貼り合わさ
れた時に電気的に接触して前記ＩＣチップ（８）に前記
バーンイン信号を供給するバーンイン信号供給手段（６
３、６４）を有することを特徴としている。
【０００９】請求項５に記載の発明においては、請求項
１乃至４のいずれか１つに記載のバーンイン専用ウェハ
（１）を用いて前記被バーンインウェハ（７）のバーン
インを行うバーンイン方法であって、前記被バーンイン
ウェハ（７）を前記バーンイン専用ウェハ（１）に貼り
合わせ固定する工程と、この貼り合わせ固定された状態
にて前記バーンイン専用チップ（２）のそれぞれに前記
電圧供給手段（６１、６２）を介して電圧供給を行いバ
ーンインを行う工程とを有することを特徴としている。
１乃至４のいずれか１つに記載のバーンイン専用ウェハ
（１）を用いて前記被バーンインウェハ（７）のバーン
インを行うバーンイン方法であって、前記被バーンイン
ウェハ（７）を前記バーンイン専用ウェハ（１）に貼り
合わせ固定する工程と、この貼り合わせ固定された状態
にて前記バーンイン専用チップ（２）のそれぞれに前記
電圧供給手段（６１、６２）を介して電圧供給を行いバ
ーンインを行う工程とを有することを特徴としている。
【００１０】請求項６に記載の発明では、請求項５に記
載の発明において、前記貼り合わせ工程は、前記被バー
ンインウェハ（７）と前記バーンイン専用ウェハ（１）
の間に、異方性導電シート（１０）を介在させて両者を
貼り合わせる工程であることを特徴としている。なお、
上記各手段のカッコ内の符号は、後述する実施例記載の
具体的手段との対応関係を示すものである。
載の発明において、前記貼り合わせ工程は、前記被バー
ンインウェハ（７）と前記バーンイン専用ウェハ（１）
の間に、異方性導電シート（１０）を介在させて両者を
貼り合わせる工程であることを特徴としている。なお、
上記各手段のカッコ内の符号は、後述する実施例記載の
具体的手段との対応関係を示すものである。
【００１１】
【発明の作用効果】請求項１に記載の発明にかかるバー
ンイン専用ウェハは、複数のＩＣチップを有する被バー
ンインウェハに対し、複数のＩＣチップのそれぞれに対
応した位置に複数のバーンイン専用チップが形成された
ものである。このバーンイン専用ウェハは、バーンイン
を行う時に被バーンインウェハと貼り合わせ固定され
る。この被バーンインウェハが貼り合わされた時に、バ
ーンイン専用チップのそれぞれは、対応する位置のＩＣ
チップに電圧供給を行う。
ンイン専用ウェハは、複数のＩＣチップを有する被バー
ンインウェハに対し、複数のＩＣチップのそれぞれに対
応した位置に複数のバーンイン専用チップが形成された
ものである。このバーンイン専用ウェハは、バーンイン
を行う時に被バーンインウェハと貼り合わせ固定され
る。この被バーンインウェハが貼り合わされた時に、バ
ーンイン専用チップのそれぞれは、対応する位置のＩＣ
チップに電圧供給を行う。
【００１２】従って、被バーンインウェハのそれぞれの
ＩＣチップに対して、個々にバーンイン用の電圧供給を
行うようにしているため、スクライブライン上にバーン
イン用の配線を形成するという従来の不具合を解消する
ことができる。請求項２に記載の発明においては、複数
のバーンイン専用チップのそれぞれの表面に、バーンイ
ン用の電圧を供給する配線パターンが形成されており、
この配線パターンに電圧供給手段が電気的に接続されて
いる。
ＩＣチップに対して、個々にバーンイン用の電圧供給を
行うようにしているため、スクライブライン上にバーン
イン用の配線を形成するという従来の不具合を解消する
ことができる。請求項２に記載の発明においては、複数
のバーンイン専用チップのそれぞれの表面に、バーンイ
ン用の電圧を供給する配線パターンが形成されており、
この配線パターンに電圧供給手段が電気的に接続されて
いる。
【００１３】従って、その配線パターンを被バーンイン
ウェハでなく、バーンイン専用ウェハのバーンイン専用
チップの表面上に形成しているため、その配線パターン
を太く形成することができる。従って、配線の抵抗を極
めて低く設定できるため、被バーンインウェハの各ＩＣ
チップに安定したバーンイン用の電圧供給を行うことが
できる。
ウェハでなく、バーンイン専用ウェハのバーンイン専用
チップの表面上に形成しているため、その配線パターン
を太く形成することができる。従って、配線の抵抗を極
めて低く設定できるため、被バーンインウェハの各ＩＣ
チップに安定したバーンイン用の電圧供給を行うことが
できる。
【００１４】バーンイン専用チップからＩＣチップへの
電圧供給は、請求項３に記載のように、両ウェハに貼り
合わせ時に電圧供給を行う電圧供給用バンプを用いて行
うことができる。請求項４に記載の発明においては、各
バーンイン専用チップがバーンイン信号を作成するバー
ンイン専用回路を内蔵している。従って、被バーンイン
ウェハのそれぞれのバーンイン専用チップ側にバーンイ
ン専用回路を形成する必要がないため、その構成を簡略
化することができる。
電圧供給は、請求項３に記載のように、両ウェハに貼り
合わせ時に電圧供給を行う電圧供給用バンプを用いて行
うことができる。請求項４に記載の発明においては、各
バーンイン専用チップがバーンイン信号を作成するバー
ンイン専用回路を内蔵している。従って、被バーンイン
ウェハのそれぞれのバーンイン専用チップ側にバーンイ
ン専用回路を形成する必要がないため、その構成を簡略
化することができる。
【００１５】また、被バーンインウェハのバーンインを
行う時には、請求項５に記載の発明のように、被バーン
インウェハをバーンイン専用ウェハに貼り合わせ固定
し、バーンイン専用ウェハから被バーンインウェハに電
圧供給を行ってバーンインを行う。その際、請求項６に
記載のように、被バーンインウェハとバーンイン専用ウ
ェハの間に、異方性導電シートを介在させて両者を貼り
合わせることにより、両者の電気的接続を確実に行うこ
とができる。
行う時には、請求項５に記載の発明のように、被バーン
インウェハをバーンイン専用ウェハに貼り合わせ固定
し、バーンイン専用ウェハから被バーンインウェハに電
圧供給を行ってバーンインを行う。その際、請求項６に
記載のように、被バーンインウェハとバーンイン専用ウ
ェハの間に、異方性導電シートを介在させて両者を貼り
合わせることにより、両者の電気的接続を確実に行うこ
とができる。
【００１６】
【実施例】以下、本発明を図に示す実施例について説明
する。図１はバーンイン専用ウェハをパターン面から見
た図、図２はＡ部の拡大図、図３は図２中のＢ部の拡大
図である。バーンイン専用ウェハ１上には、後述する被
バーンインウェハ７と同じチップサイズ、ピッチのバー
ンイン専用チップ２が複数形成されており、これらのバ
ーンイン専用チップ２上に電源Ａｌパターン３、グラン
ドＡｌパターン４が図１に示すようなパターンにて形成
されている。
する。図１はバーンイン専用ウェハをパターン面から見
た図、図２はＡ部の拡大図、図３は図２中のＢ部の拡大
図である。バーンイン専用ウェハ１上には、後述する被
バーンインウェハ７と同じチップサイズ、ピッチのバー
ンイン専用チップ２が複数形成されており、これらのバ
ーンイン専用チップ２上に電源Ａｌパターン３、グラン
ドＡｌパターン４が図１に示すようなパターンにて形成
されている。
【００１７】それぞれのバーンイン専用チップ２には、
電源バンプ６１、グランドバンプ６２および複数のバー
ンイン信号バンプ６３、６４が形成されており、またそ
の内部にはバーンイン専用回路５が設けられている。な
お、電源バンプ６１、グランドバンプ６２は、電源Ａｌ
パターン３、グランドＡｌパターン４とそれぞれ電気的
に接続されており、後述する被バーンインウェハ７に電
源、グランド電圧を供給する。
電源バンプ６１、グランドバンプ６２および複数のバー
ンイン信号バンプ６３、６４が形成されており、またそ
の内部にはバーンイン専用回路５が設けられている。な
お、電源バンプ６１、グランドバンプ６２は、電源Ａｌ
パターン３、グランドＡｌパターン４とそれぞれ電気的
に接続されており、後述する被バーンインウェハ７に電
源、グランド電圧を供給する。
【００１８】バーンイン専用回路５は、図３に示すよう
に、発振回路５１、分周回路５２およびプログラマブル
ロジックアレイ回路（ＰＬＡ）５３等で構成されてお
り、電源Ａｌパターン３、グランドＡｌパターン４から
の電源供給を受けて動作する。このバーンイン専用回路
５の具体的構成を図４に示す。電源供給の開始によりパ
ワーオンリセット回路（ＰＯＲ）５４からリセット信号
が出力されと、その後、発振回路５１が発振動作する。
この発振回路５１からの発振出力は、複数のカウンタに
て構成される分周回路５２にて分周される。この分周信
号のいくつかを用いてＰＬＡ５３よりクロック（ＣＬ
Ｋ）信号とテスト（ＴＥＳＴ）信号が出力される。これ
らの信号は、バーンイン信号バンプ６３、６４より後述
する被バーンインウエハ７の対応するＩＣチップに供給
される。
に、発振回路５１、分周回路５２およびプログラマブル
ロジックアレイ回路（ＰＬＡ）５３等で構成されてお
り、電源Ａｌパターン３、グランドＡｌパターン４から
の電源供給を受けて動作する。このバーンイン専用回路
５の具体的構成を図４に示す。電源供給の開始によりパ
ワーオンリセット回路（ＰＯＲ）５４からリセット信号
が出力されと、その後、発振回路５１が発振動作する。
この発振回路５１からの発振出力は、複数のカウンタに
て構成される分周回路５２にて分周される。この分周信
号のいくつかを用いてＰＬＡ５３よりクロック（ＣＬ
Ｋ）信号とテスト（ＴＥＳＴ）信号が出力される。これ
らの信号は、バーンイン信号バンプ６３、６４より後述
する被バーンインウエハ７の対応するＩＣチップに供給
される。
【００１９】図５に、バーンイン専用ウェハ１を被バー
ンインウェハ７に貼り付けた状態を示す。また、図６に
図５中のＣ部を拡大したものを示す。バーンイン専用ウ
ェハ１は、被バーンインウェハ７より大きなサイズにて
構成されており、バーンイン専用ウェハ１上に形成され
た電源Ａｌパターン３の電源コンタクト３１およびグラ
ンドＡｌパターン４のグランドコントクト４１が、被バ
ーンインウェハ７の外周より外側に位置している。この
電源コンタクト３１、グランドコントクト４１は、バー
ンイン時に、後述する図８のハウジング１１の電源コネ
クタ１５、グランドコネクタ１６とそれぞれ電気的に接
続される。
ンインウェハ７に貼り付けた状態を示す。また、図６に
図５中のＣ部を拡大したものを示す。バーンイン専用ウ
ェハ１は、被バーンインウェハ７より大きなサイズにて
構成されており、バーンイン専用ウェハ１上に形成され
た電源Ａｌパターン３の電源コンタクト３１およびグラ
ンドＡｌパターン４のグランドコントクト４１が、被バ
ーンインウェハ７の外周より外側に位置している。この
電源コンタクト３１、グランドコントクト４１は、バー
ンイン時に、後述する図８のハウジング１１の電源コネ
クタ１５、グランドコネクタ１６とそれぞれ電気的に接
続される。
【００２０】被バーンインウェハ７には、バーンイン専
用チップ２とほぼ同サイズの被バーンインチップ（以下
単にＩＣチップという）８が複数形成されており、それ
ぞれのＩＣチップ８には電源パッド８１、グランドパッ
ド８２およびバーンイン信号パッド８３、８４が形成さ
れている。そして、バーンイン専用ウェハ１を被バーン
インウェハ７に貼りつけた状態において、ＩＣチップ８
に電源パッド８１、グランドパッド８２を介して電源が
供給される。ここで、図６中のＤ−Ｄ’断面である図７
に示すように、電源Ａｌパターン３から電源バンプ６１
を介し、さらに異方性導電シート１０を介してＩＣチッ
プ８の電源パッド８１に電気接続される。グランドパッ
ド８２およびバーンイン信号パッド８３、８４に対して
も同様にして電気接続される。なお、図中の９は保護膜
である。
用チップ２とほぼ同サイズの被バーンインチップ（以下
単にＩＣチップという）８が複数形成されており、それ
ぞれのＩＣチップ８には電源パッド８１、グランドパッ
ド８２およびバーンイン信号パッド８３、８４が形成さ
れている。そして、バーンイン専用ウェハ１を被バーン
インウェハ７に貼りつけた状態において、ＩＣチップ８
に電源パッド８１、グランドパッド８２を介して電源が
供給される。ここで、図６中のＤ−Ｄ’断面である図７
に示すように、電源Ａｌパターン３から電源バンプ６１
を介し、さらに異方性導電シート１０を介してＩＣチッ
プ８の電源パッド８１に電気接続される。グランドパッ
ド８２およびバーンイン信号パッド８３、８４に対して
も同様にして電気接続される。なお、図中の９は保護膜
である。
【００２１】上記の異方性導電シート１０は縦方向にの
み電流を流すものであり、横方向に対してはハイインピ
ーダンスになるものである。従って、各バンプ６１〜６
４による電気的接続において異方性導電シート１０を用
いてもそれらを電気的に分離した状態にすることができ
る。このように異方性導電シート１０を用いるのは、バ
ーンイン専用ウェハ１の各バンプ６１〜６４に高さバラ
ツキがあったり、ウェハに反りがあったりした場合でも
確実な電気的コンタクトがとれるようにするためであ
る。従って、確実に電気的コンタクトがとれるような場
合には、異方性導電シート１０はなくてもよい。
み電流を流すものであり、横方向に対してはハイインピ
ーダンスになるものである。従って、各バンプ６１〜６
４による電気的接続において異方性導電シート１０を用
いてもそれらを電気的に分離した状態にすることができ
る。このように異方性導電シート１０を用いるのは、バ
ーンイン専用ウェハ１の各バンプ６１〜６４に高さバラ
ツキがあったり、ウェハに反りがあったりした場合でも
確実な電気的コンタクトがとれるようにするためであ
る。従って、確実に電気的コンタクトがとれるような場
合には、異方性導電シート１０はなくてもよい。
【００２２】また、バーンイン信号バンプ６３、６４
は、ＩＣチップ８のバーンイン信号パッド８３、８４に
対してクロック信号、テスト信号を供給する。ＩＣチッ
プ８内の各素子は、テスト信号を受けてテストモードに
入り、クロック信号を受けてテスト動作を行う。この種
のテスト動作については従来周知のことであるので、そ
の説明については省略する。なお、このテスト動作のた
めの信号としては、クロック信号、テスト信号以外に他
の信号を用いてもよく、その場合には必要な数だけバー
ンイン信号パッドが設けられる。
は、ＩＣチップ８のバーンイン信号パッド８３、８４に
対してクロック信号、テスト信号を供給する。ＩＣチッ
プ８内の各素子は、テスト信号を受けてテストモードに
入り、クロック信号を受けてテスト動作を行う。この種
のテスト動作については従来周知のことであるので、そ
の説明については省略する。なお、このテスト動作のた
めの信号としては、クロック信号、テスト信号以外に他
の信号を用いてもよく、その場合には必要な数だけバー
ンイン信号パッドが設けられる。
【００２３】なお、バーンイン専用ウェハ１において、
電源Ａｌパターン３、グランドＡｌパターン４を、バー
ンイン専用チップ２のチップサイズのほぼ２分の１の幅
といった太い配線パターンにて形成できる。このため、
電源バンプ６１、グランドバンプ６２を介して被バーン
インウェハ７の各ＩＣチップ８に対して十分な電圧を供
給することができる。
電源Ａｌパターン３、グランドＡｌパターン４を、バー
ンイン専用チップ２のチップサイズのほぼ２分の１の幅
といった太い配線パターンにて形成できる。このため、
電源バンプ６１、グランドバンプ６２を介して被バーン
インウェハ７の各ＩＣチップ８に対して十分な電圧を供
給することができる。
【００２４】すなわち、特開平６ー６９２９８号公報等
に記載のように全てのＩＣチップに並列に電源を供給す
る場合、配線抵抗が高いかまたは個々のＩＣチップの消
費電流が多いと、場合によっては電源供給部分から見て
１番近いＩＣチップと１番遠いＩＣチップで数ボルトの
電圧降下が発生し、全てのＩＣチップに同一条件でバー
ンインを行うことができなくなるという問題があるが、
上記のようにバーンイン専用ウェハ１に太い電源配線の
電源Ａｌパターン３、グランドＡｌパターン４を形成す
ることにより、電源配線の抵抗を極めて低く設定でき
る。このため、複数のＩＣチップ全体に対して十分な電
源供給を行うことができ、それらの同時バーンインを確
実に行うことができる。
に記載のように全てのＩＣチップに並列に電源を供給す
る場合、配線抵抗が高いかまたは個々のＩＣチップの消
費電流が多いと、場合によっては電源供給部分から見て
１番近いＩＣチップと１番遠いＩＣチップで数ボルトの
電圧降下が発生し、全てのＩＣチップに同一条件でバー
ンインを行うことができなくなるという問題があるが、
上記のようにバーンイン専用ウェハ１に太い電源配線の
電源Ａｌパターン３、グランドＡｌパターン４を形成す
ることにより、電源配線の抵抗を極めて低く設定でき
る。このため、複数のＩＣチップ全体に対して十分な電
源供給を行うことができ、それらの同時バーンインを確
実に行うことができる。
【００２５】なお、上記バーンイン専用回路５は、全て
の被バーンインウェハにＡｌオプション等で対応できる
よう設計することが可能であり、各被バーンインウェハ
にはチップサイズ、バーンイン信号数、バーンイン信号
波形を決定するＰＬＡ５３のＡｌオプション、全バンプ
数および各バンプの配置、以上を考慮した電源、グラン
ドＡｌパターンの変更で対応できる。被バーンインウェ
ハ毎に数、配置が異なるバーンイン信号パッドに対して
の、電源、グランドＡｌパターンのレイアウトに関して
も、容易にレイアウト可能である。
の被バーンインウェハにＡｌオプション等で対応できる
よう設計することが可能であり、各被バーンインウェハ
にはチップサイズ、バーンイン信号数、バーンイン信号
波形を決定するＰＬＡ５３のＡｌオプション、全バンプ
数および各バンプの配置、以上を考慮した電源、グラン
ドＡｌパターンの変更で対応できる。被バーンインウェ
ハ毎に数、配置が異なるバーンイン信号パッドに対して
の、電源、グランドＡｌパターンのレイアウトに関して
も、容易にレイアウト可能である。
【００２６】次に、バーンインについて説明する。バー
ンインを行う場合には、図８に示す装置により行う。こ
の図８において、バーンイン専用ウェハ１に被バーンイ
ンウェハ７が貼り合わされた貼り合わせウェハをハウジ
ング１１に複数枚セッティングする。ハウジング１１の
各ウェハ収納部分の上下には、電源コネクタ１５とグラ
ンドコネクタ１６が設けられており、ハウジング１１に
ウェハがセッティングされることにより、それぞれのウ
ェハの電源コンタクト３１、グランドコントクト４１
に、電源コネクタ１５、グランドコネクタ１６がそれぞ
れ電気的に接触する。
ンインを行う場合には、図８に示す装置により行う。こ
の図８において、バーンイン専用ウェハ１に被バーンイ
ンウェハ７が貼り合わされた貼り合わせウェハをハウジ
ング１１に複数枚セッティングする。ハウジング１１の
各ウェハ収納部分の上下には、電源コネクタ１５とグラ
ンドコネクタ１６が設けられており、ハウジング１１に
ウェハがセッティングされることにより、それぞれのウ
ェハの電源コンタクト３１、グランドコントクト４１
に、電源コネクタ１５、グランドコネクタ１６がそれぞ
れ電気的に接触する。
【００２７】従って、給電装置１２からの電源が、電源
配線１３、グランド配線１４、ハウジング１１の電源コ
ネクタ１５、グランドコネクタ１６を介し、複数枚の貼
り合わせウェハに同時に供給され、バーンインが行われ
る。次に、このバーンインを行う手順を説明する。ま
ず、バーンイン専用ウェハ１を被バーンインウェハ７に
貼り合わせる。その際、上記したように確実な電気的コ
ンタクトを取る必要がある場合は、間に異方性導電シー
ト１０を挟んで貼り合わせる。この貼り合わせたウェハ
を、ウェハ専用のクリップ等で機械的に圧着し、電気的
なコンタクトを持続する。
配線１３、グランド配線１４、ハウジング１１の電源コ
ネクタ１５、グランドコネクタ１６を介し、複数枚の貼
り合わせウェハに同時に供給され、バーンインが行われ
る。次に、このバーンインを行う手順を説明する。ま
ず、バーンイン専用ウェハ１を被バーンインウェハ７に
貼り合わせる。その際、上記したように確実な電気的コ
ンタクトを取る必要がある場合は、間に異方性導電シー
ト１０を挟んで貼り合わせる。この貼り合わせたウェハ
を、ウェハ専用のクリップ等で機械的に圧着し、電気的
なコンタクトを持続する。
【００２８】この貼り合わせウェハを図８に示すハウジ
ング１１にセッティングしてバーンインを行う。すなわ
ち、ハウジング１１に貼り合わせウェハをセッティング
することにより、給電装置１２から、電源配線１３、グ
ランド配線１４、電源コネクタ１５、グランドコネクタ
１６を介し、各ウェハに電源が供給される。ＰＬＡ５３
から出力されるクロック信号、テスト信号等のバーンイ
ン信号は、バーンイン信号バンプ６３、６４→バーンイ
ン信号パッド８３、８４の経路で各ＩＣチップ８に供給
される。この状態で恒温槽（１２０°Ｃ〜１５０°Ｃ）
にハウジング１１を入れバーンインを行う。また、この
バーンインにおいて、各ＩＣチップに印加する電圧は、
５Ｖ作動のＩＣチップに対し、例えば６〜９Ｖの電圧で
ある。
ング１１にセッティングしてバーンインを行う。すなわ
ち、ハウジング１１に貼り合わせウェハをセッティング
することにより、給電装置１２から、電源配線１３、グ
ランド配線１４、電源コネクタ１５、グランドコネクタ
１６を介し、各ウェハに電源が供給される。ＰＬＡ５３
から出力されるクロック信号、テスト信号等のバーンイ
ン信号は、バーンイン信号バンプ６３、６４→バーンイ
ン信号パッド８３、８４の経路で各ＩＣチップ８に供給
される。この状態で恒温槽（１２０°Ｃ〜１５０°Ｃ）
にハウジング１１を入れバーンインを行う。また、この
バーンインにおいて、各ＩＣチップに印加する電圧は、
５Ｖ作動のＩＣチップに対し、例えば６〜９Ｖの電圧で
ある。
【００２９】バーンイン終了後にバーンイン専用ウェハ
１を取り外し、被バーンインウェハ７の各ＩＣチップ８
に対し、テスタ検査を行い、不良チップをインキング等
で選別、除去する。なお、ウェハ状態でバーンインを行
う場合、消費電流が多い不良チップが含まれていると、
その不良チップに電流が集中し、他の良品チップに適切
な電圧が印加されない可能性がある。このため、上記バ
ーンインに先立ってウェハ検査が行われる。この検査に
て不良チップとされたものについては、電源Ａｌ配列に
直列にヒューズを作り込んでおき、過大電流が流れた際
に、ヒューズが電源経路を自動的に遮断するか、あるい
は不良チップのヒューズをレーザカッター、レーザート
リミング等で遮断しておくようにしておく。従って、こ
のウェハ検査にて良品とされたチップに対してのみ上記
バーインが行われることになる。
１を取り外し、被バーンインウェハ７の各ＩＣチップ８
に対し、テスタ検査を行い、不良チップをインキング等
で選別、除去する。なお、ウェハ状態でバーンインを行
う場合、消費電流が多い不良チップが含まれていると、
その不良チップに電流が集中し、他の良品チップに適切
な電圧が印加されない可能性がある。このため、上記バ
ーンインに先立ってウェハ検査が行われる。この検査に
て不良チップとされたものについては、電源Ａｌ配列に
直列にヒューズを作り込んでおき、過大電流が流れた際
に、ヒューズが電源経路を自動的に遮断するか、あるい
は不良チップのヒューズをレーザカッター、レーザート
リミング等で遮断しておくようにしておく。従って、こ
のウェハ検査にて良品とされたチップに対してのみ上記
バーインが行われることになる。
【図１】本発明の一実施例を示すバーンイン専用ウェハ
をパターン面から見た図である。
をパターン面から見た図である。
【図２】図１中のＡ部の拡大図である。
【図３】図２中のＢ部の拡大図である。
【図４】バーンイン専用回路５の具体的構成を示す回路
図である。
図である。
【図５】バーンイン専用ウェハを被バーンインウェハに
貼り付けた状態を示す図である。
貼り付けた状態を示す図である。
【図６】図５中のＣ部の拡大図である。
【図７】図６中のＤ−Ｄ’断面図である。
【図８】バーンインを行う装置の構成図である。
１ バーンイン専用ウェハ ２ バーンイン専用チップ ３ 電源Ａｌパターン ４ グランドＡｌパターン ５ バーンイン専用回路 ７ 被バーンインウェハ ８ ＩＣチップ １０ 異方性導電シート ６１ 電源バンプ ６２ グランドバンプ ６３、６４ バーンイン信号バンプ ８１ 電源パッド ８２ グランドパッド ８３、８４ バーンイン信号パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 哲夫 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (6)
- 【請求項１】 複数のＩＣチップを有する被バーンイン
ウェハに対し、前記複数のＩＣチップのそれぞれに対応
した位置に複数のバーンイン専用チップが形成され、バ
ーンインを行う時に前記被バーンインウェハと貼り合わ
せ固定されるバーンイン専用ウェハであって、 前記バーンイン専用チップのそれぞれは、前記被バーン
インウェハが貼り合わされた時に、対応する位置のＩＣ
チップに電圧供給を行う電圧供給手段を有することを特
徴とするバーンイン専用ウェハ。 - 【請求項２】 前記複数のバーンイン専用チップのそれ
ぞれの表面に、バーンイン用の電圧を供給する配線パタ
ーンが形成されており、この配線パターンに前記電圧供
給手段が電気的に接続されていることを特徴とする請求
項１に記載のバーンイン専用ウェハ。 - 【請求項３】 前記電圧供給手段は、前記被バーンイン
ウェハが貼り合わされた時に電気的に接触して前記ＩＣ
チップに電圧供給を行う電圧供給用バンプであることを
特徴とする請求項１又は２に記載のバーンイン専用ウェ
ハ。 - 【請求項４】 前記複数のバーンイン専用チップのそれ
ぞれは、バーンイン信号を作成するバーンイン専用回路
を内蔵しており、さらに前記被バーンインウェハが貼り
合わされた時に電気的に接触して前記ＩＣチップに前記
バーンイン信号を供給するバーンイン信号供給手段を有
することを特徴とする請求項１乃至３のいずれか１つに
記載のバーンイン専用ウェハ。 - 【請求項５】 請求項１乃至４のいずれか１つに記載の
バーンイン専用ウェハを用いて前記被バーンインウェハ
のバーンインを行うバーンイン方法であって、 前記被バーンインウェハを前記バーンイン専用ウェハに
貼り合わせ固定する工程と、 この貼り合わせ固定された状態にて前記バーンイン専用
チップのそれぞれに前記電圧供給手段を介して電圧供給
を行いバーンインを行う工程とを有することを特徴とす
るバーンイン方法。 - 【請求項６】 前記貼り合わせ工程は、前記被バーンイ
ンウェハと前記バーンイン専用ウェハの間に、異方性導
電シートを介在させて両者を貼り合わせる工程であるこ
とを特徴とする請求項５に記載のバーンイン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16985894A JP3443947B2 (ja) | 1994-07-22 | 1994-07-22 | バーンイン専用ウェハおよびそれを用いたバーンイン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16985894A JP3443947B2 (ja) | 1994-07-22 | 1994-07-22 | バーンイン専用ウェハおよびそれを用いたバーンイン方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837215A true JPH0837215A (ja) | 1996-02-06 |
| JP3443947B2 JP3443947B2 (ja) | 2003-09-08 |
Family
ID=15894249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16985894A Expired - Fee Related JP3443947B2 (ja) | 1994-07-22 | 1994-07-22 | バーンイン専用ウェハおよびそれを用いたバーンイン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3443947B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525555B1 (en) | 1993-11-16 | 2003-02-25 | Formfactor, Inc. | Wafer-level burn-in and test |
| JP2005500688A (ja) * | 2001-08-13 | 2005-01-06 | ハネウェル・インターナショナル・インコーポレーテッド | 電子デバイスのウェハレベルバーンイン用システム |
| US7700379B2 (en) | 2001-08-13 | 2010-04-20 | Finisar Corporation | Methods of conducting wafer level burn-in of electronic devices |
| US7888955B2 (en) | 2007-09-25 | 2011-02-15 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled resources |
| US7944225B2 (en) * | 2008-09-26 | 2011-05-17 | Formfactor, Inc. | Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test |
| US7977959B2 (en) | 2007-09-27 | 2011-07-12 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled intelligent switches |
| US8039277B2 (en) | 2001-08-13 | 2011-10-18 | Finisar Corporation | Providing current control over wafer borne semiconductor devices using overlayer patterns |
| US8095841B2 (en) | 2008-08-19 | 2012-01-10 | Formfactor, Inc. | Method and apparatus for testing semiconductor devices with autonomous expected value generation |
| US8122309B2 (en) | 2008-03-11 | 2012-02-21 | Formfactor, Inc. | Method and apparatus for processing failures during semiconductor device testing |
| US8400176B2 (en) | 2009-08-18 | 2013-03-19 | Formfactor, Inc. | Wafer level contactor |
| US8581610B2 (en) | 2004-04-21 | 2013-11-12 | Charles A Miller | Method of designing an application specific probe card test system |
-
1994
- 1994-07-22 JP JP16985894A patent/JP3443947B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788094B2 (en) | 1993-11-16 | 2004-09-07 | Formfactor, Inc. | Wafer-level burn-in and test |
| US7078926B2 (en) | 1993-11-16 | 2006-07-18 | Formfactor, Inc. | Wafer-level burn-in and test |
| US7345493B2 (en) | 1993-11-16 | 2008-03-18 | Formfactor, Inc. | Wafer-level burn-in and test |
| US6525555B1 (en) | 1993-11-16 | 2003-02-25 | Formfactor, Inc. | Wafer-level burn-in and test |
| US8039277B2 (en) | 2001-08-13 | 2011-10-18 | Finisar Corporation | Providing current control over wafer borne semiconductor devices using overlayer patterns |
| JP2005500688A (ja) * | 2001-08-13 | 2005-01-06 | ハネウェル・インターナショナル・インコーポレーテッド | 電子デバイスのウェハレベルバーンイン用システム |
| JP2005510044A (ja) * | 2001-08-13 | 2005-04-14 | フィニザー コーポレイション | 電子デバイスのウェハレベルバーンインを実施する方法 |
| US7662650B2 (en) | 2001-08-13 | 2010-02-16 | Finisar Corporation | Providing photonic control over wafer borne semiconductor devices |
| US7700379B2 (en) | 2001-08-13 | 2010-04-20 | Finisar Corporation | Methods of conducting wafer level burn-in of electronic devices |
| US8129253B2 (en) | 2001-08-13 | 2012-03-06 | Finisar Corporation | Providing current control over wafer borne semiconductor devices using trenches |
| US8581610B2 (en) | 2004-04-21 | 2013-11-12 | Charles A Miller | Method of designing an application specific probe card test system |
| US7888955B2 (en) | 2007-09-25 | 2011-02-15 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled resources |
| US7977959B2 (en) | 2007-09-27 | 2011-07-12 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled intelligent switches |
| US8872534B2 (en) | 2007-09-27 | 2014-10-28 | Formfactor, Inc. | Method and apparatus for testing devices using serially controlled intelligent switches |
| US8122309B2 (en) | 2008-03-11 | 2012-02-21 | Formfactor, Inc. | Method and apparatus for processing failures during semiconductor device testing |
| US8095841B2 (en) | 2008-08-19 | 2012-01-10 | Formfactor, Inc. | Method and apparatus for testing semiconductor devices with autonomous expected value generation |
| US7944225B2 (en) * | 2008-09-26 | 2011-05-17 | Formfactor, Inc. | Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test |
| US8400176B2 (en) | 2009-08-18 | 2013-03-19 | Formfactor, Inc. | Wafer level contactor |
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| Publication number | Publication date |
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| JP3443947B2 (ja) | 2003-09-08 |
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