JPH0951022A - 半導体ウェハーの試験方法 - Google Patents
半導体ウェハーの試験方法Info
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- JPH0951022A JPH0951022A JP7199638A JP19963895A JPH0951022A JP H0951022 A JPH0951022 A JP H0951022A JP 7199638 A JP7199638 A JP 7199638A JP 19963895 A JP19963895 A JP 19963895A JP H0951022 A JPH0951022 A JP H0951022A
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Abstract
(57)【要約】
【課題】 半導体チップをウェハーレベルで一括して試
験する半導体装置の試験方法に関し，ウェハーレベルの
試験を効率良く行うことを目的とする。 【解決手段】 半導体ウェハーに形成された半導体チッ
プを一括して試験するウェハーレベルの試験方法におい
て，ウェハーレベルの試験以前に不良であることが確認
されている半導体チップとプローブカードの間に絶縁膜
を介在させプローブカードと半導体ウェハーとを圧接す
ることにより半導体チップを一括試験する構成を持つ。
験する半導体装置の試験方法に関し，ウェハーレベルの
試験を効率良く行うことを目的とする。 【解決手段】 半導体ウェハーに形成された半導体チッ
プを一括して試験するウェハーレベルの試験方法におい
て，ウェハーレベルの試験以前に不良であることが確認
されている半導体チップとプローブカードの間に絶縁膜
を介在させプローブカードと半導体ウェハーとを圧接す
ることにより半導体チップを一括試験する構成を持つ。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体チップをウ
ェハーレベルで一括して試験する半導体装置の試験方法
に関するものである。
ェハーレベルで一括して試験する半導体装置の試験方法
に関するものである。
【０００２】半導体ウェハーは恒温槽において加速度試
験をする。この加速度試験はバーンイン試験と言われ，
半導体ウェハーを通常使用される温度より高い温度に保
持し，通常使用される温度より高い電圧を一定時間加え
続けて不良を生じる半導体チップを見つけ出すものであ
る。
験をする。この加速度試験はバーンイン試験と言われ，
半導体ウェハーを通常使用される温度より高い温度に保
持し，通常使用される温度より高い電圧を一定時間加え
続けて不良を生じる半導体チップを見つけ出すものであ
る。
【０００３】ウェハーレベルの試験ではウェハー上の各
半導体チップに対して共通の電源線により電源供給をし
ているので，半導体チップに電源線の短絡故障があると
測定系の電源線が短絡し，不良半導体チップだけでなく
他の半導体チップに対する電源供給ができなくなる。ま
た，半導体チップに信号線の短絡故障がある場合にも不
良半導体チップだけでなく他の半導体チップにも測定装
置から信号を送ることができなくなる。このような障害
を回避するために従来より様々な方法が考えられてい
る。
半導体チップに対して共通の電源線により電源供給をし
ているので，半導体チップに電源線の短絡故障があると
測定系の電源線が短絡し，不良半導体チップだけでなく
他の半導体チップに対する電源供給ができなくなる。ま
た，半導体チップに信号線の短絡故障がある場合にも不
良半導体チップだけでなく他の半導体チップにも測定装
置から信号を送ることができなくなる。このような障害
を回避するために従来より様々な方法が考えられてい
る。
【０００４】
【従来の技術】図４は従来のバーンイン試験方法の説明
図である。図４において，１０５は恒温槽である。
図である。図４において，１０５は恒温槽である。
【０００５】１０６は測定装置である。１０７は接続線
であって，半導体チップに電源を供給する電源線，信号
の伝送を行う信号線等である。
であって，半導体チップに電源を供給する電源線，信号
の伝送を行う信号線等である。
【０００６】１１０は半導体ウェハーであって複数の半
導体チップを形成されているものである。１１１は半導
体チップである。
導体チップを形成されているものである。１１１は半導
体チップである。
【０００７】１１２はパッドであって，半導体チップの
電極である。１２１はプローブカードであって，半導体
チップ１１１のパッド１１２の位置に対応してバンプ１
２２を備えるものである。プローブカード１２１は柔軟
な前縁性の材料により作成される。
電極である。１２１はプローブカードであって，半導体
チップ１１１のパッド１１２の位置に対応してバンプ１
２２を備えるものである。プローブカード１２１は柔軟
な前縁性の材料により作成される。
【０００８】１２２はバンプであって，プローブカード
にハンダ等で形成した電極である。図４により従来のバ
ーンイン試験方法について説明する。半導体ウェハー１
１０の各半導体チップ１１１のバンプ１２２の配置に合
わせてバンプ１２２を持つプローブカード１２１を作成
する。
にハンダ等で形成した電極である。図４により従来のバ
ーンイン試験方法について説明する。半導体ウェハー１
１０の各半導体チップ１１１のバンプ１２２の配置に合
わせてバンプ１２２を持つプローブカード１２１を作成
する。
【０００９】半導体ウェハー１１０とプローブカード１
２１を恒温槽にセットし，プローブカード１２１と半導
体ウェハー１１０を圧接し，半導体ウェハー１１０の各
パッド１１２とプローブカード１２１の各バンプ１２２
を接触させる。
２１を恒温槽にセットし，プローブカード１２１と半導
体ウェハー１１０を圧接し，半導体ウェハー１１０の各
パッド１１２とプローブカード１２１の各バンプ１２２
を接触させる。
【００１０】測定装置１０６からプローブカード１２１
に接続線１０７を介して電源を供給する。また，接続線
１０７を介して，測定装置１０６と各半導体チップ１１
１の間で信号の伝送を行い，測定装置１０６は受け取っ
た信号を解析して半導体チップ１１１の良，不良を判定
する。試験の間，恒温槽１０５は通常の使用温度より高
温にし，印加電圧も通常の使用電圧より高くして，長時
間加え続けて加速度試験する。このようにして，故障を
生じる不良半導体チップを検出し，製品として出荷され
る前に除去することができる。
に接続線１０７を介して電源を供給する。また，接続線
１０７を介して，測定装置１０６と各半導体チップ１１
１の間で信号の伝送を行い，測定装置１０６は受け取っ
た信号を解析して半導体チップ１１１の良，不良を判定
する。試験の間，恒温槽１０５は通常の使用温度より高
温にし，印加電圧も通常の使用電圧より高くして，長時
間加え続けて加速度試験する。このようにして，故障を
生じる不良半導体チップを検出し，製品として出荷され
る前に除去することができる。
【００１１】このようなバーンイン試験において，前記
の問題点を解消するために従来は次のような方法が採ら
れていた。 半導体ウェハーの半導体チップ毎にスイッチ素子を
設けておき外部から電源の投入と切断を個別にできるよ
うにする。また，半導体チップ毎にヒューズが埋め込ま
れていてバーンイン試験中に半導体チップに電源ショー
トが生じた場合にはその半導体チップのヒューズに過電
流が流れてヒューズが切断し，電源が印加されなくなる
ようにする（特開昭６１−８７３４９号公報等参照）。
の問題点を解消するために従来は次のような方法が採ら
れていた。 半導体ウェハーの半導体チップ毎にスイッチ素子を
設けておき外部から電源の投入と切断を個別にできるよ
うにする。また，半導体チップ毎にヒューズが埋め込ま
れていてバーンイン試験中に半導体チップに電源ショー
トが生じた場合にはその半導体チップのヒューズに過電
流が流れてヒューズが切断し，電源が印加されなくなる
ようにする（特開昭６１−８７３４９号公報等参照）。
【００１２】 半導体チップ毎にヒューズを付けてお
き，ウェハーレベルの試験前にチップの電源ショートが
わかっている場合には，ヒューズに電流を流して切断
し，ウェハー試験中に電源ショートを生じた場合には自
動的にヒューズの切断が行われるようし，バーンイン試
験が中断されることのないようにする（特開平６−５６
７７号公報等参照）。
き，ウェハーレベルの試験前にチップの電源ショートが
わかっている場合には，ヒューズに電流を流して切断
し，ウェハー試験中に電源ショートを生じた場合には自
動的にヒューズの切断が行われるようし，バーンイン試
験が中断されることのないようにする（特開平６−５６
７７号公報等参照）。
【００１３】 ウェハーレベルの試験前に不良が判明
している半導体チップに対してはプローブカードのバン
プを最初から形成しないでおき，バーンイン試験におい
て不良半導体チップと測定装置との接続を最初からとら
ないようにする（特開平５−２１１２１９号公報等参
照）。
している半導体チップに対してはプローブカードのバン
プを最初から形成しないでおき，バーンイン試験におい
て不良半導体チップと測定装置との接続を最初からとら
ないようにする（特開平５−２１１２１９号公報等参
照）。
【００１４】
【発明が解決しようとする課題】従来の方法は，スイ
ッチ素子としてトランジスタを形成する必要があり，そ
のトランジスタは半導体チップの回路に電源電流を供給
できる程度の大きさを必要とするので形状を大きくする
必要ある。スイッチ素子は半導体ウェハーのスクライブ
領域上に形成できるが，そのためにはスクライブライン
の幅を広くしなければならず半導体ウェハーに形成する
半導体チップの大きさもしくは数に影響をあたえてい
た。
ッチ素子としてトランジスタを形成する必要があり，そ
のトランジスタは半導体チップの回路に電源電流を供給
できる程度の大きさを必要とするので形状を大きくする
必要ある。スイッチ素子は半導体ウェハーのスクライブ
領域上に形成できるが，そのためにはスクライブライン
の幅を広くしなければならず半導体ウェハーに形成する
半導体チップの大きさもしくは数に影響をあたえてい
た。
【００１５】従来の方法も，ヒューズにある程度の大
きい電流を流さなければならないのでヒューズのサイズ
を大きくする必要があった。さらに，従来の方法，
に共通する問題点は，個々の製品としても使用する電源
パッドをウェハーレベルの試験の際に使用する電源パッ
ドとして使用する場合には，チップ内部にヒューズ素子
あるいはスイッチ用のトランジスタを形成しなければな
らないためチップサイズが大きくなることである。ある
いは，ウェハーレベルの試験の際に使用する電源パッド
と個々の製品として使用する電源パッドとを別のものと
しても製品のパッケージに組み込むならば，必要な電源
パッド数よりも多くの電源パッドを必要とし，チップサ
イズを大きくせざるを得なくなる。また，前述したよう
に半導体チップ領域でない部分に電源パッド等を配置す
る場合にはスクライブライン上に電源パッドとヒューズ
素子を配置する必要があり，この場合にはスクライブ領
域として確保する部分の大きさが大きくなり，ウェハー
の利用効率が悪化する。
きい電流を流さなければならないのでヒューズのサイズ
を大きくする必要があった。さらに，従来の方法，
に共通する問題点は，個々の製品としても使用する電源
パッドをウェハーレベルの試験の際に使用する電源パッ
ドとして使用する場合には，チップ内部にヒューズ素子
あるいはスイッチ用のトランジスタを形成しなければな
らないためチップサイズが大きくなることである。ある
いは，ウェハーレベルの試験の際に使用する電源パッド
と個々の製品として使用する電源パッドとを別のものと
しても製品のパッケージに組み込むならば，必要な電源
パッド数よりも多くの電源パッドを必要とし，チップサ
イズを大きくせざるを得なくなる。また，前述したよう
に半導体チップ領域でない部分に電源パッド等を配置す
る場合にはスクライブライン上に電源パッドとヒューズ
素子を配置する必要があり，この場合にはスクライブ領
域として確保する部分の大きさが大きくなり，ウェハー
の利用効率が悪化する。
【００１６】電源以外で共通接続を行うほうが都合が良
い信号線（例えばクロック信号線）についてショートが
発生している不良をヒューズにより解決するのは，レー
ザや機械的方法等でヒューズを切断するしか方法がな
く，作業が煩雑となる。
い信号線（例えばクロック信号線）についてショートが
発生している不良をヒューズにより解決するのは，レー
ザや機械的方法等でヒューズを切断するしか方法がな
く，作業が煩雑となる。
【００１７】従来の方法は，プローブカードにバンプ
を形成するかしないかでウェハー中の被測定チップに接
続するかしないかを決めることができるので，電源ショ
ート以外に共通信号線のショートによる影響も回避でき
る。しかし，プローブカードのバンプの形成を被測定ウ
ェハー毎に行うので半導体ウェハー毎に不良半導体チッ
プに対応したバンプを備えるプローブカードを用意し，
半導体ウェハー毎にプローブカードを取り替える必要が
あるので試験効率の点から得策ではない。
を形成するかしないかでウェハー中の被測定チップに接
続するかしないかを決めることができるので，電源ショ
ート以外に共通信号線のショートによる影響も回避でき
る。しかし，プローブカードのバンプの形成を被測定ウ
ェハー毎に行うので半導体ウェハー毎に不良半導体チッ
プに対応したバンプを備えるプローブカードを用意し，
半導体ウェハー毎にプローブカードを取り替える必要が
あるので試験効率の点から得策ではない。
【００１８】上記方法以外に，不良半導体チップのパッ
ドの形状を大きく変形させてプローブカードのバンプと
コンタクトできないようにする方法もあるが，パッドを
変形させる機械的な過程を含めた処理工程を設計する必
要があり，パッドの変形も機械的精度が要求される等で
有効な方法ではない。
ドの形状を大きく変形させてプローブカードのバンプと
コンタクトできないようにする方法もあるが，パッドを
変形させる機械的な過程を含めた処理工程を設計する必
要があり，パッドの変形も機械的精度が要求される等で
有効な方法ではない。
【００１９】本発明は，ウェハーレベルの試験を効率良
く行うことのできる半導体ウェハーの試験方法を提供す
ることを目的とする。
く行うことのできる半導体ウェハーの試験方法を提供す
ることを目的とする。
【００２０】
【課題を解決するための手段】本発明は，半導体ウェハ
ーに形成された半導体チップを一括して試験するウェハ
ーレベルの試験方法において，ウェハーレベルの試験以
前に不良であることが確認されている半導体チップとプ
ローブカードの間に絶縁膜を介在させプローブカードと
半導体ウェハーとを圧接することにより半導体チップを
一括試験する構成をもつ。
ーに形成された半導体チップを一括して試験するウェハ
ーレベルの試験方法において，ウェハーレベルの試験以
前に不良であることが確認されている半導体チップとプ
ローブカードの間に絶縁膜を介在させプローブカードと
半導体ウェハーとを圧接することにより半導体チップを
一括試験する構成をもつ。
【００２１】図１は，本発明の基本構成である。図１に
おいて，１は恒温槽であって，バーンイン試験の場合に
必要とされるものである。
おいて，１は恒温槽であって，バーンイン試験の場合に
必要とされるものである。
【００２２】２は半導体ウェハーである。３は半導体チ
ップであって，半導体ウェハーに形成されたものであ
る。４は不良半導体チップである。
ップであって，半導体ウェハーに形成されたものであ
る。４は不良半導体チップである。
【００２３】５は電極であって半導体チップの電極であ
る。６は絶縁膜であって，不良半導体チップ４のパッド
のある表面を覆うものである。
る。６は絶縁膜であって，不良半導体チップ４のパッド
のある表面を覆うものである。
【００２４】１１はプローブカードであって，柔軟な材
料で作られ，表面に各半導体チップ３のパッドの位置に
対応した電極１２を備えるものである。１２は電極であ
って，プローブカード１１の電極である。
料で作られ，表面に各半導体チップ３のパッドの位置に
対応した電極１２を備えるものである。１２は電極であ
って，プローブカード１１の電極である。
【００２５】１３は外部電極であって，接続ケーブル１
４に接続される電極である。１４は接続ケーブルであっ
て，電源線，信号線であり，テスト装置１５からプロー
ブカード１１に電源を供給し，プローブカード１１とテ
スト装置１５の間の信号の伝送を行うものである。
４に接続される電極である。１４は接続ケーブルであっ
て，電源線，信号線であり，テスト装置１５からプロー
ブカード１１に電源を供給し，プローブカード１１とテ
スト装置１５の間の信号の伝送を行うものである。
【００２６】１５はテスト装置であって，各半導体チッ
プ３のウェハーレベルでの試験を行うものである。図１
の本発明の基本構成により本発明の半導体ウェハーの試
験方法の原理について説明する。
プ３のウェハーレベルでの試験を行うものである。図１
の本発明の基本構成により本発明の半導体ウェハーの試
験方法の原理について説明する。
【００２７】バーンイン試験等のウェハーレベルの試験
を開始する以前に各半導体チップ３のうち不良半導体チ
ップ４が見つかっていたとする。そのようなとき，その
不良半導体チップ４の電極５の側の表面を絶縁膜６で被
覆する。その後に，プローブカード１１の各電極１２と
それぞれに対応する半導体チップ３の電極５を接触させ
る。そして，テスト装置１５により各半導体チップ３に
電源および試験信号を供給する。
を開始する以前に各半導体チップ３のうち不良半導体チ
ップ４が見つかっていたとする。そのようなとき，その
不良半導体チップ４の電極５の側の表面を絶縁膜６で被
覆する。その後に，プローブカード１１の各電極１２と
それぞれに対応する半導体チップ３の電極５を接触させ
る。そして，テスト装置１５により各半導体チップ３に
電源および試験信号を供給する。
【００２８】各半導体チップ３から試験結果の信号が電
極１２から接続ケーブル１４を介してテスト装置１５に
伝送されるので，テスト装置１５はその信号を解析して
各半導体チップ３の良，不良等を判定する。
極１２から接続ケーブル１４を介してテスト装置１５に
伝送されるので，テスト装置１５はその信号を解析して
各半導体チップ３の良，不良等を判定する。
【００２９】本発明によれば，スイッチ素子，ヒューズ
を設けることなく不良半導体チップの表面に絶縁膜を被
覆するだけの簡単な方法でウェハーレベルの試験を確実
に行うことができるようになる。また，不良半導体チッ
プのパッドの位置に対応した位置にバンプのないプロー
ブカードを作成し，ウェハー毎にプローブカードを変更
するような煩雑な作業も必要としない。
を設けることなく不良半導体チップの表面に絶縁膜を被
覆するだけの簡単な方法でウェハーレベルの試験を確実
に行うことができるようになる。また，不良半導体チッ
プのパッドの位置に対応した位置にバンプのないプロー
ブカードを作成し，ウェハー毎にプローブカードを変更
するような煩雑な作業も必要としない。
【００３０】そのため，本発明によればウェハーレベル
の試験効率を大幅に向上させることができる。
の試験効率を大幅に向上させることができる。
【００３１】
【発明の実施の形態】図２は本発明の実施の形態の例１
を示すものであって，不良半導体チップへの絶縁膜の形
成方法と試験方法の説明図である。
を示すものであって，不良半導体チップへの絶縁膜の形
成方法と試験方法の説明図である。
【００３２】図２ (a)， (b)， (c)， (d)において，１
は恒温槽である。２は半導体ウェハーである。
は恒温槽である。２は半導体ウェハーである。
【００３３】３は半導体チップである。４は不良半導体
チップである。５はパッドであって，電極である。
チップである。５はパッドであって，電極である。
【００３４】１１はプローブカードである。プローブカ
ード１１はポリイミドと銅等の誘電体／金属薄膜，ある
いはシリコンとアルミ等の誘電体／金属薄膜から構成さ
れ，ウェハーのパッド部分と接触する所にハンダ等でバ
ンプを形成する。
ード１１はポリイミドと銅等の誘電体／金属薄膜，ある
いはシリコンとアルミ等の誘電体／金属薄膜から構成さ
れ，ウェハーのパッド部分と接触する所にハンダ等でバ
ンプを形成する。
【００３５】１２はバンプであって，プローブカード１
１の電極である。１３はプローブカード１１の外部電極
であって，接続ケーブル３１と接続するものである。
１の電極である。１３はプローブカード１１の外部電極
であって，接続ケーブル３１と接続するものである。
【００３６】２１はフォトレジストであって半導体ウェ
ハー全面にスピンコートされたものである。２２は硬化
したフォトレジストであって，光照射により硬化した部
分である。未硬化の部分は現像液により除去され，硬化
したフォトレジスト２２が残されたものである。
ハー全面にスピンコートされたものである。２２は硬化
したフォトレジストであって，光照射により硬化した部
分である。未硬化の部分は現像液により除去され，硬化
したフォトレジスト２２が残されたものである。
【００３７】半導体ウェハー２の各半導体チップ３に電
源線のショート，共通接続線のショート等が無いことが
予めわかっている場合には，プローブカード１１と半導
体ウェハー２の電気的接続を絶たねばならない部分はな
いので半導体ウェハー２に半導体チップ３に絶縁膜を被
覆する必要がない。そのため，半導体ウェハー２に絶縁
膜の被覆をすることなくプローブカード１１と半導体ウ
ェハー２を圧接してプローブカード１１のパンプと半導
体ウェハー２のパッドの電気的接続を取り，測定装置
（図示せず）により試験する。
源線のショート，共通接続線のショート等が無いことが
予めわかっている場合には，プローブカード１１と半導
体ウェハー２の電気的接続を絶たねばならない部分はな
いので半導体ウェハー２に半導体チップ３に絶縁膜を被
覆する必要がない。そのため，半導体ウェハー２に絶縁
膜の被覆をすることなくプローブカード１１と半導体ウ
ェハー２を圧接してプローブカード１１のパンプと半導
体ウェハー２のパッドの電気的接続を取り，測定装置
（図示せず）により試験する。
【００３８】半導体ウェハー２の各半導体チップ３に電
源線のショート，共通接続線のショート等があることが
予めわかっている場合には，半導体ウェハー２の全面に
スピンコート等でフォトレジスト２１を塗布する（図２
(a)参照）。次に，マスクを利用するかもしくはレーザ
ビームにより不良半導体チップ４のある領域のフォトレ
ジスト２１に光照射をし，光照射した部分を硬化させる
（図２ (b)参照）。その後に，現像等により未硬化のフ
ォトレジスト２１を除去し，硬化したフォトレジスト２
２のみを残す（図２ (c)参照）。
源線のショート，共通接続線のショート等があることが
予めわかっている場合には，半導体ウェハー２の全面に
スピンコート等でフォトレジスト２１を塗布する（図２
(a)参照）。次に，マスクを利用するかもしくはレーザ
ビームにより不良半導体チップ４のある領域のフォトレ
ジスト２１に光照射をし，光照射した部分を硬化させる
（図２ (b)参照）。その後に，現像等により未硬化のフ
ォトレジスト２１を除去し，硬化したフォトレジスト２
２のみを残す（図２ (c)参照）。
【００３９】バーンイン試験をする場合には，上記の方
法で不良半導体チップの表面を絶縁膜で被覆した半導体
ウェハー２を恒温槽１にセットし，プローブカード１１
を半導体ウェハー２に圧接する。以後，通常のバーンイ
ン試験を行う（図２ (d)参照）。
法で不良半導体チップの表面を絶縁膜で被覆した半導体
ウェハー２を恒温槽１にセットし，プローブカード１１
を半導体ウェハー２に圧接する。以後，通常のバーンイ
ン試験を行う（図２ (d)参照）。
【００４０】試験終了後は，不良半導体チップにのみ絶
縁膜が残っているので，良品の半導体チップはダイシン
グ後にそのままパッケージ処理をすることができる。な
お，上記において，絶縁膜を残す部分に光照射をするよ
うにしたが，光を照射しない部分のみが硬化するフォト
レジストの場合には，不良半導体チップ以外の部分に光
照射し，不良半導体チップには光照射しないようにす
る。
縁膜が残っているので，良品の半導体チップはダイシン
グ後にそのままパッケージ処理をすることができる。な
お，上記において，絶縁膜を残す部分に光照射をするよ
うにしたが，光を照射しない部分のみが硬化するフォト
レジストの場合には，不良半導体チップ以外の部分に光
照射し，不良半導体チップには光照射しないようにす
る。
【００４１】図３ (a)，図３ (b)は本発明の実施の形態
の例２を示すものであって，半導体チップに対応する位
置に開口部を有する絶縁膜をプローブカードと半導体ウ
ェハーの間に介在させるようにしたものである。
の例２を示すものであって，半導体チップに対応する位
置に開口部を有する絶縁膜をプローブカードと半導体ウ
ェハーの間に介在させるようにしたものである。
【００４２】図３において，２は半導体ウェハーであ
る。３は半導体チップである。
る。３は半導体チップである。
【００４３】４は不良半導体である。５はパッド（電
極）である。６は絶縁膜であって，良品の半導体チップ
に対応する位置に開口部を有し，不良半導体チップに対
応する位置には開口部を有さないものである。絶縁膜６
はポリイミド等のフィルムであり，静電気が帯電しない
ように加工処理等をする。
極）である。６は絶縁膜であって，良品の半導体チップ
に対応する位置に開口部を有し，不良半導体チップに対
応する位置には開口部を有さないものである。絶縁膜６
はポリイミド等のフィルムであり，静電気が帯電しない
ように加工処理等をする。
【００４４】１１はプローブカードである。１２はバン
プである。１３はプローブカード１１の外部電極であ
る。
プである。１３はプローブカード１１の外部電極であ
る。
【００４５】１４は接続ケーブルである。１５’は開口
部である。１７，１８，１９は開口部の無い部分であ
る。
部である。１７，１８，１９は開口部の無い部分であ
る。
【００４６】絶縁膜６をプローブカード１１の上に載せ
たとき，良品の半導体チップ３のある位置には開口部１
５’を設け，不良半導体チップ４の位置（１７，１８，
１９）には開口部を設けないようにする。そして，ウェ
ハーレベルの試験において，プローブカード１１の上に
載せ，絶縁膜６を間に介在させて半導体ウェハー２とプ
ローブカード１１を圧接する。
たとき，良品の半導体チップ３のある位置には開口部１
５’を設け，不良半導体チップ４の位置（１７，１８，
１９）には開口部を設けないようにする。そして，ウェ
ハーレベルの試験において，プローブカード１１の上に
載せ，絶縁膜６を間に介在させて半導体ウェハー２とプ
ローブカード１１を圧接する。
【００４７】
【発明の効果】本発明によれば，スイッチ素子，ヒュー
ズを設けることなく不良半導体チップの表面に絶縁膜を
被覆するだけの簡単な方法で，ウェハーに電源線のショ
ートあるいは，共通信号線のショートを起こしている半
導体チップがあっても，ウェハーレベルの測定あるいは
バーンイン試験において支障をきたすことをなくウェハ
ーレベルの試験を行うことができる。また，特別のプロ
ーブカードを作成する必要がなく，絶縁膜の厚さを薄く
することでプローブカードのバンプの変形を良品半導体
チップと不良半導体チップでほとんど変わらないように
設定でき，プローブカードの再利用性が妨げられること
がない。
ズを設けることなく不良半導体チップの表面に絶縁膜を
被覆するだけの簡単な方法で，ウェハーに電源線のショ
ートあるいは，共通信号線のショートを起こしている半
導体チップがあっても，ウェハーレベルの測定あるいは
バーンイン試験において支障をきたすことをなくウェハ
ーレベルの試験を行うことができる。また，特別のプロ
ーブカードを作成する必要がなく，絶縁膜の厚さを薄く
することでプローブカードのバンプの変形を良品半導体
チップと不良半導体チップでほとんど変わらないように
設定でき，プローブカードの再利用性が妨げられること
がない。
【００４８】そのため，本発明によればウェハーレベル
の試験を低コストでスループットを大幅に向上させるこ
とができる。
の試験を低コストでスループットを大幅に向上させるこ
とができる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す図である。
【図２】本発明の実施の形態の例１を示すものである。
【図３】本発明の実施の形態の例２を示すものである。
【図４】従来のバーンイン試験方法である。
１：恒温槽 ２：半導体ウェハー ３：半導体チップ ４：不良半導体チップ ５：電極 ６：絶縁膜 １１：プローブカード １２：電極 １３：外部電極 １４：接続ケーブル（電源線，信号線） １５：テスト装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 31/28 Ｕ
Claims (5)
- 【請求項１】 半導体ウェハーに形成された半導体チッ
プを一括して試験するウェハーレベルの試験方法におい
て，ウェハーレベルの試験以前に不良であることが確認
されている半導体チップとプローブカードの間に絶縁膜
を介在させプローブカードと半導体ウェハーとを圧接す
ることにより半導体チップを一括試験することを特徴と
する半導体ウェハーの試験方法。 - 【請求項２】 該ウェハーレベルの試験がバーンイン試
験であることを特徴とする請求項１に記載の半導体ウェ
ハーの試験方法。 - 【請求項３】 半導体チップの不良が電源線のショート
もしくは信号ピンの短絡故障であることを特徴とする請
求項１もしくは２に記載の半導体ウェハーの試験方法。 - 【請求項４】 該絶縁膜が光反応性材料により成る膜で
あって，不良半導体チップの表面に被覆したものである
ことを特徴とする請求項１，２もしくは３に記載の半導
体ウェハーの試験方法。 - 【請求項５】 該絶縁膜が半導体チップに対応する位置
に開口を有するものであって，不良半導体チップに対応
する位置には開口を設けないようにすることを特徴とす
る請求項１，２もしくは３に記載の半導体ウェハーの試
験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199638A JPH0951022A (ja) | 1995-08-04 | 1995-08-04 | 半導体ウェハーの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199638A JPH0951022A (ja) | 1995-08-04 | 1995-08-04 | 半導体ウェハーの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951022A true JPH0951022A (ja) | 1997-02-18 |
Family
ID=16411185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7199638A Pending JPH0951022A (ja) | 1995-08-04 | 1995-08-04 | 半導体ウェハーの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951022A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344490B1 (ko) * | 1997-09-18 | 2002-09-18 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 및 그 제조방법 |
| US7879532B2 (en) | 2005-07-07 | 2011-02-01 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
-
1995
- 1995-08-04 JP JP7199638A patent/JPH0951022A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344490B1 (ko) * | 1997-09-18 | 2002-09-18 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 및 그 제조방법 |
| US6455335B1 (en) | 1997-09-18 | 2002-09-24 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof including a probe test step and a burn-in test step |
| US6566150B2 (en) | 1997-09-18 | 2003-05-20 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof including a probe test step and a burn-in test step |
| US7198962B2 (en) | 1997-09-18 | 2007-04-03 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof including a probe test step and a burn-in test step |
| US7879532B2 (en) | 2005-07-07 | 2011-02-01 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |