JPH0834575B2 - 画像入出力方法および装置 - Google Patents
画像入出力方法および装置Info
- Publication number
- JPH0834575B2 JPH0834575B2 JP63246566A JP24656688A JPH0834575B2 JP H0834575 B2 JPH0834575 B2 JP H0834575B2 JP 63246566 A JP63246566 A JP 63246566A JP 24656688 A JP24656688 A JP 24656688A JP H0834575 B2 JPH0834575 B2 JP H0834575B2
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- JP
- Japan
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- image
- output
- signal
- serial
- image signal
- Prior art date
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- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高精細度テレビジョン（HDTV）の信号処理
に対応できる画像入力および出力方法と装置に関するも
のである。
に対応できる画像入力および出力方法と装置に関するも
のである。
テレビジョンのアナログ映像信号をAD変換してデジタ
ル信号とし、これをビデオメモリに記録し、各種処理を
施したりしてこれを読み出し、DA変換して映像出力を得
る装置が各分野で用いられている。
ル信号とし、これをビデオメモリに記録し、各種処理を
施したりしてこれを読み出し、DA変換して映像出力を得
る装置が各分野で用いられている。
アナログ映像信号は、水平周波数の整数倍のサンプリ
ング（標本化）周波数で標本化されてAD変換されるが、
通常サンプリング周波数はサブキャリア周波数の４倍と
されている。NTSC方式では、４×3.58＝14.32（MHz）と
なり、標本化による画素の処理速度は約70nsとなり、低
速論理回路であるTTLの伝送特性に対応でき、速度変換
も一段で済ませることができた。
ング（標本化）周波数で標本化されてAD変換されるが、
通常サンプリング周波数はサブキャリア周波数の４倍と
されている。NTSC方式では、４×3.58＝14.32（MHz）と
なり、標本化による画素の処理速度は約70nsとなり、低
速論理回路であるTTLの伝送特性に対応でき、速度変換
も一段で済ませることができた。
HDTVでは、サンプリング周波数が74.25MHz（スタジオ
規格）となり、画素の処理速度は約13nsとなってTTLの
伝送特性では伝送できなくなる。
規格）となり、画素の処理速度は約13nsとなってTTLの
伝送特性では伝送できなくなる。
本発明は、従来用いられているビデオメモリをHDTVの
ような高いサンプリング周波数にまで使用できる方法お
よび装置を提供しようとするものである。
ような高いサンプリング周波数にまで使用できる方法お
よび装置を提供しようとするものである。
本発明は、高いサンプリング周波数で標本化された画
素信号を、高速論理回路であるECL（エミッタ・カプル
ド・ロジック）等で受けてこれを速度変換し、TTLの伝
送特性の範囲まで速度を下げることにより、上記の課題
を解決するものである。
素信号を、高速論理回路であるECL（エミッタ・カプル
ド・ロジック）等で受けてこれを速度変換し、TTLの伝
送特性の範囲まで速度を下げることにより、上記の課題
を解決するものである。
すなわち、アナログ映像信号を所定の標本化周波数で
AD変換してデジタル信号としてビデオメモリに記録する
映像入力方法において、AD変換された所定の画素数の画
像信号を直列並列変換して複数の画像信号に多相化して
その各相を別個に出力させる第一の速度変換処理を行
い、それらの出力を更に直列並列変換して多相化してそ
の各相を画像信号を出力させる第二の速度変換処理を行
い、それぞれの画像信号を別個のビデオメモリに記録す
ることに特徴を有するものである。
AD変換してデジタル信号としてビデオメモリに記録する
映像入力方法において、AD変換された所定の画素数の画
像信号を直列並列変換して複数の画像信号に多相化して
その各相を別個に出力させる第一の速度変換処理を行
い、それらの出力を更に直列並列変換して多相化してそ
の各相を画像信号を出力させる第二の速度変換処理を行
い、それぞれの画像信号を別個のビデオメモリに記録す
ることに特徴を有するものである。
また、アナログ画像信号を所定の標本化周波数でAD変
換してデジタル信号としてビデオメモリに記録する映像
入力装置において、AD変換された所定の画素数の画像信
号を直列並列変換して複数の画像信号に多相化してその
各相を別個に出力させる第一の速度変換装置を具え、そ
れらの出力を更に直列並列変換して多相化してその各相
を画像信号を出力させる第二の速度変換装置を具え、そ
れぞれの画像信号を別個のビデオメモリに記録すること
に特徴を有するものである。
換してデジタル信号としてビデオメモリに記録する映像
入力装置において、AD変換された所定の画素数の画像信
号を直列並列変換して複数の画像信号に多相化してその
各相を別個に出力させる第一の速度変換装置を具え、そ
れらの出力を更に直列並列変換して多相化してその各相
を画像信号を出力させる第二の速度変換装置を具え、そ
れぞれの画像信号を別個のビデオメモリに記録すること
に特徴を有するものである。
画像出力方法および装置においても、ビデオメモリか
ら読み出された信号を上記と逆の順序で処理して、アナ
ログ画像信号を得ることができる。
ら読み出された信号を上記と逆の順序で処理して、アナ
ログ画像信号を得ることができる。
〔作用〕 第一の速度変換処理においては、約13nsの８ビットの
画像信号をECL等の高速論理回路のシフトレジスタ等で
分周して２相とする。すなわち、８ビット×２＝16ビッ
トに変換し、各相８ビットを別個に約27ns（37.125MH
z）の信号としてTTL等の低速論理回路の伝送特性に合わ
せる。
画像信号をECL等の高速論理回路のシフトレジスタ等で
分周して２相とする。すなわち、８ビット×２＝16ビッ
トに変換し、各相８ビットを別個に約27ns（37.125MH
z）の信号としてTTL等の低速論理回路の伝送特性に合わ
せる。
この速度変換された画像信号を、第二の速度変換処理
において８ビット８相の並列の画像信号に変換し、それ
ぞれ従来用いられている８相８ビットすなわち64ビット
の画像信号をビデオメモリの所定のアドレスに書き込め
ば、速度を1/16にすることができる。
において８ビット８相の並列の画像信号に変換し、それ
ぞれ従来用いられている８相８ビットすなわち64ビット
の画像信号をビデオメモリの所定のアドレスに書き込め
ば、速度を1/16にすることができる。
書き込みにおいては、直列並列変換によって速度変換
を行うが、読み出しにおいては、並列直列変換によって
逆の処理を行う。
を行うが、読み出しにおいては、並列直列変換によって
逆の処理を行う。
以下、図面を参照して、本発明の実施例について説明
する。第１図は、本発明の実施例を示すブロック図であ
る。
する。第１図は、本発明の実施例を示すブロック図であ
る。
破線で囲んだ部分10が一枚のビデオメモリのボードに
相当し、本発明においては一つのコンポーネント信号当
たり同じ構成のボードを二枚用いて１フレームの画像を
記録するが、図では一方を省略してある。ビデオメモリ
11には、書き込み、読み出しの制御を行うアービタ12、
ビデオメモリのアドレスを指定するためのマルチプレク
サ13、データの入出力のためのデータセレクタ14が接続
されている。
相当し、本発明においては一つのコンポーネント信号当
たり同じ構成のボードを二枚用いて１フレームの画像を
記録するが、図では一方を省略してある。ビデオメモリ
11には、書き込み、読み出しの制御を行うアービタ12、
ビデオメモリのアドレスを指定するためのマルチプレク
サ13、データの入出力のためのデータセレクタ14が接続
されている。
また、メモリボードには入出力２系統の処理装置を具
えており、レシーバ21、ラインカウンタ22、アドレステ
ープル23、アドレスカウンタ24が接続され、その出力が
マルチプレクサ13に入力され、書き込みアドレスの制御
を行う。同様に、レシーバ31、ラインカウンタ32、アド
レステープル33、アドレスカウンタ34が接続され、その
出力がマルチプレクサ13に入力され、読み出しアドレス
の制御を行う。
えており、レシーバ21、ラインカウンタ22、アドレステ
ープル23、アドレスカウンタ24が接続され、その出力が
マルチプレクサ13に入力され、書き込みアドレスの制御
を行う。同様に、レシーバ31、ラインカウンタ32、アド
レステープル33、アドレスカウンタ34が接続され、その
出力がマルチプレクサ13に入力され、読み出しアドレス
の制御を行う。
データレジスタ26、直列並列変換手段27、データレジ
スタ28が接続され、その出力はデータセレクタ14に入力
され、ビデオメモリ11にデータが書き込まれる。逆に、
ビデオメモリ11から読み出されたデータはデータセレク
タ14から、データレジスタ38、並列直列変換手段37、デ
ータレジスタ36を経て出力される。
スタ28が接続され、その出力はデータセレクタ14に入力
され、ビデオメモリ11にデータが書き込まれる。逆に、
ビデオメモリ11から読み出されたデータはデータセレク
タ14から、データレジスタ38、並列直列変換手段37、デ
ータレジスタ36を経て出力される。
上記のような構成のメモリーボードが二枚用いられ
る。
る。
本発明による画像入出力装置においては、画素カウン
タ41とラインカウンタ42およびAD変換器51と直列並列変
換手段52、並列直列変換手段62とDA変換器61を具えてい
る。画素カウンタ41とラインカウンタ42は同期信号発生
器となり、同期信号をレシーバ21、レシーバ31に出力す
る。
タ41とラインカウンタ42およびAD変換器51と直列並列変
換手段52、並列直列変換手段62とDA変換器61を具えてい
る。画素カウンタ41とラインカウンタ42は同期信号発生
器となり、同期信号をレシーバ21、レシーバ31に出力す
る。
AD変換器51が標本化されたアナログ画像信号をAD変換
しデジタル信号に変換するもので、その出力が直列並列
変換手段52に入力される。この直列並列変換手段52は高
速の伝送に適したECLシフトレジスタで構成され、８ビ
ットの入力が交互に振り分けられて、２相８ビット、す
なわち16ビット幅の画素信号に変換される。２相の画素
信号は８ビットずつ別個に分配され、メモリーボードの
データレジスタ26にそれぞれ入力される。
しデジタル信号に変換するもので、その出力が直列並列
変換手段52に入力される。この直列並列変換手段52は高
速の伝送に適したECLシフトレジスタで構成され、８ビ
ットの入力が交互に振り分けられて、２相８ビット、す
なわち16ビット幅の画素信号に変換される。２相の画素
信号は８ビットずつ別個に分配され、メモリーボードの
データレジスタ26にそれぞれ入力される。
分配された８ビット画素信号は第二の直列並列変換手
段27によって８倍のデータ幅に振り分けるように直列並
列変換され、８相64ビットの画素信号に変換されて、デ
ータレジスタ28、データセレクタ14を経て、ビデオメモ
リ11に書き込まれる。
段27によって８倍のデータ幅に振り分けるように直列並
列変換され、８相64ビットの画素信号に変換されて、デ
ータレジスタ28、データセレクタ14を経て、ビデオメモ
リ11に書き込まれる。
反対に読み出しの場合には、８相64ビットの画像信号
が並列直列変換手段37によって８ビットの信号に変換さ
れる。この並列直列変換手段37にはシフトレジスタを用
いればよい。別のビデオメモリから読み出されて同様の
処理を施された８ビットの画像信号とともに、16ビット
に合成されて並列直列変換手段62に入力された画像信号
は、１画素当たり８ビットの画像信号をAD変換器61に与
え、出力される。
が並列直列変換手段37によって８ビットの信号に変換さ
れる。この並列直列変換手段37にはシフトレジスタを用
いればよい。別のビデオメモリから読み出されて同様の
処理を施された８ビットの画像信号とともに、16ビット
に合成されて並列直列変換手段62に入力された画像信号
は、１画素当たり８ビットの画像信号をAD変換器61に与
え、出力される。
直列並列変換手段52と並列直列変換手段62は高速の伝
送特性を有しており、前記のHDTVの高速の信号処理を行
うことができる。これに対して、直列並列変換手段27と
並列直列変換手段37は従来からNTSC方式等で用いられて
いる比較的遅いものでもよい。
送特性を有しており、前記のHDTVの高速の信号処理を行
うことができる。これに対して、直列並列変換手段27と
並列直列変換手段37は従来からNTSC方式等で用いられて
いる比較的遅いものでもよい。
本発明によれば、従来のNTSCやPAL方式に対応したメ
モリボードを、HDTVに対応させることができ、経済的に
短時間に高速の画像信号の処理を行う事ができる。
モリボードを、HDTVに対応させることができ、経済的に
短時間に高速の画像信号の処理を行う事ができる。
また、バスラインやコネクタピンを増やす必要もな
く、カードサイズを大きくせずに済む利点もある。
く、カードサイズを大きくせずに済む利点もある。
第１図は本発明の実施例を示すブロック図である。 11……ビデオメモリ 27……直列並列変換手段 37……並列直列変換手段 52……直列並列変換手段 62……並列直列変換手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−300289（ＪＰ，Ａ)
Claims (3)
- 【請求項１】アナログ画像信号を所定の標本化周波数で
AD変換してデジタル信号としてビデオメモリに記録する
画像入力方法において、AD変換された所定の画素数の画
像信号を直列並列変換して複数の画像信号に多相化して
その各相を別個に出力させる第一の速度変換処理を行
い、それらの出力を更に直列並列変換して多相化してそ
の各相を画像信号を出力させる第二の速度変換処理を行
い、それぞれの画像信号を別個のビデオメモリに記録す
ることを特徴とする画像入力方法。 - 【請求項２】アナログ画像信号を所定の標本化周波数で
AD変換してデジタル信号としてビデオメモリに記録する
画像入力装置において、AD変換された所定の画素数の画
像信号を直列並列変換して複数の画像信号に多相化して
その各相を別個に出力させる第一の速度変換装置を具
え、それらの出力を更に直列並列変換して多相化してそ
の各相を画像信号を出力させる第二の速度変換装置を具
え、それぞれの画像信号を別個のビデオメモリに記録す
ることを特徴とする画像入力装置。 - 【請求項３】ビデオ信号に記録されたデジタル画像信号
を読み出し、DA変換してアナログ画像信号を得る画像出
力方法において、複数のビデオメモリに記録された画像
信号をそれぞれ各相の画像信号として読み出し、それら
の各相の画像信号を並列直列変換して第一の速度変換処
理を行い、当該複数の出力を入力して並列直列変換して
第二の速度変換処理を行い、その画像信号をDA変換して
アナログ画像信号を得ることを特徴とする画像出力方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246566A JPH0834575B2 (ja) | 1988-09-30 | 1988-09-30 | 画像入出力方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246566A JPH0834575B2 (ja) | 1988-09-30 | 1988-09-30 | 画像入出力方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294979A JPH0294979A (ja) | 1990-04-05 |
| JPH0834575B2 true JPH0834575B2 (ja) | 1996-03-29 |
Family
ID=17150320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246566A Expired - Lifetime JPH0834575B2 (ja) | 1988-09-30 | 1988-09-30 | 画像入出力方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834575B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594561B2 (ja) * | 1987-05-29 | 1997-03-26 | 日本電気株式会社 | 画像メモリ装置 |
-
1988
- 1988-09-30 JP JP63246566A patent/JPH0834575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0294979A (ja) | 1990-04-05 |
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