JPH0833349A - 圧電トランス駆動回路 - Google Patents
圧電トランス駆動回路Info
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- JPH0833349A JPH0833349A JP6180530A JP18053094A JPH0833349A JP H0833349 A JPH0833349 A JP H0833349A JP 6180530 A JP6180530 A JP 6180530A JP 18053094 A JP18053094 A JP 18053094A JP H0833349 A JPH0833349 A JP H0833349A
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Abstract
(57)【要約】
【目的】 圧電トランス駆動部のキャパシタ成分に起因
するスイッチング素子に流れる電流の乱れを是正し、か
つ高入力電圧時におけるデューティ比を制御して圧電ト
ランス駆動部の電荷をディスチャージすることによりト
ンジスタ、駆動トランス及び圧電トランスの損失を減少
させる。 【構成】 入力電圧ＶINとＧＮＤ間に駆動トランスＴの
１次側巻線とトランジスタＱを直列に接続している。駆
動トランスＴの２次側に発生した交流電圧を圧電トラン
ス１の駆動部１ａに印加し、昇圧した高圧の高周波電圧
を発電部１ｂから出力させ、負荷２に印加する。駆動ト
ランスＴの２次インダクタンスと駆動部１ａのキャパシ
タから成る並列共振回路を構成することにより、又電圧
検出回路４で検出した入力電圧ＶINが高くなるに従い、
トランジスタＱのオフ時間を延ばしてコレクタ−エミッ
タ電圧ＶCEとコレクタＩC がゼロクロスさせ、損失を減
少させている。
するスイッチング素子に流れる電流の乱れを是正し、か
つ高入力電圧時におけるデューティ比を制御して圧電ト
ランス駆動部の電荷をディスチャージすることによりト
ンジスタ、駆動トランス及び圧電トランスの損失を減少
させる。 【構成】 入力電圧ＶINとＧＮＤ間に駆動トランスＴの
１次側巻線とトランジスタＱを直列に接続している。駆
動トランスＴの２次側に発生した交流電圧を圧電トラン
ス１の駆動部１ａに印加し、昇圧した高圧の高周波電圧
を発電部１ｂから出力させ、負荷２に印加する。駆動ト
ランスＴの２次インダクタンスと駆動部１ａのキャパシ
タから成る並列共振回路を構成することにより、又電圧
検出回路４で検出した入力電圧ＶINが高くなるに従い、
トランジスタＱのオフ時間を延ばしてコレクタ−エミッ
タ電圧ＶCEとコレクタＩC がゼロクロスさせ、損失を減
少させている。
Description
【０００１】
【産業上の利用分野】本発明は、１次側の直流電流をオ
ン・オフするトランジスタのスイッチング動作によって
駆動する駆動トランスの２次側の出力電圧を圧電トラン
スの駆動部に印加して発電部から昇圧した高圧の高周波
電圧を出力させる圧電トランス駆動回路に関する。
ン・オフするトランジスタのスイッチング動作によって
駆動する駆動トランスの２次側の出力電圧を圧電トラン
スの駆動部に印加して発電部から昇圧した高圧の高周波
電圧を出力させる圧電トランス駆動回路に関する。
【０００２】
【従来の技術】図４は圧電トランス駆動回路を、図５は
駆動トランスの２次側を説明する回路図である。図にお
いて、１は圧電トランス、１ａは駆動部、１ｂは発電
部、２は負荷、３は発振器、Ｑはトランジスタ、Ｔは駆
動トランスである。なお、Ｌは駆動トランスＴの２次側
のインダクタンスであり、Ｃは圧電トランス１の駆動部
１ａにおけるキャパシタである。次にこの圧電トランス
駆動回路の動作を簡単に説明する。直流入力電圧ＶIN端
子とＧＮＤ端子の間に駆動トランスＴの１次側巻線とス
イッチング素子であるトランジスタＱが直列に接続され
ている。発振器３からの発振周波数に基づいてトランジ
スタＱはスイッチングを行い、駆動トランスＴの２次側
に交流電圧が発生する。この２次側に発生した交流電圧
を圧電トランス１の駆動部１ａに印加すると昇圧された
高圧の高周波電圧が発電部１ｂから出力される。この高
圧の高周波電圧が負荷２に印加される。
駆動トランスの２次側を説明する回路図である。図にお
いて、１は圧電トランス、１ａは駆動部、１ｂは発電
部、２は負荷、３は発振器、Ｑはトランジスタ、Ｔは駆
動トランスである。なお、Ｌは駆動トランスＴの２次側
のインダクタンスであり、Ｃは圧電トランス１の駆動部
１ａにおけるキャパシタである。次にこの圧電トランス
駆動回路の動作を簡単に説明する。直流入力電圧ＶIN端
子とＧＮＤ端子の間に駆動トランスＴの１次側巻線とス
イッチング素子であるトランジスタＱが直列に接続され
ている。発振器３からの発振周波数に基づいてトランジ
スタＱはスイッチングを行い、駆動トランスＴの２次側
に交流電圧が発生する。この２次側に発生した交流電圧
を圧電トランス１の駆動部１ａに印加すると昇圧された
高圧の高周波電圧が発電部１ｂから出力される。この高
圧の高周波電圧が負荷２に印加される。
【０００３】
【発明が解決しようとする課題】しかし図６に示すよう
に、従来の圧電トランス駆動回路では、圧電トランス１
の駆動部１ａのキャパシタ成分により、発振器３から矩
形波の発振周波数がトランジスタＱのベースに与えられ
ていると、トランジスタＱのコレクタ−エミッタＶCEの
形波は矩形波であり、トンジスタＱがオンする時に、ト
ランジスタＱに急峻なコレクタ電流ＩC が流れ、トンジ
スタ、駆動トランス及び圧電トランスに大きな損失が生
じ、効率が悪い、という第１の問題がある。
に、従来の圧電トランス駆動回路では、圧電トランス１
の駆動部１ａのキャパシタ成分により、発振器３から矩
形波の発振周波数がトランジスタＱのベースに与えられ
ていると、トランジスタＱのコレクタ−エミッタＶCEの
形波は矩形波であり、トンジスタＱがオンする時に、ト
ランジスタＱに急峻なコレクタ電流ＩC が流れ、トンジ
スタ、駆動トランス及び圧電トランスに大きな損失が生
じ、効率が悪い、という第１の問題がある。
【０００４】又、トランジスタＱがオンする時に圧電ト
ランス１の駆動部１ａにチャージされた電荷をトランジ
スタＱがオフ時に駆動トランスＴのフライバック電圧に
よりディスチャージしている。駆動トランスＴの１次側
の入力電圧ＶINが低い低入力時には、駆動トランスＴの
２次側インダクタンスと圧電トランス１の駆動部１ａの
キャパシタで共振状態を保っているので、トンジスタ、
駆動トランス及び圧電トランスの損失は少ない。図７に
示すように、駆動トランスＴの１次側の入力電圧ＶINが
低い低入力時には、トランジスタＱのコレクタ−エミッ
タ電圧ＶCEはスイッチング周期の約１／２の時間ｔ３は
０Ｖ以上の電圧でトランジスタＱはオフ状態であり、ト
ランジスタＱのコレクタ−エミッタ電圧ＶCEが０Ｖの間
ではトランジスタＱはオン状態であり、トランジスタＱ
に正常なコレクタ電流ＩC が流れている。
ランス１の駆動部１ａにチャージされた電荷をトランジ
スタＱがオフ時に駆動トランスＴのフライバック電圧に
よりディスチャージしている。駆動トランスＴの１次側
の入力電圧ＶINが低い低入力時には、駆動トランスＴの
２次側インダクタンスと圧電トランス１の駆動部１ａの
キャパシタで共振状態を保っているので、トンジスタ、
駆動トランス及び圧電トランスの損失は少ない。図７に
示すように、駆動トランスＴの１次側の入力電圧ＶINが
低い低入力時には、トランジスタＱのコレクタ−エミッ
タ電圧ＶCEはスイッチング周期の約１／２の時間ｔ３は
０Ｖ以上の電圧でトランジスタＱはオフ状態であり、ト
ランジスタＱのコレクタ−エミッタ電圧ＶCEが０Ｖの間
ではトランジスタＱはオン状態であり、トランジスタＱ
に正常なコレクタ電流ＩC が流れている。
【０００５】逆に、駆動トランスＴの１次側の入力電圧
ＶINが高い高入力時には、駆動トランスＴのフライバッ
ク電圧によるディスチャージ時間が延び、トランジスタ
Ｑのオン時における無効電流が増加してトンジスタ、駆
動トランス及び圧電トランスの損失が大きくなる。すな
わち、図７に示すように、トランジスタＱのコレクタ−
エミッタ電圧ＶCEはスイッチング周期の１／２を越えた
時間ｔ４でも０Ｖ以上の電圧であり、トランジスタＱの
コレクタ−エミッタ電圧ＶCEが０Ｖの間（スイッチング
周期から時間ｔ４を差し引いた時間）、トランジスタＱ
に急峻なコレクタ電流ＩC が流れている。このように、
駆動トランスの２次インダクタンスと、圧電トランス駆
動部のキャパシタで共振波形を形成しているために、入
力電圧が低い時にはトランジスタ，駆動トランス及び圧
電トランスの損失が少ないが、入力電圧が高くなると、
駆動トランスのフライバック電圧が時間が延びてトラン
ジスタ，駆動トランス及び圧電トランスに損失が生じ
る、という第２の問題がある。
ＶINが高い高入力時には、駆動トランスＴのフライバッ
ク電圧によるディスチャージ時間が延び、トランジスタ
Ｑのオン時における無効電流が増加してトンジスタ、駆
動トランス及び圧電トランスの損失が大きくなる。すな
わち、図７に示すように、トランジスタＱのコレクタ−
エミッタ電圧ＶCEはスイッチング周期の１／２を越えた
時間ｔ４でも０Ｖ以上の電圧であり、トランジスタＱの
コレクタ−エミッタ電圧ＶCEが０Ｖの間（スイッチング
周期から時間ｔ４を差し引いた時間）、トランジスタＱ
に急峻なコレクタ電流ＩC が流れている。このように、
駆動トランスの２次インダクタンスと、圧電トランス駆
動部のキャパシタで共振波形を形成しているために、入
力電圧が低い時にはトランジスタ，駆動トランス及び圧
電トランスの損失が少ないが、入力電圧が高くなると、
駆動トランスのフライバック電圧が時間が延びてトラン
ジスタ，駆動トランス及び圧電トランスに損失が生じ
る、という第２の問題がある。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、トランジスタ，駆動トランス及び圧電トラン
スでの損失を減少させた圧電トランス駆動回路を提供す
ることを目的とする。
のであり、トランジスタ，駆動トランス及び圧電トラン
スでの損失を減少させた圧電トランス駆動回路を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明による圧電トランス駆動回路は、１次側の直
流電流をオン・オフするトランジスタのスイッチング動
作によって駆動する駆動トランスの２次側の出力電圧を
圧電トランスの駆動部に印加して発電部から昇圧した高
圧の高周波電圧を出力させる圧電トランス駆動回路にお
いて、駆動トランスの２次インダクタンスと圧電トラン
スの駆動部におけるキャパシタから成る並列共振回路を
構成し、トランジスタ，駆動トランス及び圧電トランス
の損失を減少させることに特徴を有している。
に、本発明による圧電トランス駆動回路は、１次側の直
流電流をオン・オフするトランジスタのスイッチング動
作によって駆動する駆動トランスの２次側の出力電圧を
圧電トランスの駆動部に印加して発電部から昇圧した高
圧の高周波電圧を出力させる圧電トランス駆動回路にお
いて、駆動トランスの２次インダクタンスと圧電トラン
スの駆動部におけるキャパシタから成る並列共振回路を
構成し、トランジスタ，駆動トランス及び圧電トランス
の損失を減少させることに特徴を有している。
【０００８】又、本発明による他の圧電トランス駆動回
路は、１次側の直流電流をオン・オフするトランジスタ
のスイッチング動作によって駆動する駆動トランスの２
次側の出力電圧を圧電トランスの駆動部に印加して発電
部から昇圧した高圧の高周波電圧を出力させる圧電トラ
ンス駆動回路において、駆動トランスの１次側に入力電
圧を検出する電圧検出回路を設け、前記入力電圧が高く
なるに従い圧電トランスの共振周波数を高くし、かつ、
トランジスタのコレクタ−エミッタ電圧とコレクタ電流
がゼロクロスするようにトランジスタのオン・オフ時間
比を制御してトランジスタ，駆動トランス及び圧電トラ
ンスの損失を減少させることに特徴を有している。
路は、１次側の直流電流をオン・オフするトランジスタ
のスイッチング動作によって駆動する駆動トランスの２
次側の出力電圧を圧電トランスの駆動部に印加して発電
部から昇圧した高圧の高周波電圧を出力させる圧電トラ
ンス駆動回路において、駆動トランスの１次側に入力電
圧を検出する電圧検出回路を設け、前記入力電圧が高く
なるに従い圧電トランスの共振周波数を高くし、かつ、
トランジスタのコレクタ−エミッタ電圧とコレクタ電流
がゼロクロスするようにトランジスタのオン・オフ時間
比を制御してトランジスタ，駆動トランス及び圧電トラ
ンスの損失を減少させることに特徴を有している。
【０００９】
【作用】駆動トランスＱの２次インダクタンスと圧電ト
ランス１の駆動部１ａにおけるキャパシタから成る並列
共振回路を構成することにより、トランジスタ，駆動ト
ランス及び圧電トランスの損失を減少させている。な
お、共振周波数ｆ0 ＝１／２π（ＬＣ）1/2 である。
又、入力電圧ＶINのレベルを検出して、入力電圧ＶINが
高くなるに従い圧電トランスの共振周波数を高くし、か
つ、トランジスタＱのオフ時間を延ばしてオン時間を短
くし、トランジスタＱのコレクタ−エミッタ電圧ＶCEと
トランジスタＱのコレクタ電流ＩC がゼロクロスするよ
うにして、トランジスタ，駆動トランス及び圧電トラン
スの損失を減少させている。
ランス１の駆動部１ａにおけるキャパシタから成る並列
共振回路を構成することにより、トランジスタ，駆動ト
ランス及び圧電トランスの損失を減少させている。な
お、共振周波数ｆ0 ＝１／２π（ＬＣ）1/2 である。
又、入力電圧ＶINのレベルを検出して、入力電圧ＶINが
高くなるに従い圧電トランスの共振周波数を高くし、か
つ、トランジスタＱのオフ時間を延ばしてオン時間を短
くし、トランジスタＱのコレクタ−エミッタ電圧ＶCEと
トランジスタＱのコレクタ電流ＩC がゼロクロスするよ
うにして、トランジスタ，駆動トランス及び圧電トラン
スの損失を減少させている。
【００１０】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明の第１実施例における駆動トラン
スの１次側のスイッチング波形の図である。駆動トラン
スＴの２次インダクタンスと圧電トランス１の駆動部１
ａにおけるキャパシタから成る並列共振回路を構成する
ことにより、図に示すように、トランジスタＱのコレク
タ−エミッタＶCEの波形は略正弦波である。トンジスタ
Ｑのコレクタ電流ＩC にも正常な電流が流れ、トランジ
スタ，駆動トランス及び圧電トランスの損失を減少させ
ている。
明する。図１は本発明の第１実施例における駆動トラン
スの１次側のスイッチング波形の図である。駆動トラン
スＴの２次インダクタンスと圧電トランス１の駆動部１
ａにおけるキャパシタから成る並列共振回路を構成する
ことにより、図に示すように、トランジスタＱのコレク
タ−エミッタＶCEの波形は略正弦波である。トンジスタ
Ｑのコレクタ電流ＩC にも正常な電流が流れ、トランジ
スタ，駆動トランス及び圧電トランスの損失を減少させ
ている。
【００１１】図２及図３に基づいて本発明の第２実施例
を説明する。図２は圧電トランス駆動回路の回路図であ
り、図３は駆動トランスの１次側のスイッチング波形の
図である。なお図において、図４と同一符号を付したも
のはそれぞれ同一の要素を示しており、説明を省略す
る。４は電圧検出回路であり、駆動トランスＴの１次側
の入力電圧ＶINを検出する回路である。入力電圧ＶINの
レベルを検出し、入力電圧ＶINが高くなるに従い圧電ト
ランスの共振周波数を高くし、かつ、、トランジスタＱ
のオフ時間を延ばし、オン時間を短くしてトランジスタ
Ｑのコレクタ−エミッタ電圧ＶCEとトランジスタＱのコ
レクタＩC がゼロクロスするようにして、トランジス
タ，駆動トランス及び圧電トランスの損失を減少させて
いる。
を説明する。図２は圧電トランス駆動回路の回路図であ
り、図３は駆動トランスの１次側のスイッチング波形の
図である。なお図において、図４と同一符号を付したも
のはそれぞれ同一の要素を示しており、説明を省略す
る。４は電圧検出回路であり、駆動トランスＴの１次側
の入力電圧ＶINを検出する回路である。入力電圧ＶINの
レベルを検出し、入力電圧ＶINが高くなるに従い圧電ト
ランスの共振周波数を高くし、かつ、、トランジスタＱ
のオフ時間を延ばし、オン時間を短くしてトランジスタ
Ｑのコレクタ−エミッタ電圧ＶCEとトランジスタＱのコ
レクタＩC がゼロクロスするようにして、トランジス
タ，駆動トランス及び圧電トランスの損失を減少させて
いる。
【００１２】すなわち、駆動トランスＴの１次側の入力
電圧ＶINが低い低入力時には、トランジスタＱのコレク
タ−エミッタ電圧ＶCEはスイッチング周期の約１／２の
時間ｔ１の間は０Ｖ以上の電圧でトランジスタＱはオフ
状態であり、トランジスタＱのコレクタ−エミッタ電圧
ＶCEが０Ｖの間は、トランジスタＱに正常なコレクタ電
流ＩC が流れている。逆に、駆動トランスＴの１次側の
入力電圧ＶINが高い高入力時にも、トランジスタＱのコ
レクタ−エミッタ電圧ＶCEはスイッチング周期の１／２
を越えた時間ｔ２の間は０Ｖ以上の電圧であり、トラン
ジスタＱのコレクタ−エミッタ電圧ＶCEが０Ｖの間（ス
イッチング周期から時間ｔ２を差し引いた時間）、トラ
ンジスタＱに正常なコレクタ電流ＩC が流れている。こ
のように、駆動トランスＴの１次側の入力電圧ＶINが高
い高入力時には圧電トランスの共振周波数を高くし、か
つ、トランジスタＱのスイッチング周期におけるオン・
オフのデューテイ比を適切に制御することによってトラ
ンジスタ，駆動トランス及び圧電トランスの損失を減少
させている。
電圧ＶINが低い低入力時には、トランジスタＱのコレク
タ−エミッタ電圧ＶCEはスイッチング周期の約１／２の
時間ｔ１の間は０Ｖ以上の電圧でトランジスタＱはオフ
状態であり、トランジスタＱのコレクタ−エミッタ電圧
ＶCEが０Ｖの間は、トランジスタＱに正常なコレクタ電
流ＩC が流れている。逆に、駆動トランスＴの１次側の
入力電圧ＶINが高い高入力時にも、トランジスタＱのコ
レクタ−エミッタ電圧ＶCEはスイッチング周期の１／２
を越えた時間ｔ２の間は０Ｖ以上の電圧であり、トラン
ジスタＱのコレクタ−エミッタ電圧ＶCEが０Ｖの間（ス
イッチング周期から時間ｔ２を差し引いた時間）、トラ
ンジスタＱに正常なコレクタ電流ＩC が流れている。こ
のように、駆動トランスＴの１次側の入力電圧ＶINが高
い高入力時には圧電トランスの共振周波数を高くし、か
つ、トランジスタＱのスイッチング周期におけるオン・
オフのデューテイ比を適切に制御することによってトラ
ンジスタ，駆動トランス及び圧電トランスの損失を減少
させている。
【００１３】
【発明の効果】以上説明したように、本発明による圧電
トランス駆動回路は、駆動トランスの２次インダクタン
スと圧電トランスの駆動部におけるキャパシタから成る
並列共振回路を構成し、トランジスタ，駆動トランス及
び圧電トランスの損失を減少させることができる。
トランス駆動回路は、駆動トランスの２次インダクタン
スと圧電トランスの駆動部におけるキャパシタから成る
並列共振回路を構成し、トランジスタ，駆動トランス及
び圧電トランスの損失を減少させることができる。
【００１４】又、本発明による他の圧電トランス駆動回
路は、駆動トランスの１次側に入力電圧を検出する電圧
検出回路を設け、前記入力電圧が高くなるに従い圧電ト
ランスの共振周波数を高くし、かつ、トランジスタのコ
レクタ−エミッタ電圧とコレクタ電流がゼロクロスする
ようにトランジスタのオン・オフ時間比を制御してトラ
ンジスタ，駆動トランス及び圧電トランスの損失を減少
させることができる。
路は、駆動トランスの１次側に入力電圧を検出する電圧
検出回路を設け、前記入力電圧が高くなるに従い圧電ト
ランスの共振周波数を高くし、かつ、トランジスタのコ
レクタ−エミッタ電圧とコレクタ電流がゼロクロスする
ようにトランジスタのオン・オフ時間比を制御してトラ
ンジスタ，駆動トランス及び圧電トランスの損失を減少
させることができる。
【図１】本発明の第１実施例における駆動トランスの１
次側のスイッチング波形の図である。
次側のスイッチング波形の図である。
【図２】本発明の第２実施例における圧電トランス駆動
回路の回路図である。
回路の回路図である。
【図３】本発明の第２実施例における駆動トランスの１
次側のスイッチング波形の図である。
次側のスイッチング波形の図である。
【図４】圧電トランス駆動回路を説明する回路図であ
る。
る。
【図５】駆動トランスの２次側を説明する回路図であ
る。
る。
【図６】従来例における第１の駆動トランスの１次側の
スイッチング波形の図である。
スイッチング波形の図である。
【図７】従来例における第２の駆動トランスの１次側の
スイッチング波形の図である。
スイッチング波形の図である。
１ 圧電トランス １ａ 駆動部 １ｂ 発電部 ２ 負荷 ３ 発振器 ４ 電圧検出回路 Ｃ キャパシタ Ｌ インダクタンス Ｑ トランジスタ Ｔ 駆動トランス
Claims (2)
- 【請求項１】 １次側の直流電流をオン・オフするトラ
ンジスタのスイッチング動作によって駆動する駆動トラ
ンスの２次側の出力電圧を圧電トランスの駆動部に印加
して発電部から昇圧した高圧の高周波電圧を出力させる
圧電トランス駆動回路において、 駆動トランスの２次インダクタンスと圧電トランスの駆
動部におけるキャパシタから成る並列共振回路を構成
し、 トランジスタ，駆動トランス及び圧電トランスの損失を
減少させることを特徴とする圧電トランス駆動回路。 - 【請求項２】 １次側の直流電流をオン・オフするトラ
ンジスタのスイッチング動作によって駆動する駆動トラ
ンスの２次側の出力電圧を圧電トランスの駆動部に印加
して発電部から昇圧した高圧の高周波電圧を出力させる
圧電トランス駆動回路において、 駆動トランスの１次側に入力電圧を検出する電圧検出回
路を設け、 前記入力電圧が高くなるに従い圧電トランスの共振周波
数を高くし、かつ、トランジスタのコレクタ−エミッタ
電圧とコレクタ電流がゼロクロスするようにトランジス
タのオン・オフ時間比を制御してトランジスタ，駆動ト
ランス及び圧電トランスの損失を減少させることを特徴
とする圧電トランス駆動駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180530A JPH0833349A (ja) | 1994-07-08 | 1994-07-08 | 圧電トランス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180530A JPH0833349A (ja) | 1994-07-08 | 1994-07-08 | 圧電トランス駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0833349A true JPH0833349A (ja) | 1996-02-02 |
Family
ID=16084882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6180530A Pending JPH0833349A (ja) | 1994-07-08 | 1994-07-08 | 圧電トランス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866969A (en) * | 1996-10-24 | 1999-02-02 | Nec Corporation | Actuating circuit of piezoelectric transformer and actuating method thereof |
| US6087757A (en) * | 1997-06-19 | 2000-07-11 | Nec Corporation | Driving method and driving circuit of piezoelectric transformers |
-
1994
- 1994-07-08 JP JP6180530A patent/JPH0833349A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866969A (en) * | 1996-10-24 | 1999-02-02 | Nec Corporation | Actuating circuit of piezoelectric transformer and actuating method thereof |
| US6087757A (en) * | 1997-06-19 | 2000-07-11 | Nec Corporation | Driving method and driving circuit of piezoelectric transformers |
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