JPH08331197A - 多重回線制御方式 - Google Patents

多重回線制御方式

Info

Publication number
JPH08331197A
JPH08331197A JP7152805A JP15280595A JPH08331197A JP H08331197 A JPH08331197 A JP H08331197A JP 7152805 A JP7152805 A JP 7152805A JP 15280595 A JP15280595 A JP 15280595A JP H08331197 A JPH08331197 A JP H08331197A
Authority
JP
Japan
Prior art keywords
memory
transmission
processing
transmission data
control unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7152805A
Other languages
English (en)
Other versions
JP2883834B2 (ja
Inventor
Junichi Ishikawa
純一 石川
信広 ▲児▼島
Nobuhiro Kojima
Kazunori Yoshioka
和徳 吉岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
S EE I GARUFU KK
Original Assignee
S EE I GARUFU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by S EE I GARUFU KK filed Critical S EE I GARUFU KK
Priority to JP7152805A priority Critical patent/JP2883834B2/ja
Publication of JPH08331197A publication Critical patent/JPH08331197A/ja
Application granted granted Critical
Publication of JP2883834B2 publication Critical patent/JP2883834B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】 処理制御部、伝送制御手順制御部、通信制御
部を各々個別のＣＰＵに処理させることにより、ＣＰＵ
の処理速度および性能、あるいはそのＣＰＵを制御する
オペレーティングシステムに依存せず、多重回線制御時
の回線効率を格段に向上させる。 【構成】 伝送制御手順が格納されたＲＯＭ１と、網か
らの伝送データを制御する通信制御部と、通信制御部か
ら転送された伝送データを一時的に格納するメモリ１
と、伝送制御手順およびメモリ１に伝送データを格納
し、またメモリ１に格納された伝送データをメモリ２に
転送する処理を実行するＣＰＵ１とを有する伝送制御手
順制御部と、メモリ１から転送されてきた伝送データ
を、予め決められた領域に格納するメモリ２と、メモリ
２の予め決められた領域を順番に参照する処理及び自身
の処理を実行するＣＰＵ２とを有する処理制御部を有す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多重回線を制御する場
合において、処理制御、伝送制御手順制御部、通信制御
部を各々個別のＣＰＵに処理させる方式に関する。
【０００２】
【従来の技術】従来の多重回線制御方式においては、あ
る１つのＣＰＵで、処理制御及び伝送制御手順制御を行
っていた。
【０００３】
【発明が解決しようとする課題】従来の多重回線制御方
式においては、ある１つのＣＰＵで、処理制御及び伝送
制御手順制御を行っていた為、ＣＰＵの処理速度および
性能、あるいはそのＣＰＵを制御するオペレーティング
システムの影響により、多重回線制御時の回線効率が悪
化する場合があるという問題点があった。
【０００４】本発明は、処理制御部、伝送制御手順制御
部、通信制御部を各々個別のＣＰＵに処理させることに
より、ＣＰＵの処理速度および性能、あるいはそのＣＰ
Ｕを制御するオペレーティングシステムに依存せず、多
重回線制御時の回線効率を格段に向上させる方式を提供
することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、多重回線制御方式においては、処理制御部、伝送制
御手順制御部、通信制御部各々に個別のＣＰＵを配し、
実行処理を分散化している。
【０００６】また、伝送制御手順制御部においては、通
信制御部から転送された伝送データをある領域まで格納
することのできるメモリを有しており、そのメモリの領
域を越えるまで、通信制御部から転送された伝送データ
を保存している。
【０００７】また、上記のメモリに格納された伝送デー
タが領域を越える場合あるいは伝送データの終了が伝送
制御手順制御部で確認された場合、処理制御部上のメモ
リの予め決められた領域に、伝送データが伝送制御手順
制御部上のメモリより転送される。
【０００８】そして、処理制御部のメモリに、伝送制御
手順制御部上のメモリより転送された転送データが存在
する場合、あるいはしない場合に関わらず、処理制御部
のＣＰＵは予め決められた自身のメモリ領域を、伝送制
御手順制御部が存在する数に従って順番に参照し、伝送
データが存在した場合に限り自身の処理を行う。
【０００９】
【作用】上記のように構成された多重回線制御方式の処
理制御部は、多重回線の回線数に関わらず自身の領域を
順番に参照し、伝送データが存在すれば自身の処理を行
う。
【００１０】そして、伝送制御手順制御部は、多重回線
の回線数に関わらず自身が制御するある１つの回線のみ
の伝送制御手順制御を実行し、通信制御部から転送され
た伝送データをメモリ領域に格納あるいは、処理制御部
のメモリに伝送データを転送する処理を行う。
【００１１】
【実施例】実施例について図面を参照して説明すると、
図１において、ＲＯＭ１には伝送制御手順を制御するプ
ログラムが格納されており、通信が開始された場合、通
信制御部から転送された伝送データをある領域まで格納
することのできるメモリ１を有しており、そのメモリ１
の領域を越えるまで、通信制御部から転送された伝送デ
ータを保存している。
【００１２】また、上記のメモリ１に格納された伝送デ
ータが領域を越える場合あるいは伝送データの終了が伝
送制御手順制御部で確認された場合、処理制御部上のメ
モリ２の予め決められた領域に、伝送データが伝送制御
手順制御部上のメモリ１より転送される。
【００１３】そして、処理制御部のメモリ２に、伝送制
御手順制御部上のメモリ１より転送された転送データが
存在する場合、あるいはしない場合に関わらず、処理制
御部のＣＰＵ２は予め決められた自身のメモリ２領域
を、伝送制御手順制御部が存在する数に従って順番に参
照し、伝送データが存在した場合に限り自身の処理を行
う。
【００１４】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。
【００１５】処理制御部、伝送制御手順制御部、通信制
御部を各々個別のＣＰＵに処理させるため、ＣＰＵの処
理速度および性能、あるいはそのＣＰＵを制御するオペ
レーティングシステムに依存せず、多重回線制御時の回
線効率を格段に向上させることができる。
【図面の簡単な説明】
【図１】この発明の一実施例の多重回線制御方式のブロ
ック図である。
【符号の説明】
１ ＣＰＵ１ ２ メモリ１ ３ ＲＯＭ１ ４ 通信制御部 ５ ＣＰＵ２ ６ メモリ２

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 伝送制御手順が格納されたＲＯＭ１と、
    網からの伝送データを制御する通信制御部と、通信制御
    部から転送された伝送データを一時的に格納するメモリ
    １と、伝送制御手順およびメモリ１に伝送データを格納
    し、またメモリ１に格納された伝送データをメモリ２に
    転送する処理を実行するＣＰＵ１とを有する伝送制御手
    順制御部と、メモリ１から転送されてきた伝送データ
    を、予め決められた領域に格納するメモリ２と、メモリ
    ２の予め決められた領域を順番に参照する処理及び自身
    の処理を実行するＣＰＵ２とを有する処理制御部を備え
    た多重回線制御方式。
JP7152805A 1995-05-29 1995-05-29 多重回線制御装置 Expired - Lifetime JP2883834B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7152805A JP2883834B2 (ja) 1995-05-29 1995-05-29 多重回線制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7152805A JP2883834B2 (ja) 1995-05-29 1995-05-29 多重回線制御装置

Publications (2)

Publication Number Publication Date
JPH08331197A true JPH08331197A (ja) 1996-12-13
JP2883834B2 JP2883834B2 (ja) 1999-04-19

Family

ID=15548547

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7152805A Expired - Lifetime JP2883834B2 (ja) 1995-05-29 1995-05-29 多重回線制御装置

Country Status (1)

Country Link
JP (1) JP2883834B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7076626B2 (en) 2002-03-20 2006-07-11 Seiko Epson Corporation Data transfer control device, electronic instrument, and data transfer control method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02189049A (ja) * 1989-01-18 1990-07-25 Hitachi Ltd 回線制御装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02189049A (ja) * 1989-01-18 1990-07-25 Hitachi Ltd 回線制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7076626B2 (en) 2002-03-20 2006-07-11 Seiko Epson Corporation Data transfer control device, electronic instrument, and data transfer control method

Also Published As

Publication number Publication date
JP2883834B2 (ja) 1999-04-19

Similar Documents

Publication Publication Date Title
US20030014472A1 (en) Thread ending method and device and parallel processor system
JPH08331197A (ja) 多重回線制御方式
JP3531469B2 (ja) トランザクション制御方法およびその実施中継装置
JPS622747A (ja) 受信制御方式
JP3251053B2 (ja) データ通信方式
US20020010823A1 (en) Multimaster bus system and method for operating the multimaster bus system
JPH1196108A (ja) 計算機システム及びバス制御装置
JPH05134960A (ja) ローカルプロセツシング方式
JP2004213666A (ja) Ｄｍａモジュールとその操作方法
US6910119B1 (en) Instruction pipe and stall therefor to accommodate shared access to return stack buffer
JPS61848A (ja) 分散制御システムのバス選択方式
JP3637583B2 (ja) 複数プロセッサと被制御装置の制御方法
JP2845006B2 (ja) 帳票出力方法
JP2001265610A (ja) デバイス制御方法
JPH02144749A (ja) データ処理装置
JPH0391339A (ja) 通信制御装置
JP3362673B2 (ja) チャネルコントロール装置
JPH02114294A (ja) グラフィックディスプレイ装置
JPH04178750A (ja) 情報処理装置
JPH10105413A (ja) 割込処理システム
JPH02219158A (ja) Ｓｃｓｉインターフェイス回路
JPH0855074A (ja) 入出力処理方式
JP2000099453A (ja) 入出力制御装置及びｄｍａ転送制御方法
JPH04543A (ja) 入出力処理制御方式
JPH04191949A (ja) 高速コマンドチェイン制御方式

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080205

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080205

Year of fee payment: 9

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090205

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100205

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110205

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120205

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140205

Year of fee payment: 15

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term