JPH08330550A - 不揮発性半導体メモリ装置とその製造方法 - Google Patents
不揮発性半導体メモリ装置とその製造方法Info
- Publication number
- JPH08330550A JPH08330550A JP7158664A JP15866495A JPH08330550A JP H08330550 A JPH08330550 A JP H08330550A JP 7158664 A JP7158664 A JP 7158664A JP 15866495 A JP15866495 A JP 15866495A JP H08330550 A JPH08330550 A JP H08330550A
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Abstract
(57)【要約】
【目的】 スタックゲートとその上に形成されるメタル
配線の間の層間絶縁膜の平坦性を改善する。 【構成】 Ｐ型シリコン基板３０に素子分離用のフィー
ルド酸化膜３２が形成され、ドレイン拡散領域３６ｄが
ワードライン方向にフィールド酸化膜３２により分離さ
れ、ソース拡散領域３６ｓはワードライン方向に連続し
て形成されている。ゲート酸化膜上にはスタックゲート
が形成されている。スタックゲートの表面及びスタック
ゲートで被われていない基板表面がシリコン酸化膜４４
で被われ、そのシリコン酸化膜４４及びフィールド酸化
膜３２上には、隣接するワードライン間の間隔部に３層
目のポリシリコン層４６が形成されている。スタックゲ
ート及び３層目ポリシリコン層４６、並びに周辺トラン
ジスタのゲート電極上には、ＮＳＧ膜４８を介してＢＰ
ＳＧ膜５０が形成されている。
配線の間の層間絶縁膜の平坦性を改善する。 【構成】 Ｐ型シリコン基板３０に素子分離用のフィー
ルド酸化膜３２が形成され、ドレイン拡散領域３６ｄが
ワードライン方向にフィールド酸化膜３２により分離さ
れ、ソース拡散領域３６ｓはワードライン方向に連続し
て形成されている。ゲート酸化膜上にはスタックゲート
が形成されている。スタックゲートの表面及びスタック
ゲートで被われていない基板表面がシリコン酸化膜４４
で被われ、そのシリコン酸化膜４４及びフィールド酸化
膜３２上には、隣接するワードライン間の間隔部に３層
目のポリシリコン層４６が形成されている。スタックゲ
ート及び３層目ポリシリコン層４６、並びに周辺トラン
ジスタのゲート電極上には、ＮＳＧ膜４８を介してＢＰ
ＳＧ膜５０が形成されている。
Description
【０００１】
【産業上の利用分野】本発明はフローティングゲートと
コントロールゲートからなる２層ポリシリコン・スタッ
クゲートを有するＥＰＲＯＭやＥＥＰＲＯＭなどの不揮
発性半導体メモリ素子を備えたメモリ装置とその製造方
法に関するものである。
コントロールゲートからなる２層ポリシリコン・スタッ
クゲートを有するＥＰＲＯＭやＥＥＰＲＯＭなどの不揮
発性半導体メモリ素子を備えたメモリ装置とその製造方
法に関するものである。
【０００２】
【従来の技術】２層ポリシリコン・スタックゲートを有
する不揮発性半導体メモリ装置では、微細化に伴なって
２層ポリシリコン部の段差のアスペクト比が大きくなっ
てきている。その結果、スタックゲートを覆う層間絶縁
膜を形成しその上にメタル配線を形成する際の層間絶縁
膜の平坦性が劣化して、メタル配線の歩留まりが低下す
る問題が生じてきている。このような問題の解決方法と
して、段差被覆性に優れたＯ3−ＴＥＯＳ（テトラエチ
ルオルソシリケート； Tetra-Ethyl-Ortho-Silicate ）
法によるＢＰＳＧ膜（ボロン・リン含有シリコン酸化
膜）を層間絶縁膜とする方法や、図１のようにＢＰＳＧ
膜１８上にさらにＳＯＧ（スピン・オン・ガラス）膜を
形成してＢＰＳＧ膜１８の表面の凹み部にＳＯＧ膜２０
を残す方法などによって、層間絶縁膜の表面を平坦化す
る方法が行なわれている。図１では、基板２上のゲート
酸化膜４上にフローティングゲート６、その上に層間絶
縁膜８、さらにその上にコントロールゲート１０が積層
されてスタックゲートが形成されており、スタックゲー
トの周囲及びソース１２、ドレイン１４上に酸化膜を介
してＮＳＧ膜（不純物を含んでいないシリコン酸化膜）
１６及びＢＰＳＧ膜１８からなる層間絶縁膜が形成さ
れ、ＢＰＳＧ膜１８の凹み部分にＳＯＧ膜２０が残って
表面を平坦化している。３は素子分離領域である。
する不揮発性半導体メモリ装置では、微細化に伴なって
２層ポリシリコン部の段差のアスペクト比が大きくなっ
てきている。その結果、スタックゲートを覆う層間絶縁
膜を形成しその上にメタル配線を形成する際の層間絶縁
膜の平坦性が劣化して、メタル配線の歩留まりが低下す
る問題が生じてきている。このような問題の解決方法と
して、段差被覆性に優れたＯ3−ＴＥＯＳ（テトラエチ
ルオルソシリケート； Tetra-Ethyl-Ortho-Silicate ）
法によるＢＰＳＧ膜（ボロン・リン含有シリコン酸化
膜）を層間絶縁膜とする方法や、図１のようにＢＰＳＧ
膜１８上にさらにＳＯＧ（スピン・オン・ガラス）膜を
形成してＢＰＳＧ膜１８の表面の凹み部にＳＯＧ膜２０
を残す方法などによって、層間絶縁膜の表面を平坦化す
る方法が行なわれている。図１では、基板２上のゲート
酸化膜４上にフローティングゲート６、その上に層間絶
縁膜８、さらにその上にコントロールゲート１０が積層
されてスタックゲートが形成されており、スタックゲー
トの周囲及びソース１２、ドレイン１４上に酸化膜を介
してＮＳＧ膜（不純物を含んでいないシリコン酸化膜）
１６及びＢＰＳＧ膜１８からなる層間絶縁膜が形成さ
れ、ＢＰＳＧ膜１８の凹み部分にＳＯＧ膜２０が残って
表面を平坦化している。３は素子分離領域である。
【０００３】そのうち、Ｏ3−ＴＥＯＳ法によるＢＰＳ
Ｇ膜は、膜中に有機物や水分が存在し、それがデバイス
に悪影響を与えることが知られている。ＢＰＳＧ膜上の
凹み部分にＳＯＧ膜２０を残す方法は、ＳＯＧ膜２０の
厚さがある膜厚以上になると後工程の熱処理時にＳＯＧ
膜表面にクラック２２が発生し、メタル配線がショート
する問題が発生する。
Ｇ膜は、膜中に有機物や水分が存在し、それがデバイス
に悪影響を与えることが知られている。ＢＰＳＧ膜上の
凹み部分にＳＯＧ膜２０を残す方法は、ＳＯＧ膜２０の
厚さがある膜厚以上になると後工程の熱処理時にＳＯＧ
膜表面にクラック２２が発生し、メタル配線がショート
する問題が発生する。
【０００４】そのため、ＳＯＧ膜２０のクラック耐性を
上げるためにＳＯＧ膜２０にリンを含有させることが報
告されている（1994 VMIC Conference, 1994 ISMIC 103
/94/0209 参照）。しかし、その場合でもスタックゲー
ト間の間隔（段差スペース）がある範囲のときは、やは
りクラックが発生しやすいことが本発明者の実験により
分かってきた。そのようなクラックが発生しないように
段差スペースを設計することも考えられるが、デバイス
特性の点からは一般的ではない。
上げるためにＳＯＧ膜２０にリンを含有させることが報
告されている（1994 VMIC Conference, 1994 ISMIC 103
/94/0209 参照）。しかし、その場合でもスタックゲー
ト間の間隔（段差スペース）がある範囲のときは、やは
りクラックが発生しやすいことが本発明者の実験により
分かってきた。そのようなクラックが発生しないように
段差スペースを設計することも考えられるが、デバイス
特性の点からは一般的ではない。
【０００５】
【発明が解決しようとする課題】本発明はデバイスの信
頼性に悪影響を与えない従来の層間絶縁膜を使いなが
ら、微細化された２層ポリシリコン構造を有する不揮発
性半導体メモリ装置の２層ポリシリコン・スタックゲー
トとその上に形成されるメタル配線の間の層間絶縁膜の
平坦性を改善することを目的とするものである。
頼性に悪影響を与えない従来の層間絶縁膜を使いなが
ら、微細化された２層ポリシリコン構造を有する不揮発
性半導体メモリ装置の２層ポリシリコン・スタックゲー
トとその上に形成されるメタル配線の間の層間絶縁膜の
平坦性を改善することを目的とするものである。
【０００６】
【課題を解決するための手段】本発明は２層ポリシリコ
ン・スタックゲートを有する不揮発性半導体メモリ素子
のスタックゲートのコントロールゲートを兼ねるワード
ラインが互いに並列に形成され、ソース拡散領域はワー
ドラインに沿った複数のメモリ素子で連続し、ドレイン
拡散領域は素子分離領域によりワードライン方向に分離
されているメモリ領域を有する不揮発性半導体メモリ装
置であって、各ワードライン間隔部にそれらの２層ポリ
シリコンとは絶縁膜により電気的に絶縁された第３のポ
リシリコン層がワードラインと並列に形成されている。
ン・スタックゲートを有する不揮発性半導体メモリ素子
のスタックゲートのコントロールゲートを兼ねるワード
ラインが互いに並列に形成され、ソース拡散領域はワー
ドラインに沿った複数のメモリ素子で連続し、ドレイン
拡散領域は素子分離領域によりワードライン方向に分離
されているメモリ領域を有する不揮発性半導体メモリ装
置であって、各ワードライン間隔部にそれらの２層ポリ
シリコンとは絶縁膜により電気的に絶縁された第３のポ
リシリコン層がワードラインと並列に形成されている。
【０００７】第３のポリシリコン層はソース拡散領域上
ではワードラインに沿って連続しており、好ましい態様
では、ソース抵抗を低減するためにソース拡散領域上の
第３のポリシリコン層はコンタクトホールを介してソー
ス拡散領域と導通している。また、一態様ではドレイン
拡散領域を挾むワードライン間隔部ではドレイン拡散領
域上のコンタクトホール形成部を除いて形成されてお
り、ドレイン拡散領域にはコンタクトホールを介してビ
ットラインのメタル配線が接続されており、他の態様で
はドレイン拡散領域にはコンタクトホールが形成され、
ドレイン拡散領域を挾むワードライン間隔部では第３の
ポリシリコン層がワードラインに沿って連続し、かつそ
のコンタクトホールを介してドレイン拡散領域と接続さ
れており、ドレイン拡散領域はその上の第３のポリシリ
コン層を介してビットラインのメタル配線と接続されて
いる。
ではワードラインに沿って連続しており、好ましい態様
では、ソース抵抗を低減するためにソース拡散領域上の
第３のポリシリコン層はコンタクトホールを介してソー
ス拡散領域と導通している。また、一態様ではドレイン
拡散領域を挾むワードライン間隔部ではドレイン拡散領
域上のコンタクトホール形成部を除いて形成されてお
り、ドレイン拡散領域にはコンタクトホールを介してビ
ットラインのメタル配線が接続されており、他の態様で
はドレイン拡散領域にはコンタクトホールが形成され、
ドレイン拡散領域を挾むワードライン間隔部では第３の
ポリシリコン層がワードラインに沿って連続し、かつそ
のコンタクトホールを介してドレイン拡散領域と接続さ
れており、ドレイン拡散領域はその上の第３のポリシリ
コン層を介してビットラインのメタル配線と接続されて
いる。
【０００８】これらのポリシリコン層上に層間絶縁膜を
形成し、その層間絶縁膜の凹み部分にＳＯＧ膜を形成し
て層間絶縁膜表面を平坦化する場合には、そのＳＯＧ膜
にクラックが発生するのを防止するためにはワードライ
ンと第３のポリシリコン層との間隔を１.４μｍ未満と
するか、又は２.０μｍより大きくするのが好ましい。
形成し、その層間絶縁膜の凹み部分にＳＯＧ膜を形成し
て層間絶縁膜表面を平坦化する場合には、そのＳＯＧ膜
にクラックが発生するのを防止するためにはワードライ
ンと第３のポリシリコン層との間隔を１.４μｍ未満と
するか、又は２.０μｍより大きくするのが好ましい。
【０００９】本発明の製造方法は、次の工程（Ａ）から
（Ｆ）を含んでいる。（Ａ）半導体基板に素子分離領域
を形成した後、メモリ領域のゲート絶縁膜を形成する工
程、（Ｂ）メモリ領域のゲート絶縁膜上にコントロール
ゲートを兼ねるワードラインが互いに並列に形成された
２層ポリシリコン・スタックゲートを形成する工程、
（Ｃ）メモリ領域のソース拡散領域はワードラインに沿
った複数のメモリ素子で連続し、ドレイン拡散領域は前
記素子分離領域によりワードライン方向に分離されてい
るソース・ドレイン領域を形成する工程、（Ｄ）周辺ト
ランジスタ領域ではゲート絶縁膜を形成するとともに、
メモリ領域ではスタックゲートの周囲及び基板上に酸化
膜を形成する熱酸化工程、（Ｅ）第３層目のポリシリコ
ン層を堆積し、周辺トランジスタのゲート電極と、メモ
リ領域ではワードラインと並列に形成されたポリシリコ
ン層を形成するパターン化工程、（Ｆ）周辺トランジス
タのソース・ドレイン領域を形成する工程。好ましい態
様では、上記の熱酸化工程（Ｄ）とパターン化工程
（Ｅ）での第３層目ポリシリコン層の堆積との間に、写
真製版とエッチングによりメモリ領域のソース拡散領域
とドレイン拡散領域の一方又は両方にコンタクトホール
を形成する工程をさらに含んでいる。
（Ｆ）を含んでいる。（Ａ）半導体基板に素子分離領域
を形成した後、メモリ領域のゲート絶縁膜を形成する工
程、（Ｂ）メモリ領域のゲート絶縁膜上にコントロール
ゲートを兼ねるワードラインが互いに並列に形成された
２層ポリシリコン・スタックゲートを形成する工程、
（Ｃ）メモリ領域のソース拡散領域はワードラインに沿
った複数のメモリ素子で連続し、ドレイン拡散領域は前
記素子分離領域によりワードライン方向に分離されてい
るソース・ドレイン領域を形成する工程、（Ｄ）周辺ト
ランジスタ領域ではゲート絶縁膜を形成するとともに、
メモリ領域ではスタックゲートの周囲及び基板上に酸化
膜を形成する熱酸化工程、（Ｅ）第３層目のポリシリコ
ン層を堆積し、周辺トランジスタのゲート電極と、メモ
リ領域ではワードラインと並列に形成されたポリシリコ
ン層を形成するパターン化工程、（Ｆ）周辺トランジス
タのソース・ドレイン領域を形成する工程。好ましい態
様では、上記の熱酸化工程（Ｄ）とパターン化工程
（Ｅ）での第３層目ポリシリコン層の堆積との間に、写
真製版とエッチングによりメモリ領域のソース拡散領域
とドレイン拡散領域の一方又は両方にコンタクトホール
を形成する工程をさらに含んでいる。
【００１０】
【作用】ワードラインと並列に第３のポリシリコン層が
形成されているので、ワードラインとその上に形成され
るメタル配線との間の層間絶縁膜の表面のアスペクト比
が小さくなり、平坦性が改善される。ソース拡散領域上
にコンタクトホールを設けてその上に形成された第３の
ポリシリコン層と導通させることにより、ソース抵抗が
減少し、メモリの書込み特性が向上し、オン電流が増大
する。ドレイン拡散領域にもコンタクトホールを設け
て、その上に第３のポリシリコン層を設けてメタル配線
とドレイン拡散領域との接続をその第３のポリシリコン
層を介して行なうようにすれば、ドレイン拡散上の酸化
膜は２０００Å以下と薄くできるので、微細なコンタク
トホールを形成することができ、また３層目のポリシリ
コン層がパット構造になるので、その３層目のポリシリ
コン層とメタル配線との間の層間絶縁膜のコンタクトホ
ールとワードラインエッジとの距離を縮小することがで
きる。
形成されているので、ワードラインとその上に形成され
るメタル配線との間の層間絶縁膜の表面のアスペクト比
が小さくなり、平坦性が改善される。ソース拡散領域上
にコンタクトホールを設けてその上に形成された第３の
ポリシリコン層と導通させることにより、ソース抵抗が
減少し、メモリの書込み特性が向上し、オン電流が増大
する。ドレイン拡散領域にもコンタクトホールを設け
て、その上に第３のポリシリコン層を設けてメタル配線
とドレイン拡散領域との接続をその第３のポリシリコン
層を介して行なうようにすれば、ドレイン拡散上の酸化
膜は２０００Å以下と薄くできるので、微細なコンタク
トホールを形成することができ、また３層目のポリシリ
コン層がパット構造になるので、その３層目のポリシリ
コン層とメタル配線との間の層間絶縁膜のコンタクトホ
ールとワードラインエッジとの距離を縮小することがで
きる。
【００１１】
【実施例】図２は第１の実施例を表わす。（Ａ）はワー
ドラインと第３のポリシリコン層の配置を示す平面図、
（Ｂ）は（Ａ）のＹ−Ｙ´線位置での断面図を層間絶縁
膜まで含めて示したものである。Ｐ型シリコン基板３０
に素子分離用のフィールド酸化膜３２が形成され、ドレ
イン拡散領域３６ｄがワードライン方向（（Ａ）で縦方
向）にフィールド酸化膜３２により分離されており、ソ
ース拡散領域３６ｓはワードライン方向に連続して形成
されている。ゲート酸化膜（（Ｂ）では現われていな
い）が基板上に形成され、そのゲート酸化膜上にはメモ
リセルごとに分離された１層目ポリシリコン層によるフ
ローティングゲート３８が形成され、その上に絶縁膜４
０を介して２層目ポリシリコン層によるコントロールゲ
ート４２が形成されて、スタックゲートを構成してい
る。コントロールゲート４２は（Ａ）では縦方向の複数
のメモリセルで連続して形成されており、ワード線を兼
ねて互いに並列に形成されている。スタックゲートの表
面及びスタックゲートで被われていない基板表面が５０
０〜２０００Åのシリコン酸化膜４４で被われ、そのシ
リコン酸化膜４４及びフィールド酸化膜３２上には、隣
接するワードライン間の間隔部に３層目のポリシリコン
層４６が形成されている。３層目のポリシリコン層４６
は例えば膜厚が３５００Åで、リンなどの不純物が導入
されて低抵抗化されたものであり、周辺トランジスタ部
のゲート電極を構成しているのと同じポリシリコン層を
パターン化することにより形成されたものである。
ドラインと第３のポリシリコン層の配置を示す平面図、
（Ｂ）は（Ａ）のＹ−Ｙ´線位置での断面図を層間絶縁
膜まで含めて示したものである。Ｐ型シリコン基板３０
に素子分離用のフィールド酸化膜３２が形成され、ドレ
イン拡散領域３６ｄがワードライン方向（（Ａ）で縦方
向）にフィールド酸化膜３２により分離されており、ソ
ース拡散領域３６ｓはワードライン方向に連続して形成
されている。ゲート酸化膜（（Ｂ）では現われていな
い）が基板上に形成され、そのゲート酸化膜上にはメモ
リセルごとに分離された１層目ポリシリコン層によるフ
ローティングゲート３８が形成され、その上に絶縁膜４
０を介して２層目ポリシリコン層によるコントロールゲ
ート４２が形成されて、スタックゲートを構成してい
る。コントロールゲート４２は（Ａ）では縦方向の複数
のメモリセルで連続して形成されており、ワード線を兼
ねて互いに並列に形成されている。スタックゲートの表
面及びスタックゲートで被われていない基板表面が５０
０〜２０００Åのシリコン酸化膜４４で被われ、そのシ
リコン酸化膜４４及びフィールド酸化膜３２上には、隣
接するワードライン間の間隔部に３層目のポリシリコン
層４６が形成されている。３層目のポリシリコン層４６
は例えば膜厚が３５００Åで、リンなどの不純物が導入
されて低抵抗化されたものであり、周辺トランジスタ部
のゲート電極を構成しているのと同じポリシリコン層を
パターン化することにより形成されたものである。
【００１２】スタックゲート及び３層目ポリシリコン層
４６、並びに周辺トランジスタのゲート電極上には、Ｎ
ＳＧ膜４８を介してＢＰＳＧ膜５０が形成されている。
ＢＰＳＧ膜５０上の凹み部にはさらにＳＯＧ膜５２が形
成されている。メモリ領域における第３層目のポリシリ
コン層４６は、ソース拡散領域３６ｓ上ではワードライ
ンに沿って複数のメモリセルに共通に延びる帯状パター
ン４６ｓとして形成されており、ドレイン拡散領域３６
ｄを挾むワードライン間隔部においては、ドレイン拡散
領域で切断されてワードラインに沿った帯状のパターン
４６ｄとして形成されている。ポリシリコン層４６ｄが
切断されている部分にはＮＳＧ膜４８、ＢＰＳＧ膜５０
及びＳＯＧ膜５２にコンタクトホールが開けられ、その
層間絶縁膜上に形成されるメタル配線がドレイン拡散領
域と導通させられる。
４６、並びに周辺トランジスタのゲート電極上には、Ｎ
ＳＧ膜４８を介してＢＰＳＧ膜５０が形成されている。
ＢＰＳＧ膜５０上の凹み部にはさらにＳＯＧ膜５２が形
成されている。メモリ領域における第３層目のポリシリ
コン層４６は、ソース拡散領域３６ｓ上ではワードライ
ンに沿って複数のメモリセルに共通に延びる帯状パター
ン４６ｓとして形成されており、ドレイン拡散領域３６
ｄを挾むワードライン間隔部においては、ドレイン拡散
領域で切断されてワードラインに沿った帯状のパターン
４６ｄとして形成されている。ポリシリコン層４６ｄが
切断されている部分にはＮＳＧ膜４８、ＢＰＳＧ膜５０
及びＳＯＧ膜５２にコンタクトホールが開けられ、その
層間絶縁膜上に形成されるメタル配線がドレイン拡散領
域と導通させられる。
【００１３】図３は第２の実施例を表わしたものであ
る。図２の実施例と比較すると、ソース拡散領域３６ｓ
及びドレイン拡散領域３６ｄにコンタクトホールが開け
られ、そのコンタクトホールを介して３層目のポリシリ
コン層４６ｓがソース拡散領域３６ｓと導通し、３層目
のポリシリコン層４６ｄがドレイン拡散領域３６ｄと導
通している。図３では、層間絶縁膜上に形成されるメタ
ル配線は、層間絶縁膜のコンタクトホールを介して３層
目のポリシリコン層４６ｄと接続され、そのポリシリコ
ン層４６ｄを介してドレイン拡散領域３６ｄと導通され
るようになる。
る。図２の実施例と比較すると、ソース拡散領域３６ｓ
及びドレイン拡散領域３６ｄにコンタクトホールが開け
られ、そのコンタクトホールを介して３層目のポリシリ
コン層４６ｓがソース拡散領域３６ｓと導通し、３層目
のポリシリコン層４６ｄがドレイン拡散領域３６ｄと導
通している。図３では、層間絶縁膜上に形成されるメタ
ル配線は、層間絶縁膜のコンタクトホールを介して３層
目のポリシリコン層４６ｄと接続され、そのポリシリコ
ン層４６ｄを介してドレイン拡散領域３６ｄと導通され
るようになる。
【００１４】この場合、例えばポリシリコン層４６ｓの
抵抗がソース拡散抵抗以下であるとすると、メモリ領域
のソース抵抗が１／２以下になり、メモリの書込み特性
の向上とオン電流の向上を図ることができる。また、ド
レイン拡散領域３６ｄ上のシリコン酸化膜４４は２００
０Å以下と薄くできるので、微細なコンタクトホールを
形成することができ、また３層目のポリシリコン層４６
ｄがパット構造になるので、その３層目のポリシリコン
層４６ｄとメタル配線との間の層間絶縁膜のコンタクト
ホールとワードラインエッジとの距離を縮小することが
できる。
抵抗がソース拡散抵抗以下であるとすると、メモリ領域
のソース抵抗が１／２以下になり、メモリの書込み特性
の向上とオン電流の向上を図ることができる。また、ド
レイン拡散領域３６ｄ上のシリコン酸化膜４４は２００
０Å以下と薄くできるので、微細なコンタクトホールを
形成することができ、また３層目のポリシリコン層４６
ｄがパット構造になるので、その３層目のポリシリコン
層４６ｄとメタル配線との間の層間絶縁膜のコンタクト
ホールとワードラインエッジとの距離を縮小することが
できる。
【００１５】次に、製造方法について図４を参照して説
明する。 （Ａ）既知の方法により、Ｐ型シリコン基板３０の表面
の素子分離領域にチャネルストッパ層とフィールド酸化
膜３２を形成し、メモリ領域のゲート酸化膜３３を形成
した後、フローティングゲート用のリンなどの不純物が
導入された１層目ポリシリコン層を形成し、写真製版と
エッチングによりそのポリシリコン層をワードライン方
向に分離するスリットを形成する。その後、フローティ
ングゲートを被う絶縁膜４０を形成し、その上からリン
などの不純物が導入された２層目のポリシリコン層を形
成する。写真製版とエッチングにより２層目のポリシリ
コン層と１層目のポリシリコン層にパターン化を施すこ
とによって、コントロールゲート４２とフローティング
ゲート３８を形成してスタックゲートとする。その後、
スタックゲートをマスクにして基板に砒素などの不純物
をイオン注入してソース拡散領域３６ｓとドレイン拡散
領域３６ｄを形成する。
明する。 （Ａ）既知の方法により、Ｐ型シリコン基板３０の表面
の素子分離領域にチャネルストッパ層とフィールド酸化
膜３２を形成し、メモリ領域のゲート酸化膜３３を形成
した後、フローティングゲート用のリンなどの不純物が
導入された１層目ポリシリコン層を形成し、写真製版と
エッチングによりそのポリシリコン層をワードライン方
向に分離するスリットを形成する。その後、フローティ
ングゲートを被う絶縁膜４０を形成し、その上からリン
などの不純物が導入された２層目のポリシリコン層を形
成する。写真製版とエッチングにより２層目のポリシリ
コン層と１層目のポリシリコン層にパターン化を施すこ
とによって、コントロールゲート４２とフローティング
ゲート３８を形成してスタックゲートとする。その後、
スタックゲートをマスクにして基板に砒素などの不純物
をイオン注入してソース拡散領域３６ｓとドレイン拡散
領域３６ｄを形成する。
【００１６】（Ｂ）周辺トランジスタのゲート酸化膜を
形成するために９２０℃、ウエット雰囲気で酸化を行
い、周辺トランジスタのゲート酸化膜６０として１００
〜４００Åの酸化膜を形成する。このとき、メモリ領域
の２層ポリシリコン層３８，４０にはリンなどの不純物
が導入されており、基板露出部ではソース拡散領域３６
ｓ、ドレイン拡散領域３６ｄには砒素などの不純物が導
入されているため、スタックゲートの周りとソース・レ
イン拡散領域３６ｓ，３６ｄ上には５００〜２０００Å
の熱酸化膜４４が形成されるとともに、ソース拡散領域
３６ｓとドレイン拡散領域３６ｄに注入された不純物が
活性化される。なお、この酸化の前にソース拡散領域３
６ｓとドレイン拡散領域３６ｄに注入された不純物を活
性化するための熱酸化工程を別途設けてもよい。
形成するために９２０℃、ウエット雰囲気で酸化を行
い、周辺トランジスタのゲート酸化膜６０として１００
〜４００Åの酸化膜を形成する。このとき、メモリ領域
の２層ポリシリコン層３８，４０にはリンなどの不純物
が導入されており、基板露出部ではソース拡散領域３６
ｓ、ドレイン拡散領域３６ｄには砒素などの不純物が導
入されているため、スタックゲートの周りとソース・レ
イン拡散領域３６ｓ，３６ｄ上には５００〜２０００Å
の熱酸化膜４４が形成されるとともに、ソース拡散領域
３６ｓとドレイン拡散領域３６ｄに注入された不純物が
活性化される。なお、この酸化の前にソース拡散領域３
６ｓとドレイン拡散領域３６ｄに注入された不純物を活
性化するための熱酸化工程を別途設けてもよい。
【００１７】（Ｃ）次に、３層目のポリシリコン膜を例
えばＣＶＤ法により３５００Åの厚さに堆積し、リンな
どの不純物を導入した後、写真製版とエッチングにより
パターン化を行い、周辺トランジスタのゲート電極６２
を形成する。このとき、同時にメモリ領域では図２に示
されるように、ワードライン間の間隔部にポリシリコン
層４６ｓ，４６ｄが残るように、写真製版でのマスクを
設計しておく。その後、ＢＰＳＧ膜や、ＮＳＧ膜とＢＰ
ＳＧ膜の２層膜などの層間絶縁膜を堆積し、熱処理を施
してリフローする。ＢＰＳＧ膜の平坦性を向上させるた
めに、ＳＯＧ膜を塗布しベーキングを行ってＢＰＳＧ膜
の凹み部のみにＳＯＧ酸化膜を形成する。その状態が図
２の（Ｂ）である。
えばＣＶＤ法により３５００Åの厚さに堆積し、リンな
どの不純物を導入した後、写真製版とエッチングにより
パターン化を行い、周辺トランジスタのゲート電極６２
を形成する。このとき、同時にメモリ領域では図２に示
されるように、ワードライン間の間隔部にポリシリコン
層４６ｓ，４６ｄが残るように、写真製版でのマスクを
設計しておく。その後、ＢＰＳＧ膜や、ＮＳＧ膜とＢＰ
ＳＧ膜の２層膜などの層間絶縁膜を堆積し、熱処理を施
してリフローする。ＢＰＳＧ膜の平坦性を向上させるた
めに、ＳＯＧ膜を塗布しベーキングを行ってＢＰＳＧ膜
の凹み部のみにＳＯＧ酸化膜を形成する。その状態が図
２の（Ｂ）である。
【００１８】図２の実施例を製造する方法では、従来の
不揮発性半導体メモリ装置の製造工程における３層ポリ
シリコンプロセスに何ら工程を追加することなく、平坦
性の向上を図ることができる。図３の実施例を製造する
場合は、図４の工程（Ｂ）の後、写真製版とエッチング
によりメモリ領域のソース拡散領域３６ｓとドレイン拡
散領域３６ｄ上の酸化膜４４にコンタクトホールを開け
る。図４の（Ｄ）はそのコンタクトホール６４の位置を
表わしたものである。その後、３層目のポリシリコン層
を堆積し、写真製版とエッチングによりパターン化を施
して、周辺トランジスタのゲート電極６２と、図３に示
されるワードライン間のポリシリコン層４６ｓ，４６ｄ
を形成する。
不揮発性半導体メモリ装置の製造工程における３層ポリ
シリコンプロセスに何ら工程を追加することなく、平坦
性の向上を図ることができる。図３の実施例を製造する
場合は、図４の工程（Ｂ）の後、写真製版とエッチング
によりメモリ領域のソース拡散領域３６ｓとドレイン拡
散領域３６ｄ上の酸化膜４４にコンタクトホールを開け
る。図４の（Ｄ）はそのコンタクトホール６４の位置を
表わしたものである。その後、３層目のポリシリコン層
を堆積し、写真製版とエッチングによりパターン化を施
して、周辺トランジスタのゲート電極６２と、図３に示
されるワードライン間のポリシリコン層４６ｓ，４６ｄ
を形成する。
【００１９】ＢＰＳＧ膜の層間絶縁膜の凹み部にＳＯＧ
膜５２を埋める場合、図５のように、例えば６０００Å
の厚さのフィールド酸化膜７０上に厚さが６０００Åの
ポリシリコン層パターン７２を形成し、ＢＰＳＧ膜を形
成した後、そのＢＰＳＧ膜の凹み部にＳＯＧ法によりシ
リコン酸化膜を残し、隣接するポリシリコン層パターン
７２間のスペースをパラメータとしてＳＯＧ膜にクラッ
クが発生するか否かを調べた。ＳＯＧ膜がリンを導入し
たクラックの生じにくいＳＯＧ膜である場合にも、図５
中の表に示されるように、１.４〜２.０μｍの範囲では
クラックが生じた。したがって、クラックが生じにくい
ようにするには、ポリシリコン層パターン間のスペース
を１.４μｍ未満とするが、２.０μｍより大きくすれば
よい。
膜５２を埋める場合、図５のように、例えば６０００Å
の厚さのフィールド酸化膜７０上に厚さが６０００Åの
ポリシリコン層パターン７２を形成し、ＢＰＳＧ膜を形
成した後、そのＢＰＳＧ膜の凹み部にＳＯＧ法によりシ
リコン酸化膜を残し、隣接するポリシリコン層パターン
７２間のスペースをパラメータとしてＳＯＧ膜にクラッ
クが発生するか否かを調べた。ＳＯＧ膜がリンを導入し
たクラックの生じにくいＳＯＧ膜である場合にも、図５
中の表に示されるように、１.４〜２.０μｍの範囲では
クラックが生じた。したがって、クラックが生じにくい
ようにするには、ポリシリコン層パターン間のスペース
を１.４μｍ未満とするが、２.０μｍより大きくすれば
よい。
【００２０】
【発明の効果】本発明ではワードライン間に形成した３
層目のポリシリコン層がワードライン間の谷を埋め込
み、メモリ領域のスタックゲートとその上のメタル配線
との間の層間絶縁膜の平坦性を向上させる。ワードライ
ンと３層目ポリシリコン層は別の層であることから解像
度の制限を受けず、ワードラインと３層目ポリシリコン
のスペースは自由に設定することができる。従来の３層
ポリシリコンプロセスと同じ工程数で層間絶縁膜の平坦
性の向上を図ることができる。ソース拡散領域にコンタ
クトホールによって第３層目のポリシリコン層を導通さ
せるようにすれば、従来の３層ポリシリコンプロセスに
１つのパターン化工程を追加するだけで、ソース抵抗を
減少させ、メモリの書込み特性を向上させ、オン電流を
増大させることができる。この場合は従来の３層ポリシ
リコンプロセスにパターン化のための工程を１つ追加す
るだけですむ。ドレイン拡散領域にコンタクトホールを
設け、その上に第３のポリシリコン層を介してメタル配
線と接続するようにすれば、ドレイン拡散上に微細なコ
ンタクトホールを形成することができ、また第３のポリ
シリコン層がパッド構造になるので第３のポリシリコン
層とメタル配線との間の層間絶縁膜に形成するコンタク
トホールとワードラインエッジとの距離を縮小すること
ができる。したがって、メモリセルのドレイン拡散領域
を挟んだワードライン間隔を小さくすることができ、製
品のコストダウンを図ることができる。この場合も従来
の３層ポリシリコンプロセスにパターン化のための工程
を１つ追加するだけですむ。ワードラインと第３のポリ
シリコン層との間隔が１.４μｍ未満とするか又は２.０
μｍより大きくすることにより、これらのポリシリコン
層上に層間絶縁膜を形成し、その層間絶縁膜の凹みの部
分にＳＯＧ膜を形成して層間絶縁膜表面を平坦化したと
き、ＳＯＧ膜にクラックが発生しにくくなり、信頼性が
高まる。
層目のポリシリコン層がワードライン間の谷を埋め込
み、メモリ領域のスタックゲートとその上のメタル配線
との間の層間絶縁膜の平坦性を向上させる。ワードライ
ンと３層目ポリシリコン層は別の層であることから解像
度の制限を受けず、ワードラインと３層目ポリシリコン
のスペースは自由に設定することができる。従来の３層
ポリシリコンプロセスと同じ工程数で層間絶縁膜の平坦
性の向上を図ることができる。ソース拡散領域にコンタ
クトホールによって第３層目のポリシリコン層を導通さ
せるようにすれば、従来の３層ポリシリコンプロセスに
１つのパターン化工程を追加するだけで、ソース抵抗を
減少させ、メモリの書込み特性を向上させ、オン電流を
増大させることができる。この場合は従来の３層ポリシ
リコンプロセスにパターン化のための工程を１つ追加す
るだけですむ。ドレイン拡散領域にコンタクトホールを
設け、その上に第３のポリシリコン層を介してメタル配
線と接続するようにすれば、ドレイン拡散上に微細なコ
ンタクトホールを形成することができ、また第３のポリ
シリコン層がパッド構造になるので第３のポリシリコン
層とメタル配線との間の層間絶縁膜に形成するコンタク
トホールとワードラインエッジとの距離を縮小すること
ができる。したがって、メモリセルのドレイン拡散領域
を挟んだワードライン間隔を小さくすることができ、製
品のコストダウンを図ることができる。この場合も従来
の３層ポリシリコンプロセスにパターン化のための工程
を１つ追加するだけですむ。ワードラインと第３のポリ
シリコン層との間隔が１.４μｍ未満とするか又は２.０
μｍより大きくすることにより、これらのポリシリコン
層上に層間絶縁膜を形成し、その層間絶縁膜の凹みの部
分にＳＯＧ膜を形成して層間絶縁膜表面を平坦化したと
き、ＳＯＧ膜にクラックが発生しにくくなり、信頼性が
高まる。
【図１】従来の２層ポリシリコン不揮発性半導体メモリ
装置を示す図であり、（Ａ）は断面図、（Ｂ）はワード
ラインのパターンを示す平面図であり、（Ａ）は（Ｂ）
のＸ−Ｘ'線位置での断面図である。
装置を示す図であり、（Ａ）は断面図、（Ｂ）はワード
ラインのパターンを示す平面図であり、（Ａ）は（Ｂ）
のＸ−Ｘ'線位置での断面図である。
【図２】第１の実施例を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＹ−Ｙ'線位置での断面図であ
る。
図、（Ｂ）は（Ａ）のＹ−Ｙ'線位置での断面図であ
る。
【図３】第２の実施例を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＺ−Ｚ'線位置での断面図であ
る。
図、（Ｂ）は（Ａ）のＺ−Ｚ'線位置での断面図であ
る。
【図４】製造方法を示す図であり、（Ａ）から（Ｃ）は
図２の実施例において周辺トランジスタのゲート電極を
形成するまでの工程を示す工程断面図、（Ｄ）は図３の
実施例を製造する工程におけるコンタクトホールの位置
を示す平面図である。
図２の実施例において周辺トランジスタのゲート電極を
形成するまでの工程を示す工程断面図、（Ｄ）は図３の
実施例を製造する工程におけるコンタクトホールの位置
を示す平面図である。
【図５】層間絶縁膜の凹部にＳＯＧ膜を残す場合の段差
スペースとクラックの有無の測定結果を示すためのもの
であり、図はポリシリコンパターンの段差スペースを示
す断面図である。
スペースとクラックの有無の測定結果を示すためのもの
であり、図はポリシリコンパターンの段差スペースを示
す断面図である。
３０ Ｐ型シリコン基板 ３２ 素子分離領域 ３６ｓ ソース拡散領域 ３６ｄ ドレイン拡散領域 ３８ フローティングゲート ４２ コントロールゲートを兼ねるワードライン ４６ｓ，４６ｄ 第３層目のポリシリコン層
Claims (7)
- 【請求項１】 ２層ポリシリコン・スタックゲートを有
する不揮発性半導体メモリ素子の前記スタックゲートの
コントロールゲートを兼ねるワードラインが互いに並列
に形成され、ソース拡散領域はワードラインに沿った複
数のメモリ素子で連続し、ドレイン拡散領域は素子分離
領域によりワードライン方向に分離されているメモリ領
域を有する不揮発性半導体メモリ装置において、 各ワードライン間隔部にそれらの２層ポリシリコンとは
絶縁膜により電気的に絶縁された第３のポリシリコン層
がワードラインと並列に形成されていることを特徴とす
る不揮発性半導体メモリ装置。 - 【請求項２】 前記第３のポリシリコン層はソース拡散
領域上ではワードラインに沿って連続しており、ドレイ
ン拡散領域を挾むワードライン間隔部ではドレイン拡散
領域上のコンタクトホール形成部を除いて形成されてお
り、ドレイン拡散領域にはコンタクトホールを介してビ
ットラインのメタル配線が接続されている請求項１に記
載の不揮発性半導体メモリ装置。 - 【請求項３】 前記第３のポリシリコン層はソース拡散
領域上ではワードラインに沿って連続しており、ドレイ
ン拡散領域にはコンタクトホールが形成され、ドレイン
拡散領域を挾むワードライン間隔部では前記第３のポリ
シリコン層がワードラインに沿って連続し、かつ前記コ
ンタクトホールを介してドレイン拡散領域と接続されて
おり、ドレイン拡散領域はその上の第３のポリシリコン
層を介してビットラインのメタル配線と接続されている
請求項１に記載の不揮発性半導体メモリ装置。 - 【請求項４】 ソース拡散領域上の前記第３のポリシリ
コン層はコンタクトホールを介してソース拡散領域と導
通している請求項２又は３に記載の不揮発性半導体メモ
リ装置。 - 【請求項５】 ワードラインと前記第３のポリシリコン
層との間隔が１.４μｍ未満又は２.０μｍより大きく、
これらのポリシリコン層上には層間絶縁膜が形成され、
その層間絶縁膜の凹みの部分にはＳＯＧ膜が形成されて
層間絶縁膜表面が平坦化されている請求項１から４のい
ずれかに記載の不揮発性半導体メモリ装置。 - 【請求項６】 以下の工程（Ａ）から（Ｆ）を含む半導
体メモリ装置の製造方法。 （Ａ）半導体基板に素子分離領域を形成した後、メモリ
領域のゲート絶縁膜を形成する工程、（Ｂ）メモリ領域
のゲート絶縁膜上にコントロールゲートを兼ねるワード
ラインが互いに並列に形成された２層ポリシリコン・ス
タックゲートを形成する工程、（Ｃ）メモリ領域のソー
ス拡散領域はワードラインに沿った複数のメモリ素子で
連続し、ドレイン拡散領域は前記素子分離領域によりワ
ードライン方向に分離されているソース・ドレイン領域
を形成する工程、（Ｄ）周辺トランジスタ領域ではゲー
ト絶縁膜を形成するとともに、メモリ領域ではスタック
ゲートの周囲及び基板上に酸化膜を形成する熱酸化工
程、（Ｅ）第３層目のポリシリコン層を堆積し、周辺ト
ランジスタのゲート電極と、メモリ領域ではワードライ
ンと並列に形成されたポリシリコン層を形成するパター
ン化工程、（Ｆ）周辺トランジスタのソース・ドレイン
領域を形成する工程。 - 【請求項７】前記熱酸化工程（Ｄ）とパターン化工程
（Ｅ）での第３層目ポリシリコン層の堆積との間に、写
真製版とエッチングによりメモリ領域のソース拡散領域
とドレイン拡散領域の一方又は両方にコンタクトホール
を形成する工程をさらに含んでいる請求項６に記載の半
導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7158664A JPH08330550A (ja) | 1995-05-31 | 1995-05-31 | 不揮発性半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7158664A JPH08330550A (ja) | 1995-05-31 | 1995-05-31 | 不揮発性半導体メモリ装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330550A true JPH08330550A (ja) | 1996-12-13 |
Family
ID=15676664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7158664A Pending JPH08330550A (ja) | 1995-05-31 | 1995-05-31 | 不揮発性半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10058948A1 (de) * | 2000-11-28 | 2002-06-06 | Infineon Technologies Ag | Halbleiterschaltungsanordnung sowie dazugehöriges Herstellungsverfahren |
| KR100417645B1 (ko) * | 1996-12-28 | 2004-04-13 | 주식회사 하이닉스반도체 | 반도체소자의층간절연막형성방법 |
-
1995
- 1995-05-31 JP JP7158664A patent/JPH08330550A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417645B1 (ko) * | 1996-12-28 | 2004-04-13 | 주식회사 하이닉스반도체 | 반도체소자의층간절연막형성방법 |
| DE10058948A1 (de) * | 2000-11-28 | 2002-06-06 | Infineon Technologies Ag | Halbleiterschaltungsanordnung sowie dazugehöriges Herstellungsverfahren |
| US6800893B2 (en) | 2000-11-28 | 2004-10-05 | Infineon Technoloiges Ag | Semiconductor circuit configuration and associated fabrication method |
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