JPH08330344A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH08330344A
JPH08330344A JP7133704A JP13370495A JPH08330344A JP H08330344 A JPH08330344 A JP H08330344A JP 7133704 A JP7133704 A JP 7133704A JP 13370495 A JP13370495 A JP 13370495A JP H08330344 A JPH08330344 A JP H08330344A
Authority
JP
Japan
Prior art keywords
insulating film
resin
semiconductor element
semiconductor
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7133704A
Other languages
English (en)
Other versions
JP2771475B2 (ja
Inventor
Yasushi Sato
泰 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Yamagata Ltd
Original Assignee
NEC Yamagata Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Yamagata Ltd filed Critical NEC Yamagata Ltd
Priority to JP7133704A priority Critical patent/JP2771475B2/ja
Publication of JPH08330344A publication Critical patent/JPH08330344A/ja
Application granted granted Critical
Publication of JP2771475B2 publication Critical patent/JP2771475B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】半導体装置を各種機器類に実装する半田付け時
に発生する、樹脂と半導体素子との界面の剥離を防止す
る。 【構成】半導体基板1のスクライブ領域8より100μ
mから200μm位の内側の領域に、1μmから10μ
m位の絶縁膜4による凸部を設ける。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
樹脂で封止される半導体素子に関する。
【0002】
【従来の技術】従来の樹脂封止型の半導体装置の断面を
示す図3を参照すると、アイランド31の表面に半導体
素子32が固着され、内部リード30と半導体素子32
の表面のパッドとが、金やアルミニウム等の細線29で
電気的に接続され、これらアイランド31,半導体素子
32,金属細線29,内部リード30が樹脂24で封止
され、樹脂24内から外部へ外部リード30′が導出さ
れている。
【0003】ここで、アイランド31,多数の外部リー
ド30′は、図示していないリードフレームから造られ
るもので、製造中は互いに一体となっており、後の工程
で不要部分を切断除去して、外部リード30′が完成す
る。アイランド31を支持していた吊りリードも切断さ
れるが、図示していない樹脂24の表面に露出している
場合もある。
【0004】このような樹脂封止型の半導体装置で使用
されている半導体基板の断面を示す図4を参照すると、
半導体基板21に所望の回路機能を有する種々の半導体
領域22が形成され、この表面に絶縁膜23が形成さ
れ、さらにこの絶縁膜23上に、内部の半導体領域22
に接続された金属配線25が形成される。
【0005】この金属配線25は、ボンディングパッド
27の部分を除いて、パッシベーション膜26で覆われ
る。このような半導体基板21は、スクライブ領域28
で互いに切断分離されて縦横10.0mm,厚さ0.6
mm程度の半導体チップとなり、図3の半導体素子32
として使用される。
【0006】近年、この種の樹脂封止された半導体装置
は、表面実装化が進み、より小型でより薄い樹脂製のパ
ッケージが要求されている。このような小型で薄いパッ
ケージへ、上述した所定寸法の半導体素子を内蔵した場
合には、従来ではなかったような新らたな問題が発生し
ている。
【0007】即ち、この種の半導体装置を各種機器の配
線基板に表面実装する場合、半田付けを行うが、この際
に、パッケージの樹脂と半導体素子との界面に沿って剥
離が生じることが判明した。この剥離現象は、半田付け
時の200℃乃至350℃の急激な過渡期の印加熱に起
因する熱膨張差によって、樹脂と半導体素子との界面に
沿った方向のストレスが発生して起り、さらに200℃
程度ではすでに気化状態になってしまうような残留成分
例えば水や洗浄液等が多く樹脂内に含まれている程、発
生し易くなることが判明した。また、半田付け時の印加
熱が高くなる程、発生し易いことも判明した。
【0008】界面の剥離が発生すると、直ちに半導体装
置として機能に影響を及ばすことは少ないが、時間の経
過と共に次第に特性が劣化し、正常な機能をはたし得な
い程度にまで達することがある。
【0009】このような界面の剥離が発生すると、剥離
現象は界面だけに限定されないで、薄い樹脂の時に脆弱
部分に及び、樹脂の表面にまで達し、外界の雰囲気と界
面とが連絡するようになると考えられる。これは、樹脂
の表面から、直ちに視認できないので、厄介である。従
って、このような事故が認識されないまま、大気中の水
分等が剥離部分を経て次第に浸入し、ボンディグパッド
や金属配線等に電気化学的な反応を引き起こし、腐食し
てしまう。
【0010】以上のような剥離現象を防止するために
は、低融点半田を用いて比較的低温で半田付けする方法
があるが、これでは半田の固着力が低下するだけでな
く、迅速に半田付け作業が行えないという欠点があり、
また樹脂封止後の樹脂中の水分量の管理を厳しく行なわ
なければならないという問題点がある。
【0011】樹脂で封止した半導体装置の樹脂クラック
発生数を減少させることを目的とした特開平3−224
65号公報を参照すると、半導体素子の表面及びアイラ
ンドの裏面に、ポリイミド系樹脂被膜を形成することに
より、応力の集中を防止する技術が記載されている。
【0012】しかしながら、このような技術では、ポリ
イミド系樹脂を被膜する工程が追加されるだけでなく、
放熱効果が低下してしまい、しかもアイランドの裏面に
まで被膜しないと効果がない等の問題がある。
【0013】また、半導体素子とボンディングワイヤと
が接触しないように、この基板の端部に絶縁膜を形成す
る技術が特開平3−233945号公報に見られるが、
これはワイヤの電気的接触事故を防止する効果があるだ
けで、このような絶縁膜では界面剥離減少を防止する効
果がないことも判明した。
【0014】
【発明が解決しようとする課題】以上のような諸問題点
に鑑み、本発明では、次の各課題を掲げる。 (1)パッケージの樹脂と半導体素子との界面に剥離が
生じないようにすること。 (2)半田付け時の温度を厳しく管理する必要性がな
く、急激に温度を上昇させてもよいようにすること。 (3)特に樹脂と半導体素子との界面に沿った方向のス
トレスに耐えるようにすること。 (4)大気中に含まれる水分等に影響を受けないように
すること。 (5)半導体装置としての特性が劣化しないようにする
こと。 (7)外部リードの半田付け作業が迅速に行えるように
すること。 (8)樹脂被膜工程を追加しないで済むようにするこ
と。
【0015】
【課題を解決するための手段】本発明の構成は、半導体
素子の主表面と内部リードとが金属細線で電気的に接続
され、樹脂で封止してなる半導体装置において、前記半
導体素子の主表面のうち周端部に所定の厚さと幅の帯状
の凸部を形成していることを特徴とする。
【0016】特に前記凸部が、絶縁性の膜とこの表面に
形成したパッシベーション膜とからなることを特徴とす
る。
【0017】さらに前記凸部が、前記半導体素子の側面
から内方に所定の寸法入ったところの表面上に形成され
ていることを特徴とする。
【0018】
【実施例】本発明の一実施例の半導体装置を示す図1の
断面図を参照すると、この実施例の半導体基板1は、第
2の絶縁膜4をスクライブ領域8の近傍に形成してなる
凸部15以外は、図3,図4に示した従来技術と共通す
るため、共通した構成については説明を省略する。
【0019】この凸部15は、絶縁性の膜とこの表面を
覆うパッシベーション膜とからなり、半導体基板1のス
クライブ領域8即ち後で半導体素子となる素子側面から
所定の寸法入ったところの表面上に形成されている。凸
部15の断面は方形であるが、半導体基板の主表面上の
うち周端部に沿って帯状を呈する。即ち、半導体基板の
主表面上から見ると、方形の帯状をなす。
【0020】第1の絶縁膜3の表面に、第2の絶縁膜4
と金属配線5とが形成される。第2の絶縁膜4は、スク
ライブ領域8から100μm乃至200μm程度内側の
第1の絶縁膜3上に、1μm乃至10μm程度の厚さと
幅とで形成される。図示はしないが、この第2の絶縁膜
4は、方形の半導体基板1の表面に全周に渡り形成され
る。この第2の絶縁膜4の内側面は、金属配線5の側面
に接し、外側は第1の絶縁膜3が表面にあり、スクライ
ブ領域8に達する。
【0021】第2の絶縁膜4の表面、及び第2の絶縁膜
4とスクライブ領域8との間の第1の絶縁膜3の表面,
ボンディングパッド7の部分を除く金属配線5の表面
を、パッシベーション膜6で覆って、保護する。公知の
CVD及びフォトリソグラフィ技術で造ることのできる
第2の絶縁膜4は、ポリイミド樹脂,プラズマCVDS
iN膜,プラズマCVDSiON膜,またはCVDSi
2 膜で形成される。
【0022】以上のように形成された半導体基板1は、
スクライブ領域8で切断分離されて、図2に示す半導体
素子13として、アイランド11の表面に固着される。
次に、ボンディングパッド7と内部リード10とに、2
0乃至30μm程度の金又はアルミニウムの金属細線9
が、熱圧着又は超音波熱圧着法にて、ボンディングされ
る。
【0023】その後、あらかじめ加熱されて流動化した
熱硬化性の樹脂材料を、封止用金型に注入して成形す
る。注入される際、樹脂材料は半導体素子の表面に一様
に、付着し、第2の絶縁膜4によって形成された凸部1
5の表面にも隈なく付着し、この凸部15はあたかもく
さび状に樹脂12内に嵌入したような状態となってお
り、後工程の半田付けで発生する特に横方向14のスト
レスによる剥離を防止する。
【0024】即ち、外部リードと配線基板との接続時に
印加される200℃から350℃程度の急激な熱に起因
する封止樹脂12と半導体素子1との界面の横方向14
のすべりを抑えることができる。このため、封止樹脂1
2の表面に達するまでの剥離乃至亀裂の発生がなく、従
って大気中の水分等が侵入して、腐食事故等が生じる心
配がなくなる。
【0025】ここで、用いる封止樹脂12は、特に性状
に限定されることがなく、例えばエポキシ樹脂が用いら
れ、この他に硬化剤、硬化促進剤等が含まれていてもよ
い。
【0026】この実施例の封止樹脂4の厚さ(高さ)
は、半導体基板1の主表面の平均的厚さよりも、少なく
とも1.0μm以上好ましくは2.0μm以上厚くなっ
ている必要がある。さらに、封止樹脂4の幅は、厚さと
略等しいことが好ましい。
【0027】尚、この実施例によれば、内部リード10
とパッド7との離間距離が3乃至5mmと長い場合に金
属細線9がたわみ、半導体素子13に接触するようなこ
とがあっても、第2の絶縁膜4で形成された凸部15に
当接するため、なんら支障がない。また、アイランド1
1に半導体素子13を固着する際に、マウントソルダー
が側面からはい上る心配があるが、この凸部15により
阻止することができる。さらに、半導体素子13が不良
品と判定された際に、そのマークとしてインクを摘下又
は塗布するが、このインクが半導体素子13の表面から
流出するのを、凸部15が阻止する働きもある。
【0028】また、この実施例では、封止樹脂12が唯
一つの材料で済むから、二種類の封止樹脂を用いる場合
に比較して、注入工程等が著しく簡単で済むという利点
もある。
【0029】この実施例では、表面実装化された小型,
薄型のフラットパッケージに限定されるものではなく、
この他にSOP(Small Out−line Pa
ckage)、SOJ(Small Out−line
J−lead)や、PLCC(Plastic Le
aded Chip Carrier)等にも適用でき
る。
【0030】
【発明の効果】以上説明した通り、本発明は、スクライ
ブ領域から所定寸法だけ内方の半導体素子表面に、凸部
を形成したことにより、上述した(1)乃至(8)の各
課題がことごとく達成され、半導体装置を実装する際の
半田付け温度及び樹脂封止後の樹脂中の水分の影響を受
けることがなくなるため、半田付け温度及び樹脂の水分
量の管理が不用となり、さらに信頼度の高い半導体装置
が得られるという効果が得られる。
【図面の簡単な説明】
【図1】本発明の一実施例の半導体基板を示す断面図で
ある。
【図2】一実施例の半導体基板から得られた半導体素子
の封止状態を示す断面図である。
【図3】従来の樹脂封止半導体装置を示す断面図であ
る。
【図4】従来の樹脂封止対象となる半導体基板を示す断
面図である。
【符号の説明】
1,21 半導体基板 2,22 半導体領域 3 第1の絶縁膜 4 第2の絶縁膜 5,25 金属配線 6,26 パッシベーション膜 7,27 ボンディングパッド 8,28 スクライブ領域 9,29 金属細線 10,30 内部リード 10′,30′ 外部リード 11,31 アイランド 12,24 封止樹脂 13,32 半導体素子 14 横方向 15 凸部 23 絶縁膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子の主表面と内部リードとが金
    属細線で電気的に接続され、樹脂で封止してなる半導体
    装置において、前記半導体素子の主表面のうち周端部に
    所定の厚さと幅の帯状の凸部を形成していることを特徴
    とする半導体装置。
  2. 【請求項2】 前記凸部が、絶縁性の膜とこの表面に形
    成したパッシベーション膜とからなる請求項1記載の半
    導体装置。
  3. 【請求項3】 前記凸部が、前記半導体素子の側面から
    内方に所定の寸法入ったところの表面上に形成されてい
    る請求項1記載の半導体装置。
JP7133704A 1995-05-31 1995-05-31 半導体装置 Expired - Lifetime JP2771475B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7133704A JP2771475B2 (ja) 1995-05-31 1995-05-31 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7133704A JP2771475B2 (ja) 1995-05-31 1995-05-31 半導体装置

Publications (2)

Publication Number Publication Date
JPH08330344A true JPH08330344A (ja) 1996-12-13
JP2771475B2 JP2771475B2 (ja) 1998-07-02

Family

ID=15110947

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7133704A Expired - Lifetime JP2771475B2 (ja) 1995-05-31 1995-05-31 半導体装置

Country Status (1)

Country Link
JP (1) JP2771475B2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022835U (ja) * 1988-06-20 1990-01-10
JPH02166743A (ja) * 1988-12-21 1990-06-27 Nec Corp 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022835U (ja) * 1988-06-20 1990-01-10
JPH02166743A (ja) * 1988-12-21 1990-06-27 Nec Corp 半導体集積回路装置

Also Published As

Publication number Publication date
JP2771475B2 (ja) 1998-07-02

Similar Documents

Publication Publication Date Title
US6576993B2 (en) Packages formed by attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip
US5483098A (en) Drop-in heat sink package with window frame flag
KR100304681B1 (ko) 몰드bga형반도체장치및그제조방법
JPH06105721B2 (ja) 半導体装置
US20080029860A1 (en) Semiconductor device with internal heat sink
KR20020095053A (ko) 열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법
KR100366111B1 (ko) 수지봉합형 반도체장치의 구조
US5698904A (en) Packaging material for electronic components
JPS63239826A (ja) 半導体装置
JP2771475B2 (ja) 半導体装置
JPH08115941A (ja) 半導体装置
JP3145892B2 (ja) 樹脂封止型半導体装置
JPS6224650A (ja) 半導体装置
KR960012635B1 (ko) 반도체 패키지 제조방법
KR0142840B1 (ko) 다이패드가 노출된 반도체 패키지의 코팅방법
JPH09275177A (ja) 半導体装置
JP2633513B2 (ja) 半導体装置の製造方法
JP3251436B2 (ja) リードフレーム、半導体装置及び半導体装置の製造方法
KR940011379B1 (ko) 반도체장치의 제조방법
JPH06349983A (ja) 半導体装置の製造方法
JPH0870089A (ja) 半導体装置及びその製造方法
JPH08227903A (ja) 半導体装置
JPH09181223A (ja) 半導体装置
JPH0786455A (ja) 半導体装置とその製造方法
JPH0574832A (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970916

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980310