JPH0832366A

JPH0832366A - バイアス回路

Info

Publication number: JPH0832366A
Application number: JP16782094A
Authority: JP
Inventors: Tetsuo Sawai; 徹郎澤井; Masao Nishida; 昌生西田; Naonori Uda; 尚典宇田; Yasoo Harada; 八十雄原田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-07-20
Filing date: 1994-07-20
Publication date: 1996-02-02
Anticipated expiration: 2018-08-18
Also published as: JP3438953B2

Abstract

(57)【要約】【目的】占有面積が小さく、信号処理回路と同一のチ
ップ上に形成することが可能なバイアス回路を提供する
ことである。【構成】初段のＦＥＴ１のドレインと２段目のＦＥＴ
２のドレインとの間にインダクタＬ４およびキャパシタ
Ｃ８からなる並列共振回路４１が接続され、２段目のＦ
ＥＴ２のドレインと３段目のＦＥＴ３のドレインとの間
にインダクタＬ5およびキャパシタＣ９からなる並列共
振回路４２が接続され、３段目のＦＥＴ３のドレインと
ドレインバイアス印加端子１４との間にインダクタＬ６
およびキャパシタＣ１０からなる並列共振回路４３が接
続される。このようにして直列に接続された３つの並列
共振回路４１，４２，４３がドレインバイアス回路を構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は所定の周波数の信号を処
理する信号処理回路にバイアス電圧を印加するためのバ
イアス回路に関する。

【０００２】

【従来の技術】自動車電話が世界各地で商用に供される
ようになったのを契機に、将来に向けて移動体通信が脚
光を浴び続けている。移動体通信は非常に広い分野を占
め、自動車電話、業務用無線、マルチチャネルアクセス
（ＭＣＡ）、パーソナル無線など多種多様なものが存在
し、それぞれが近年急速に発展している。このため、こ
れらの通信のために非常に多くの周波数の電波が必要と
なり、移動体通信で使用される電波の周波数は８００〜
９００ＭＨｚから準マイクロ波帯へと移行されつつあ
る。そのため、携帯機に用いられる増幅器、ミキサ等の
信号処理回路はマイクロ波集積回路で構成される。マイ
クロ波集積回路は、半導体等からなる誘電体基板上に能
動素子および受動素子が形成されている。能動素子とし
ては電界効果型トランジスタ（以下、ＦＥＴと呼ぶ）等
があり、受動素子としては配線等の分布定数回路やイン
ダクタ、キャパシタ等の集中定数回路がある。

【０００３】そして、上記のいずれの通信においても、
利便性の向上という観点から携帯機の小型化、軽量化お
よび低消費電力化が指向されている。それに伴って、携
帯機の電源として用いられるバッテリも小型化および軽
量化されつつある。そのため、携帯機に用いられる増幅
器、ミキサ等の信号処理回路が低電圧動作することが望
まれる。

【０００４】しかしながら、１．９ＧＨｚの周波数を用
いるパーソナルハンディホンシステム（以下、ＰＨＳと
称す）や１．５ＧＨｚの周波数を用いるパーソナルデジ
タルセルラ（以下、ＰＤＣと称す）では送信出力が大き
く、ＰＤＣでは０．８Ｗと定められ、ＰＨＳではピーク
電力で８０ｍＷと定められている。したがって、増幅器
やミキサを低電圧動作させた場合、上記のような送信出
力を得るために消費電流が大きくなる。

【０００５】一般に、増幅器やミキサに用いられる能動
素子のバイアス回路は、かなり大きな値のインダクタや
抵抗で構成される。例えば、１．９ＧＨｚの周波数の信
号を処理する増幅器では、例えば６８ｎＨのインダクタ
や例えば３ｋΩの抵抗が用いられる。

【０００６】特に、低電圧化に伴って動作電流が大きく
なった場合、バイアス回路を抵抗で構成すると、電圧降
下によるバイアス電圧の低下が大きくなる。そのため、
バイアス回路を抵抗の代わりに大きな値のインダクタで
構成する必要がある。

【０００７】ここで、３段電力増幅器を例にとり、従来
のバイアス回路について説明する。図４は従来のバイア
ス回路を含むＰＨＳ送信用の３段電力増幅器の構成を示
す回路図である。この電力増幅器は周波数１．９ＧＨｚ
の信号を電力増幅する。

【０００８】図４において、入力端子２１に入力信号が
与えられ、出力端子２２から増幅された出力信号が得ら
れる。ゲートバイアス印加端子２３に−１Ｖのゲートバ
イアス電圧Ｖ_GGが印加され、ドレインバイアス印加端子
２４に３Ｖのドレインバイアス電圧Ｖ_DDが印加される。

【０００９】入力端子２１はキャパシタＣ１およびイン
ダクタＬ１を介して初段のＦＥＴ１のゲート（ノード
Ａ）に接続される。ＦＥＴ１のゲートはインダクタＬ２
およびキャパシタＣ２を介して接地端子に接続される。
キャパシタＣ１，Ｃ２およびインダクタＬ１，Ｌ２が入
力整合回路を構成する。インダクタＬ２とキャパシタＣ
２との間のノードは抵抗Ｒ１を介してゲートバイアス印
加端子２３に接続される。ＦＥＴ１のドレイン（ノード
Ａ’）は外部端子２５に接続され、ソースは接地端子に
接続される。

【００１０】初段のＦＥＴ１のドレインと２段目のＦＥ
Ｔ２のゲート（ノードＢ）との間には直流カット用のキ
ャパシタＣ３が接続される。ＦＥＴ２のゲートは抵抗Ｒ
２およびバイアス用のキャパシタＣ４を介して接地端子
に接続される。抵抗Ｒ２とキャパシタＣ４との間のノー
ドはゲートバイアス印加端子２３に接続される。ＦＥＴ
２のドレイン（ノードＢ’）は外部端子２６に接続さ
れ、ソースは接地端子に接続される。

【００１１】２段目のＦＥＴ２のドレインと３段目のＦ
ＥＴ３のゲート（ノードＣ）との間には直流カット用の
キャパシタＣ５が接続される。ＦＥＴ３のゲートは抵抗
Ｒ３およびバイアス用のキャパシタＣ６を介して接地端
子に接続される。抵抗Ｒ３とキャパシタＣ６との間のノ
ードはゲートバイアス印加端子２３に接続される。ＦＥ
Ｔ３のドレイン（ノードＣ’）は外部端子２７に接続さ
れ、ソースは接地端子に接続される。

【００１２】３段目のＦＥＴ３のドレインはインダクタ
Ｌ３を介して出力端子２２に接続される。出力端子２２
はキャパシタＣ７を介して接地端子に接続される。イン
ダクタＬ３およびキャパシタＣ７が出力整合回路を構成
する。以上の回路素子はチップ２０上に形成される。

【００１３】外部端子２５，２６，２７とドレインバイ
アス印加端子２４との間にはそれぞれ外付けのチップイ
ンダクタＬｃ１，Ｌｃ２，Ｌｃ３が接続される。ゲート
バイアス印加端子２３と接地端子との間に外付けのチッ
プキャパシタＣｓ１が接続され、ドレインバイアス印加
端子２４と接地端子との間に外付けのチップキャパシタ
Ｃｓ２が接続される。

【００１４】抵抗Ｒ１，Ｒ２，Ｒ３がゲートバイアス回
路を構成し、ゲートバイアス印加端子２３に印加される
ゲートバイアス電圧Ｖ_GGをそれぞれＦＥＴ１，２，３の
ゲートに与える。外付けのチップインダクタＬｃ１，Ｌ
ｃ２，Ｌｃ３がドレインバイアス回路を構成し、ドレイ
ンバイアス印加端子２４に印加されるドレインバイアス
電圧Ｖ_DDをそれぞれＦＥＴ１，２，３のドレインに与え
る。

【００１５】

【発明が解決しようとする課題】上記の３段電力増幅器
においては、ＦＥＴ１，２，３の入力インピーダンスが
非常に大きいので、ゲートバイアス回路は高い抵抗値
（例えば２．５ＫΩ以上）を有する抵抗Ｒ１，Ｒ２，Ｒ
３を用いて構成することができる。それにより、ノード
Ａ，Ｂ，Ｃから見たゲートバイアス回路のインピーダン
スは非常に大きくなる。その結果、高周波信号がゲート
バイアス回路に漏れることなく、それぞれＦＥＴ１，
２，３のゲートに入力されることになる。

【００１６】一方、通常のアナログ回路では、ＦＥＴの
ドレインにその動作電流がそのまま流れる。すなわち、
図４の電力増幅器では、ＦＥＴ１，２，３のドレインに
それぞれ動作電流がそのまま流れる。そのため、ＦＥＴ
１，２，３のドレインとドレインバイアス印加端子２４
との間に抵抗を使用すると抵抗で電力が消費されること
になるので、ドレインバイアス回路に抵抗を使用するが
できない。したがって、図４に示すように、外付けのチ
ップインダクタＬｃ１，Ｌｃ２，Ｌｃ３を用いてドレイ
ンバイアス回路を構成する。

【００１７】ノードＡ’，Ｂ’，Ｃ’から見たドレイン
バイアス回路のインピーダンスをインダクタで構成する
場合、インピーダンスＺは次式により表される。Ｚ＝２πｆＬここで、Ｌはインダクタの値、ｆは周波数を示す。した
がって、周波数が低ければ低いほど、所定のインピーダ
ンスを得るために大きな値のインダクタが必要になる。
例えば、１．９ＧＨｚの周波数を使用するＰＨＳでは、
１．２ＫΩのインピーダンスを得るために最低でも１０
０ｎＨのインダクタが必要になる。

【００１８】これにより、各インダクタのチップサイズ
が非常に大きくなり、さらに、図４の電力増幅器のよう
に３つの能動素子があれば、３つのインダクタが必要に
なる。そのため、ドレインバイアス回路は大きな占有面
積を必要とし、電力増幅器とともにモノリシック化する
ことができない。

【００１９】図５は図４の３段電力増幅器をモノリシッ
ク化してプリント基板上に実装した場合のレイアウトの
一例を示す図である。図４の３段電力増幅器およびゲー
トバイアス回路はチップ２０上にモノリシック化され、
樹脂モールドパッケージ２８内に封止される。プリント
基板２００上に入力端子２１、出力端子２２、ゲートバ
イアス印加端子２３、ドレインバイアス印加端子２４お
よび接地端子ＧＮＤが形成される。ゲートバイアス印加
端子２３と接地端子ＧＮＤとの間に外付けのチップキャ
パシタＣｓ１が接続され、ドレインバイアス印加端子２
４と接地端子ＧＮＤとの間に外付けのチップキャパシタ
Ｃｓ２が接続される。また、樹脂モールドパッケージ２
８の外部端子２５，２６，２７とドレインバイアス印加
端子２４との間にそれぞれ外付けのチップインダクタＬ
ｃ１，Ｌｃ２，Ｌｃ３が接続される。

【００２０】上記のように、ゲートバイアス回路は抵抗
Ｒ１，Ｒ２，Ｒ３により構成されるので、チップ２０内
に形成することができる。そのため、ゲートバイアス印
加端子２３は樹脂モールドパッケージ２８の１つの外部
端子に接続すればよい。

【００２１】これに対して、ドレインバイアス回路は、
上記のように、１００ｎＨ以上の３つの大きなインダク
タにより構成される。例えば、ＧａＡｓ基板上に内蔵で
きるインダクタの値は１０ｎＨであり、この場合でも３
００×３００μｍ²の面積を占有する。したがって、図
４の３段電力増幅器では３つのインダクタをチップ２０
上に形成することができないので、ドレインバイアス印
加端子２４は、外付けの３つのチップインダクタＬｃ
１，Ｌｃ２，Ｌｃ３を介してそれぞれ樹脂モールドパッ
ケージ２８の３つの外部端子２５，２６，２７に接続さ
れる。すなわち、ドレインバイアス電圧Ｖ_DDを印加する
ために樹脂モールドパッケージ２８に３つの外部端子２
５，２６，２７が必要となる。

【００２２】このように、３段電力増幅器とともにドレ
インバイアス回路をモノリシック化することができない
ので、プリント基板上の実装面積が大きくなり、部品点
数も多くなる。その結果、電子機器の小型化および信頼
性の向上が図れないという問題点があった。

【００２３】本発明の目的は、占有面積が小さく、信号
処理回路と同一のチップ上に形成することが可能なバイ
アス回路を提供することである。

【００２４】

【課題を解決するための手段】本発明に係るバイアス回
路は、複数の能動素子により所定の周波数の信号を処理
する信号処理回路にバイアス電圧を印加するためのバイ
アス回路において、バイアス電圧が印加される電圧印加
端子に所定の周波数の信号の通過を阻止する複数のフィ
ルタ手段を直列に接続し、各能動素子をそれぞれ所定の
フィルタ手段に接続したものである。

【００２５】フィルタ手段は、インダクタおよびキャパ
シタを含む並列共振回路からなってもよい。複数段の能
動素子により所定の周波数の信号を増幅する増幅器にバ
イアス電圧を印加するためのバイアス回路においては、
初段の能動素子とバイアス電圧が印加される電圧印加端
子との間に複数段の能動素子に対応する複数の並列共振
回路を直列に接続し、各段の能動素子をそれぞれ対応す
る並列共振回路に接続することが好ましい。

【００２６】

【作用】本発明に係るバイアス回路においては、バイア
ス電圧が印加される電圧印加端子に複数のフィルタ手段
が直列に接続されている。それにより、各フィルタ手段
の入力端から電圧印加端子の側を見た場合のインピーダ
ンスは、電圧印加端子から遠いフィルタ手段ほど大きく
なる。そのため、各能動素子から電圧印加端子へ信号電
流が漏れないように、各能動素子をそのインピーダンス
に応じて所望のフィルタ手段に接続することができる。
したがって、最小限のフィルタ手段で複数の能動素子の
各々に所望のバイアス電圧を印加することが可能とな
る。その結果、バイアス回路の占有面積が小さくなり、
バイアス回路を信号処理回路と同一のチップ上に形成す
ることが可能となる。

【００２７】各フィルタ手段がインダクタおよびキャパ
シタを含む並列共振回路からなる場合には、小さいイン
ダクタおよび小さいキャパシタで所望のインピーダンス
を実現することができる。したがって、この場合、特に
各並列共振回路の占有面積が小さくなり、バイアス回路
を信号処理回路と同一のチップ上に形成することが可能
となる。

【００２８】特に、複数段の能動素子を含む増幅器にお
いては、各能動素子の入力インピーダンスが、初段ほど
大きく、最終段に近づくに従って小さくなる。そのた
め、初段の能動素子と電圧印加端子との間に複数段の能
動素子に対応する複数の並列共振回路を直列に接続し、
各段の能動素子をそれぞれ対応する並列共振回路に接続
することにより、各能動素子と電圧印加端子との間でそ
れぞれ所望のインピーダンスが得られる。したがって、
各並列共振回路を小さなインダクタおよびキャパシタで
構成することができ、各並列共振回路の占有面積が小さ
くなる。その結果、バイアス回路を増幅器と同一のチッ
プ上に形成することが可能となる。

【００２９】

【実施例】図１は本発明の一実施例によるバイアス回路
を含むＰＨＳ送信用の３段電力増幅器の構成を示す回路
図である。この３段電力増幅器は、周波数１．９ＧＨｚ
の信号を電力増幅する。

【００３０】図１において、入力端子１１に入力信号が
与えられ、出力端子１２から増幅された出力信号が得ら
れる。ゲートバイアス印加端子１３に−１Ｖのゲートバ
イアス電圧Ｖ_GGが印加され、ドレインバイアス印加端子
１４に３Ｖのドレインバイアス電圧Ｖ_DDが印加される。

【００３１】ＦＥＴ１，２，３、キャパシタＣ１〜Ｃ７
およびインダクタＬｃ１，Ｌｃ２，Ｌｃ３により構成さ
れる３段電力増幅器および抵抗Ｒ１，Ｒ２，Ｒ３により
構成されるゲートバイアス回路の構成は、図４に示した
３段電力増幅器およびゲートバイアス回路の構成と同様
である。

【００３２】本実施例においては、ＦＥＴ１のドレイン
とＦＥＴ２のドレインとの間にインダクタＬ４およびキ
ャパシタＣ８からなる並列共振回路４１が接続される。
また、ＦＥＴ２のドレインとＦＥＴ３のドレインとの間
にインダクタＬ５およびキャパシタＣ９からなる並列共
振回路４２が接続される。さらに、ＦＥＴ３のドレイン
とドレインバイアス印加端子１４との間にインダクタＬ
６およびキャパシタＣ１０からなる並列共振回路４３が
接続される。このようにして直列に接続された３つの並
列共振回路４１，４２，４３がドレインバイアス回路を
構成する。

【００３３】並列共振回路４１，４２，４３の各々が周
波数１．９ＧＨｚで共振すれば、並列共振回路４１，４
２，４３のインピーダンスはそれぞれ周波数１．９ＧＨ
ｚで最大となる。したがって、周波数１．９ＧＨｚの信
号の通過を阻止することができる。すなわち、並列共振
回路４１，４２，４３はそれぞれフィルタ手段として働
く。

【００３４】通常、複数段の送信用電力増幅器では、入
力信号が複数段の能動素子により順次増幅され、最終段
の能動素子の出力レベルが最も大きくなる。したがっ
て、図１の３段電力増幅器においても、ＦＥＴ１、ＦＥ
Ｔ２、ＦＥＴ３の順に出力レベルが大きくなり、これに
対応するようにＦＥＴ１，２，３のゲート幅が設定され
ている。例えば、ＦＥＴ１のゲート幅は４００μｍ、Ｆ
ＥＴ２のゲート幅は８００μｍ、ＦＥＴ３のゲート幅は
１．６ｍｍに設定される。その結果、ＦＥＴ１の入力イ
ンピーダンスが最も高く、次にＦＥＴ２の入力インピー
ダンスが高く、ＦＥＴ３の入力インピーダンスは最も低
くなる。

【００３５】たとえば、ノードＡ’から２段目のＦＥＴ
２の側を見た場合のインピーダンスは約１００Ωであ
り、ノードＢ’から３段目のＦＥＴ３の側を見た場合の
インピーダンスは約５０Ωであり、ノードＣ’から出力
端子１２の側を見た場合の負荷インピーダンスは約２０
Ωとなる。すなわち、初段のＦＥＴ１に接続されるドレ
インバイアス回路は最も高いインピーダンスを必要と
し、２段目のＦＥＴ２に接続されるドレインバイアス回
路は初段に比べて低いインピーダンスでよく、３段目の
ＦＥＴ３に接続されるドレインバイアス回路は最も低い
インピーダンスでよい。

【００３６】図１のドレインバイアス回路４において
は、初段のＦＥＴ１のドレインとドレインバイアス印加
端子１４との間に３つの並列共振回路４１，４２，４３
が直列に接続されているので、初段では最も高いインピ
ーダンスが得られる。また、２段目のＦＥＴ２のドレイ
ンとドレインバイアス印加端子１４との間には２つの並
列共振回路４２，４３が接続されているので、２段目で
は初段に比べて低いインピーダンスが得られる。さら
に、３段目のＦＥＴ３のドレインとドレインバイアス印
加端子１４との間には１つの並列共振回路４３のみが接
続されているので、３段目では最も低いインピーダンス
が得られる。このような構成により比較的小さい値のイ
ンダクタＬ４，Ｌ５，Ｌ６および比較的小さい値のキャ
パシタＣ８，Ｃ９，Ｃ１０により各ＦＥＴ１，２，３で
それぞれ必要とされるインピーダンスが得られる。

【００３７】また、並列共振回路４３がＦＥＴ１，２，
３で共通に用いられ、並列共振回路４２がＦＥＴ１，２
で共通に用いられているので、最小限の数の回路素子で
３つのＦＥＴ１，２，３のためのドレインバイアス回路
４が構成される。

【００３８】したがって、ドレインバイアス回路４を３
段電力増幅器およびゲートバイアス回路とともにチップ
１０内にモノリシック化することができる。ここで、一
例として、キャパシタＣ１，Ｃ４，Ｃ６の値は１〜２ｐ
Ｆであり、キャパシタＣ２の値は１０〜２０ｐＦであ
り、キャパシタＣ３，Ｃ５の値は３〜１０ｐＦであり、
キャパシタＣ７の値は２〜５ｐＦである。また、インダ
クタＬ１の値は２〜３ｎＨであり、インダクタＬ２の値
は３〜５ｎＨであり、インダクタＬ３の値は１〜３ｎＨ
である。さらに、抵抗Ｒ１，Ｒ２，Ｒ３の値は２．５Ｋ
Ω以上である。外付けのチップコンデンサＣｓ１，Ｃｓ
２の値は１０００ｐＦである。

【００３９】この場合、ドレインバイアス回路４のイン
ダクタＬ４，Ｌ５，Ｌ６の値を例えば２．３５ｎＨに設
定し、キャパシタＣ８，Ｃ９，Ｃ１０の値を例えば３ｐ
Ｆに設定する。

【００４０】並列共振回路をモノリシック化する場合に
は、インダクタとして例えばスパイラルインダクタを用
いる。図２の（ａ）にスパイラルインダクタを示し、図
２の（ｂ）にスパイラルインダクタを用いた並列共振回
路の等価回路を示す。

【００４１】図２の（ａ）に示すスパイラルインダクタ
は金属膜により形成される。金属膜の膜厚は数μｍ程度
までしか厚くすることができないので、抵抗成分が発生
する。したがって、並列共振回路の等価回路は、図２の
（ａ）に示すように、キャパシタＣおよびインダクタＬ
とともに抵抗Ｒが含まれる。そのため、並列共振回路の
共振時のインピーダンスは理想的には無限大であるが、
実際のインピーダンスＺは次式で表される。

【００４２】Ｚ＝Ｌ／（ＲＣ）たとえば、インダクタＬの値が２．３５ｎＨ、キャパシ
タＣの値が３ｐＦ、抵抗Ｒの値が２Ωとすると、インピ
ーダンスＺは３９１Ωとなる。このように、並列共振回
路を用いれば、比較的小さいインダクタおよびキャパシ
タで特定の単一周波数に対して高いインピーダンスを実
現することができる。本実施例の場合、３つの並列共振
回路４１，４２，４３を直列に接続することにより約
１．２ＫΩのインピーダンスを得ることができる。

【００４３】図３は図１の３段電力増幅器をモノリシッ
ク化してプリント基板上に実装した場合のレイアウトの
一例を示す図である。図１の３段電力増幅器、ゲートバ
イアス回路およびドレインバイアス回路４はチップ１０
上にモノリシック化され、樹脂モールドパッケージ１６
内に封止される。プリント基板１００上に入力端子１
１、出力端子１２、ゲートバイアス印加端子１３、ドレ
インバイアス印加端子１４および接地端子ＧＮＤが形成
される。ゲートバイアス印加端子１３と接地端子ＧＮＤ
との間に外付けのチップキャパシタＣｓ１が接続され、
ドレインバイアス印加端子１４と接地端子ＧＮＤとの間
に外付けのチップキャパシタＣｓ２が接続される。

【００４４】上記のように、ドレインバイアス回路４は
チップ１０上にモノリシック化されるので、ゲートバイ
アス印加端子１４を樹脂モールドパッケージ１６の１つ
の外部端子１５のみに接続することにより３つのＦＥＴ
１，２，３にドレインバイアス電圧Ｖ_DDを供給すること
ができる。

【００４５】このように、上記実施例では、ドレインバ
イアス回路４をモノリシック化することができるので、
外付け部品としては２つのチップキャパシタＣｓ１，Ｃ
ｓ２のみとなる。その結果、プリント基板１００上の実
装面積が小さくなり、部品点数も少なくなる。したがっ
て、電子機器の小型化および信頼性の向上を図ることが
できる。

【００４６】チップ面積が小さくなると、ＦＥＴのゲー
ト・ドレイン間の寄生容量により増幅器に帰還がかか
る。しかし、図１の３段電力増幅器においてはＦＥＴ２
のゲート・ドレイン間に並列共振回路４１が挿入され、
ＦＥＴ３のゲート・ドレイン間に並列共振回路４２が挿
入されることになるので、並列共振回路４１，４２によ
りＦＥＴ２，３のゲート・ドレイン間の分離が良好とな
り、帰還量の増加を最小限にすることができる。そのた
め、帰還量の増加による増幅器の利得の低下等の問題が
発生しない。

【００４７】なお、図４のインダクタＬｃ１，Ｌｃ２，
Ｌｃ３の代わりに１つの並列共振回路を接続した場合に
は、並列共振回路のＱ値をかなり良くしなければ１ＫΩ
程度のインピーダンスが得られない。したがって、１つ
の並列共振回路でドレインバイアス回路を構成すること
は実際上困難である。

【００４８】これに対して、本実施例では、初段のＦＥ
Ｔ１のドレインとドレインバイアス印加端子１４との間
に３つの並列共振回路４１，４２，４３が直列に接続さ
れているので、各並列共振回路４１，４２，４３のイン
ピーダンスは低くてもよい。

【００４９】上記実施例では、本発明のバイアス回路を
３段電力増幅器に適用した場合を説明したが、本発明の
バイアス回路は、その他の増幅器にも適用することがで
き、さらに、ミキサ等の他の信号処理回路にも適用する
ことができる。本発明のバイアス回路をミキサに適用す
る場合には、上記実施例とは逆に、初段の能動素子をド
レインバイアス印加端子に最も近い並列共振回路に接続
し、最終段に近づくに従って順にドレインバイアス印加
端子から遠い並列共振回路に接続する。

【００５０】

【発明の効果】以上のように本発明によれば、例えば並
列共振回路からなる最小限のフィルタ手段によりバイア
ス回路が構成されるので、バイアス回路の占有面積が小
さくなり、バイアス回路を信号処理回路と同一のチップ
上に形成することが可能になる。

【００５１】したがって、部品点数が削減され、電子機
器の小型化および信頼性の向上が図られる。

【図面の簡単な説明】

【図１】本発明の一実施例によるバイアス回路を含む３
段電力増幅器の構成を示す回路図である。

【図２】図１のバイアス回路に用いられるスパイラルイ
ンダクタを示す図およびスパイラルインダクタを用いた
並列共振回路の等価回路図である。

【図３】図１の３段電力増幅器をモノリシック化してプ
リント基板上に実装した場合のレイアウトの一例を示す
図である。

【図４】従来のバイアス回路を含む３段電力増幅器の構
成を示す回路図である。

【図５】図４の３段電力増幅器をモノリシック化してプ
リント基板上に実装した場合のレイアウトの一例を示す
図である。

【符号の説明】

１，２，３ＦＥＴ４バイアス回路１０チップ１１入力端子１２出力端子１３ゲートバイアス印加端子１４ドレインバイアス印加端子１５外部端子４１，４２，４３並列共振回路Ｌ４，Ｌ５，Ｌ６インダクタＣ８，Ｃ９，Ｃ１０キャパシタ１００プリント基板なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者原田八十雄大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】複数の能動素子により所定の周波数の信
号を処理する信号処理回路にバイアス電圧を印加するた
めのバイアス回路において、前記バイアス電圧が印加さ
れる電圧印加端子に前記所定の周波数の信号の通過を阻
止する複数のフィルタ手段を直列に接続し、各能動素子
をそれぞれ所定のフィルタ手段に接続したことを特徴と
するバイアス回路。
【請求項２】前記複数のフィルタ手段の各々は、イン
ダクタおよびキャパシタを含む並列共振回路からなるこ
とを特徴とする請求項１記載のバイアス回路。
【請求項３】複数段の能動素子により所定の周波数の
信号を増幅する増幅器にバイアス電圧を印加するための
バイアス回路において、初段の能動素子と前記バイアス
電圧が印加される電圧印加端子との間に前記複数段の能
動素子に対応する複数の並列共振回路を直列に接続し、
各段の能動素子をそれぞれ対応する並列共振回路に接続
したことを特徴とするバイアス回路。