JPH0831945A - 集積電力用半導体デバイス - Google Patents
集積電力用半導体デバイスInfo
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- JPH0831945A JPH0831945A JP7188215A JP18821595A JPH0831945A JP H0831945 A JPH0831945 A JP H0831945A JP 7188215 A JP7188215 A JP 7188215A JP 18821595 A JP18821595 A JP 18821595A JP H0831945 A JPH0831945 A JP H0831945A
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- 239000000758 substrate Substances 0.000 claims description 18
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 241000785681 Sander vitreus Species 0.000 description 1
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- 238000010276 construction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【目的】 電力用ＭＯＳＦＥＴ１の確実な駆動を保証す
るように、機能ブロック５と機能ブロック６との間に寄
生的な構造が生ずるのを防止する。 【構成】 第１の領域１５と第２の領域１６との間に第
２の導電形の第３の領域２１を配置しており、また第３
の領域が第１の領域の電位と異なる電位にあるようにす
る。
るように、機能ブロック５と機能ブロック６との間に寄
生的な構造が生ずるのを防止する。 【構成】 第１の領域１５と第２の領域１６との間に第
２の導電形の第３の領域２１を配置しており、また第３
の領域が第１の領域の電位と異なる電位にあるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は、第１の導電形の基板
と、基板中に埋込まれた第１の導電形の少なくとも１つ
の第１の領域と、基板中に埋込まれた第２の導電形の少
なくとも１つの第２の領域と、供給電圧を供給するため
の基板接触部と、第１および第２の領域中に埋込まれた
接触される半導体デバイスとを有し、その際に第１の領
域の半導体デバイスの少なくとも一部分が第２の領域の
半導体デバイスの少なくとも一部分を制御するようにし
た集積電力用半導体デバイスに関する。
と、基板中に埋込まれた第１の導電形の少なくとも１つ
の第１の領域と、基板中に埋込まれた第２の導電形の少
なくとも１つの第２の領域と、供給電圧を供給するため
の基板接触部と、第１および第２の領域中に埋込まれた
接触される半導体デバイスとを有し、その際に第１の領
域の半導体デバイスの少なくとも一部分が第２の領域の
半導体デバイスの少なくとも一部分を制御するようにし
た集積電力用半導体デバイスに関する。
【０００２】
【従来の技術】このような集積半導体デバイスはたとえ
ば文献「デザイン・ウント・エレクトロニク（Ｄｅｓｉ
ｇｎ ｕｎｄ Ｅｌｅｋｔｒｏｎｉｋ）」第２１号、１
９８６年１０月１４日、第１２６〜１３０頁に記載され
ている。この文献の第３図に集積電力用半導体デバイス
の原理回路図が示されている。さらに上記の文献には、
すべての回路要素が単一の基板上に集積できることが記
載されている。デバイスはその際に、もし基板が導電性
であれば、一般にｐドープされた領域（ウェル）中に配
置される。
ば文献「デザイン・ウント・エレクトロニク（Ｄｅｓｉ
ｇｎ ｕｎｄ Ｅｌｅｋｔｒｏｎｉｋ）」第２１号、１
９８６年１０月１４日、第１２６〜１３０頁に記載され
ている。この文献の第３図に集積電力用半導体デバイス
の原理回路図が示されている。さらに上記の文献には、
すべての回路要素が単一の基板上に集積できることが記
載されている。デバイスはその際に、もし基板が導電性
であれば、一般にｐドープされた領域（ウェル）中に配
置される。
【０００３】本発明が解決しようとする問題点を、上記
の従来技術による集積電力用半導体デバイスの簡略化さ
れた原理回路図を示す図２により説明する。
の従来技術による集積電力用半導体デバイスの簡略化さ
れた原理回路図を示す図２により説明する。
【０００４】図２にはいわゆる“ハイ‐サイド（Ｈｉｇ
ｈ‐Ｓｉｄｅ）‐スイッチ”が示されている。これは、
電力用ＭＯＳＦＥＴ１がドレイン側Ｄで供給電圧Ｖbbに
あることを特徴とする。ソースＳ側でＭＯＳＦＥＴ１に
負荷２が直列接続されており、そのＭＯＳＦＥＴ１と接
続されない端子は負荷接地点ＬＧと接続されている。供
給電圧源はその他端で同様に負荷接地点ＬＧと接続され
ている。ＭＯＳＦＥＴ１はハイ‐サイド‐スイッチを制
御するためのすべての要素を含んでいる機能ブロック６
により制御される。このブロックにはたとえばＭＯＳＦ
ＥＴ１のゲート電圧を供給電圧Ｖbbよりも高い値に設定
し得る電荷ポンプが属する。さらにこのブロックには、
ＭＯＳＦＥＴ１のゲート端子とソース端子との間に接続
されておりまたＭＯＳＦＥＴ１により遮断され得るトラ
ンジスタが属する。さらに機能ブロック６はゲート側Ｇ
に、ゲート‐ソース‐コンデンサに対する充電電流を制
御し得る少なくともトランジスタを含んでいる。機能ブ
ロック６の構成はそれ自体は公知であり、従って本発明
の対象ではない。
ｈ‐Ｓｉｄｅ）‐スイッチ”が示されている。これは、
電力用ＭＯＳＦＥＴ１がドレイン側Ｄで供給電圧Ｖbbに
あることを特徴とする。ソースＳ側でＭＯＳＦＥＴ１に
負荷２が直列接続されており、そのＭＯＳＦＥＴ１と接
続されない端子は負荷接地点ＬＧと接続されている。供
給電圧源はその他端で同様に負荷接地点ＬＧと接続され
ている。ＭＯＳＦＥＴ１はハイ‐サイド‐スイッチを制
御するためのすべての要素を含んでいる機能ブロック６
により制御される。このブロックにはたとえばＭＯＳＦ
ＥＴ１のゲート電圧を供給電圧Ｖbbよりも高い値に設定
し得る電荷ポンプが属する。さらにこのブロックには、
ＭＯＳＦＥＴ１のゲート端子とソース端子との間に接続
されておりまたＭＯＳＦＥＴ１により遮断され得るトラ
ンジスタが属する。さらに機能ブロック６はゲート側Ｇ
に、ゲート‐ソース‐コンデンサに対する充電電流を制
御し得る少なくともトランジスタを含んでいる。機能ブ
ロック６の構成はそれ自体は公知であり、従って本発明
の対象ではない。
【０００５】機能ブロック６は駆動回路５により制御さ
れる。これは主として論理回路を含んでいる。機能ブロ
ック６も駆動回路５も電圧Ｖbbを供給される。
れる。これは主として論理回路を含んでいる。機能ブロ
ック６も駆動回路５も電圧Ｖbbを供給される。
【０００６】ハイ‐サイド‐スイッチを投入するために
は、駆動回路５の入力端子に入力電圧Ｕinが与えられ、
またＭＯＳＦＥＴ１が導通状態に制御される。たとえば
電荷ポンプを介してのハイ‐サイド‐スイッチの投入は
公知であり、ここでは特に説明しない（たとえばヨーロ
ッパ特許第０２３９８６１号明細書参照）。それによっ
て電流がＭＯＳＦＥＴ１のドレイン側Ｄから負荷２を通
って負荷接地点ＬＧへ流れる。その際にソース端子Ｓと
負荷２との間の節点７における電位は負荷接地点ＬＧに
おける電位にくらべて正である。
は、駆動回路５の入力端子に入力電圧Ｕinが与えられ、
またＭＯＳＦＥＴ１が導通状態に制御される。たとえば
電荷ポンプを介してのハイ‐サイド‐スイッチの投入は
公知であり、ここでは特に説明しない（たとえばヨーロ
ッパ特許第０２３９８６１号明細書参照）。それによっ
て電流がＭＯＳＦＥＴ１のドレイン側Ｄから負荷２を通
って負荷接地点ＬＧへ流れる。その際にソース端子Ｓと
負荷２との間の節点７における電位は負荷接地点ＬＧに
おける電位にくらべて正である。
【０００７】ハイ‐サイド‐スイッチの遮断の際にはＭ
ＯＳＦＥＴ１を通る電流が中断され、また誘導性負荷２
における電圧が反転しない。こうして節点７（ＭＯＳＦ
ＥＴ１のソース側Ｓ）における電位が負荷接地点ＬＧに
くらべて負になる。すべての用途で電気的接続が負荷接
地点ＬＧと接地端子ＧＮＤとの間に形成されるので、端
子ＧＮＤは正にバイアスされる。
ＯＳＦＥＴ１を通る電流が中断され、また誘導性負荷２
における電圧が反転しない。こうして節点７（ＭＯＳＦ
ＥＴ１のソース側Ｓ）における電位が負荷接地点ＬＧに
くらべて負になる。すべての用途で電気的接続が負荷接
地点ＬＧと接地端子ＧＮＤとの間に形成されるので、端
子ＧＮＤは正にバイアスされる。
【０００８】機能ブロック６および駆動回路５中に含ま
れている半導体デバイスは自己絶縁技術で製造されてい
るので（前記文献の第１図を参照）、デバイスは接地端
子ＧＮＤにおける電位上昇により、電力用ＭＯＳＦＥＴ
１の確実なスイッチングを妨げる誤機能を生じ得る。こ
の誤機能を、本発明の実施例を含んでいる図１により説
明する。
れている半導体デバイスは自己絶縁技術で製造されてい
るので（前記文献の第１図を参照）、デバイスは接地端
子ＧＮＤにおける電位上昇により、電力用ＭＯＳＦＥＴ
１の確実なスイッチングを妨げる誤機能を生じ得る。こ
の誤機能を、本発明の実施例を含んでいる図１により説
明する。
【０００９】図１中で、機能ブロック６および駆動回路
５が集積されている基板は符号１０を付されている。い
まの場合基板１０はｎドープされている。駆動回路５は
半導体デバイスにより形成され、そのうちのいくつかが
シンボル化して示されており、また符号１７、１８を付
されている。それらはｐドープされた第１の領域１５中
に配置されている。機能ブロック６の構成要素は同じく
シンボル化して示されており、また符号１９および２０
を付されている。それらはｐドープされた第２の領域１
６中に配置されている。駆動回路５の領域１５は端子Ｇ
ＮＤと接続されている接触部を設けられている。機能ブ
ロック６の領域１６は、節点７と接続されており、従っ
てまたＭＯＳＦＥＴ１のソース電位にある接触部を有す
る。ＭＯＳＦＥＴ１は図１による装置では、図面を見易
くするため示されていない。構成要素１７、１８が構成
要素１９、２０をどのように制御するかも示されていな
い。なぜならばこのことは本発明の説明のために重要で
ないからである。
５が集積されている基板は符号１０を付されている。い
まの場合基板１０はｎドープされている。駆動回路５は
半導体デバイスにより形成され、そのうちのいくつかが
シンボル化して示されており、また符号１７、１８を付
されている。それらはｐドープされた第１の領域１５中
に配置されている。機能ブロック６の構成要素は同じく
シンボル化して示されており、また符号１９および２０
を付されている。それらはｐドープされた第２の領域１
６中に配置されている。駆動回路５の領域１５は端子Ｇ
ＮＤと接続されている接触部を設けられている。機能ブ
ロック６の領域１６は、節点７と接続されており、従っ
てまたＭＯＳＦＥＴ１のソース電位にある接触部を有す
る。ＭＯＳＦＥＴ１は図１による装置では、図面を見易
くするため示されていない。構成要素１７、１８が構成
要素１９、２０をどのように制御するかも示されていな
い。なぜならばこのことは本発明の説明のために重要で
ないからである。
【００１０】誘導性負荷２の投入の際に端子ＧＮＤが供
給電圧Ｖbbにくらべて正になると、領域１５と基板１０
との間のｐｎ接合が導通方向にバイアスされ、また基板
を正の電荷キャリアによりあふれさせる電流ｉが流れ
る。これらの電荷キャリアは最も負の電位の方向に、す
なわちその端子が前記の電圧反転によりすなわち遮断の
際に電位ＧＮＤおよび電位Ｖbbにくらべて負である領域
１６へ流れる。それによって破線により示されている寄
生的なｐｎｐバイポーラトランジスタ２２が生ずる。バ
イポーラトランジスタ２２のベース端子はその際に基板
電位Ｖbbにある。これは端子ＧＮＤにおける電位にくら
べて負であるから、寄生的なバイポーラトランジスタ２
２が投入され、またウェル領域１６の電位が端子ＧＮＤ
における電位の方向に引かれる。それによって機能ブロ
ック６の機能がもはや十分には保証されなくなるので、
ＭＯＳＦＥＴ１の確実な制御は不可能になる。
給電圧Ｖbbにくらべて正になると、領域１５と基板１０
との間のｐｎ接合が導通方向にバイアスされ、また基板
を正の電荷キャリアによりあふれさせる電流ｉが流れ
る。これらの電荷キャリアは最も負の電位の方向に、す
なわちその端子が前記の電圧反転によりすなわち遮断の
際に電位ＧＮＤおよび電位Ｖbbにくらべて負である領域
１６へ流れる。それによって破線により示されている寄
生的なｐｎｐバイポーラトランジスタ２２が生ずる。バ
イポーラトランジスタ２２のベース端子はその際に基板
電位Ｖbbにある。これは端子ＧＮＤにおける電位にくら
べて負であるから、寄生的なバイポーラトランジスタ２
２が投入され、またウェル領域１６の電位が端子ＧＮＤ
における電位の方向に引かれる。それによって機能ブロ
ック６の機能がもはや十分には保証されなくなるので、
ＭＯＳＦＥＴ１の確実な制御は不可能になる。
【００１１】
【発明が解決しようとする課題】本発明の課題は、電力
用ＭＯＳＦＥＴ１の確実な駆動が保証されるように、駆
動回路５と機能ブロック６との間に寄生的な構造が生ず
るのを防止することにある。
用ＭＯＳＦＥＴ１の確実な駆動が保証されるように、駆
動回路５と機能ブロック６との間に寄生的な構造が生ず
るのを防止することにある。
【００１２】
【課題を解決するための手段】この課題は、第１の領域
と第２の領域との間に第２の導電形の第３の領域が配置
され、また第３の領域が第１の領域の電位と異なる電位
にあることにより解決される。好ましくは、第３の領域
は第２の領域と等しい電位にある。基板がｎドープさ
れ、また領域がｐドープされているならば、第３の領域
は第１の領域よりも負の電位にある。好ましい実施態様
では、第３の領域は第１の領域もしくは第２の領域を完
全に囲んでいる。
と第２の領域との間に第２の導電形の第３の領域が配置
され、また第３の領域が第１の領域の電位と異なる電位
にあることにより解決される。好ましくは、第３の領域
は第２の領域と等しい電位にある。基板がｎドープさ
れ、また領域がｐドープされているならば、第３の領域
は第１の領域よりも負の電位にある。好ましい実施態様
では、第３の領域は第１の領域もしくは第２の領域を完
全に囲んでいる。
【００１３】
【実施例】図１では第３の領域は符号２１を付されてい
る。第３の領域２１は第１の領域１５および第２の領域
１６と同じくｐドープされており、また好ましくはこれ
らと等しい深さを有する。第３の領域２１は第１の領域
１５の電位と異なる電位にある接触部を有する。図示の
導電形の場合にはこの電位は端子ＧＮＤにおける電位よ
りも低い。接触部が遮断の際に生ずる最も低い電位にあ
ると、すなわち節点７と接続されていると好適である。
る。第３の領域２１は第１の領域１５および第２の領域
１６と同じくｐドープされており、また好ましくはこれ
らと等しい深さを有する。第３の領域２１は第１の領域
１５の電位と異なる電位にある接触部を有する。図示の
導電形の場合にはこの電位は端子ＧＮＤにおける電位よ
りも低い。接触部が遮断の際に生ずる最も低い電位にあ
ると、すなわち節点７と接続されていると好適である。
【００１４】ＭＯＳＦＥＴ１がその導通状態から遮断状
態に切換えられると、いまや寄生的なトランジスタが第
１の領域１５と第３の領域２１との間に生ずる。このト
ランジスタは符号２３を付されている。寄生的なトラン
ジスタ２３の投入と同時に生ずる領域２１の電位変化は
集積半導体デバイスの機能にとって重要でない。なぜな
らば、領域１６の電位は変更されないからである。それ
によって機能ブロック６は完全に機能可能な状態にとど
まる。
態に切換えられると、いまや寄生的なトランジスタが第
１の領域１５と第３の領域２１との間に生ずる。このト
ランジスタは符号２３を付されている。寄生的なトラン
ジスタ２３の投入と同時に生ずる領域２１の電位変化は
集積半導体デバイスの機能にとって重要でない。なぜな
らば、領域１６の電位は変更されないからである。それ
によって機能ブロック６は完全に機能可能な状態にとど
まる。
【００１５】第３の領域２１は領域１５および１６と等
しい長さであってもよいし、それらよりも若干長くても
よい。図１に示されているように第３の領域２１が第２
の領域１６を環状に囲んでいるならば、寄生的トランジ
スタ２２の形成は確実に防止される。しかしまた第３の
領域２１が第１の領域１５を環状に囲んでいることも有
利である。
しい長さであってもよいし、それらよりも若干長くても
よい。図１に示されているように第３の領域２１が第２
の領域１６を環状に囲んでいるならば、寄生的トランジ
スタ２２の形成は確実に防止される。しかしまた第３の
領域２１が第１の領域１５を環状に囲んでいることも有
利である。
【００１６】図１では、図示を簡単にするため、駆動回
路５および機能ブロック６はそれぞれ単一の領域１５ま
たは１６から成っていると仮定されている。複雑な構造
ではこれらはもちろんその内部に集積された多数の半導
体デバイスを有するこのような領域を多数含んでいる。
路５および機能ブロック６はそれぞれ単一の領域１５ま
たは１６から成っていると仮定されている。複雑な構造
ではこれらはもちろんその内部に集積された多数の半導
体デバイスを有するこのような領域を多数含んでいる。
【図１】本発明による集積電力用半導体デバイスの原理
構成図。
構成図。
【図２】従来技術による集積電力用半導体デバイスの原
理回路図。
理回路図。
２ 負荷 ５ 駆動回路 ６ 機能ブロック １０ 基板 １５ 第１の領域 １６ 第２の領域 ２１ 第３の領域 ２２ 寄生的バイポーラトランジスタ ２３ 寄生的トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 (72)発明者 ライナルト ザンダー ドイツ連邦共和国 81379 ミユンヘン マチアス‐マイヤー‐シユトラーセ ３ (72)発明者 イエンス‐ペール シユテングル ドイツ連邦共和国 82284 グラーフラー ト キルヒフエルダーシユトラーセ ６ (72)発明者 イエネ チハニ ドイツ連邦共和国 85551 キルヒハイム イザールヴエーク 13
Claims (5)
- 【請求項１】 第１の導電形の基板と、この基板中に埋
込まれた第１の導電形の少なくとも第１の領域と、基板
中に埋込まれた第２の導電形の少なくとも１つの第２の
領域と、供給電圧を供給するための基板接触部と、第１
および第２の領域中に埋込まれた接触される半導体デバ
イスとを有し、その際に第１の領域の半導体デバイスの
少なくとも一部分が第２の領域の半導体デバイスの少な
くとも一部分を制御するようにした集積電力用半導体デ
バイスにおいて、第１の領域（１５）と第２の領域（１
６）との間に第２の導電形の第３の領域（２１）を配置
し、第３の領域が第１の領域の電位と異なる電位にある
ようにすることを特徴とする集積された電力用半導体デ
バイス。 - 【請求項２】 第３の領域（２１）が第２の領域（１
６）と等しい電位にあることを特徴とする請求項１記載
の集積電力用半導体デバイス。 - 【請求項３】 基板（１０）がｎドープされ、また第３
の領域（２１）が第１の領域（１５）よりも負の電位に
あることを特徴とする請求項１または２記載の集積電力
用半導体デバイス。 - 【請求項４】 第３の領域（２１）が第２の領域（１
６）を完全に囲んでいることを特徴とする請求項１ない
し３の１つに記載の集積電力用半導体デバイス。 - 【請求項５】 第３の領域（２１）が第１の領域（１
５）を完全に囲んでいることを特徴とする請求項１ない
し３の１つに記載の集積電力用半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4423733.2 | 1994-07-06 | ||
| DE4423733A DE4423733C2 (de) | 1994-07-06 | 1994-07-06 | Integriertes Leistungs-Halbleiterbauelement mit Schutzstruktur |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831945A true JPH0831945A (ja) | 1996-02-02 |
Family
ID=6522417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7188215A Pending JPH0831945A (ja) | 1994-07-06 | 1995-06-30 | 集積電力用半導体デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5726478A (ja) |
| JP (1) | JPH0831945A (ja) |
| KR (1) | KR100346085B1 (ja) |
| DE (1) | DE4423733C2 (ja) |
| TW (1) | TW385535B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3036423B2 (ja) * | 1996-02-06 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
| DE19606100C2 (de) * | 1996-02-19 | 2002-02-14 | Infineon Technologies Ag | Integrierte Schaltungsanordnung zum Ansteuern eines Leistungs-MOSFET mit sourceseitiger Last, insbesondere geeignet für die Verwendung im Kraftfahrzeugbereich |
| US6310385B1 (en) * | 1997-01-16 | 2001-10-30 | International Rectifier Corp. | High band gap layer to isolate wells in high voltage power integrated circuits |
| DE19904575C1 (de) * | 1999-02-04 | 2000-03-30 | Siemens Ag | Temperaturgeschützter Halbleiterschalter mit Temperatursensor und zusätzlichem Ladungsträger-Detektor, der eine echte Übertemperatur von einer vermeintlichen unterscheidbar macht |
| US6310379B1 (en) * | 1999-06-03 | 2001-10-30 | Texas Instruments Incorporated | NMOS triggered NMOS ESD protection circuit using low voltage NMOS transistors |
| DE19941342C1 (de) * | 1999-08-31 | 2001-01-25 | Infineon Technologies Ag | Gegen Verpolung geschützte integrierbare Schaltungsanordnung in einem Substrat |
| US6787858B2 (en) * | 2002-10-16 | 2004-09-07 | Freescale Semiconductor, Inc. | Carrier injection protection structure |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60767A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体装置 |
| JPS61283158A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 相補型ｍｏｓトランジスタ回路 |
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| JP3075892B2 (ja) * | 1993-07-09 | 2000-08-14 | 株式会社東芝 | 半導体装置 |
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1996
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