JPH08316875A - クロック再生回路 - Google Patents

Abstract

(57)【要約】 【目的】 デジタル回路で実現でき、かつ比較的簡易な
回路で実現できるスペクトル拡散通信のクロック再生回
路を提供することを目的とする。 【構成】 データ復調に用いるサンプリング用クロック
を分周してクロックを発生するスペクトル拡散通信にお
けるクロック再生回路は、同期パルスとタイミングが一
致し、前記サンプリング用クロックの分周を制御信号に
よって切り換える手段を有する分周回路と、相関信号か
ら早遅制御信号を生成する早遅制御信号形成回路と、前
記各分周器の出力を前記早遅制御信号に基づいて早遅し
て出力する回路を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック再生回路、特
に直接拡散の受動式相関器を用いたクロック再生回路に
関する。

【０００２】

【従来の技術】従来のデータ通信には、狭帯域変調方式
を用いた通信が一般に実用されている。これらは、受信
機における復調を比較的小型の回路で実現できるが、室
内（オフィスや工場など）のようにマルチパスや狭帯域
の有色雑音に弱いという欠点がある。

【０００３】これに対してスペクトル拡散通信方式は、
データのスペクトルを拡散符号によって拡散し、広帯域
で伝送するため、雑音で全ての帯域が潰れる訳ではない
ので、これらの欠点を解消できるという利点をもつ。

【０００４】このようなシステムにおいて、送信機と受
信機は各々別々のクロックで動作しているために、受信
機側では、送信機と位相が同一となるクロック再生回路
が必要となる。

【０００５】このような従来のスペクトル拡散通信にお
けるクロック再生回路の構成を図８に示す。同図におい
て、１０２はゲート、１０３はフィルタ、１０４はＰＬ
Ｌ（Phase Locked Loop)、１０５はＶＣＯ(Volt Contro
lled Oscilator)、１０８は位相偏移器である。

【０００６】復調器（図示せず）で得られた相関出力を
設定した閾値でコンパレートし、ゲート１０２を通す。
この後、フィルタ１０３を用いてクロック周波数成分を
抜き出す。この成分をリファレンスとして、安定したク
ロックを発生させるため、ＰＬＬ１０４を用いてＶＣＯ
出力と比較し、コントロール電圧を発生し、ＶＣＯ１０
５をコントロールすることにより、クロックを発生させ
る。

【０００７】また、位相偏移器１０８を用いて同期タイ
ミング１０７と合わせている。このようにすることによ
ってＶＣＯ１０５により、送信クロックと同期の取れた
受信クロックを生成できることになるというものであ
る。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うなクロック再生回路では、アナログのフィルタ１０
３、ＶＣＯ１０５などが必要であり、アナログ回路は集
積化が困難であることから、回路規模が大きくなる欠点
があった。

【０００９】また、デジタル、アナログ混在の回路は、
基板作成時に干渉の問題があり、設計、組立、シールド
にノウハウが必要であり、量産に調整が必要であるとい
う問題点があった。その対策としてデジタルＮＣＯ(Num
eric Controlled Oscilator)、デジタルフィルタ等を用
いた構成も提案されている。しかし、この場合、ＮＣ
Ｏ、デジタルフィルタを構成するには、数値演算をかな
り必要とするため、回路規模が大きくなり、また、高速
動作に向かないという欠点があった。

【００１０】本発明は、上記問題点に鑑み成されたもの
であり、デジタル回路で実現でき、かつ比較的簡易な回
路で実現できるスペクトル拡散通信のクロック再生回路
を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明のスペクトル拡散通信のクロック再生回路
は、請求項１では、データ復調に用いるサンプリング用
クロックを分周してクロックを発生するスペクトル拡散
通信におけるクロック再生回路において、同期パルスと
タイミングが一致し、前記サンプリング用クロックの分
周を制御信号によって切り換える手段を有する分周回路
と、相関信号から早遅制御信号を生成する早遅制御信号
形成回路と、前記各分周器の出力を前記早遅制御信号に
基づいて早遅して出力する回路とから成るものである。

【００１２】また、請求項２では、前記早遅制御信号
は、複数の信号から成っており、その中の最大値または
所定値以上の信号が前記同期パルスより早い場合は出力
のクロックを所定のサンプル数だけ遅延し、同期パルス
より遅い場合には所定のサンプル数だけ早め、等しい場
合は、同期パルスのタイミングでクロックを出力するこ
とを特徴とするものである。

【００１３】また、請求項３では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記サンプリング点毎の出力と共通の閾値
とを比較して２値信号を出力する複数の比較器と、前記
各比較器の出力を各相関信号毎に累積加算する加算回路
とから成るものである。

【００１４】また、請求項４では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記サンプリング点毎の出力と共通の閾値
とを比較して２値信号を出力する複数の比較器と、この
各比較器の出力に重み付けを行う重み付け回路と、前記
各重み付け回路の出力を各相関信号毎に累積加算する加
算回路とから成るものである。

【００１５】また、請求項５では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記遅延回路の出力を各相関信号毎に累積
加算する加算回路とから成るものである。

【００１６】また、請求項６では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、この各遅延回路の出力に重み付けを行う重
み付け回路と、この重み付け回路の出力を各相関信号毎
に累積加算する加算回路とから成るものである。

【００１７】

【作用】上記した構成により、請求項１では、データ復
調に用いるサンプリング用の同期パルスを分周してクロ
ックを発生するスペクトル拡散通信におけるクロック再
生回路において、同期パルスとタイミングが一致し、前
記サンプリング用クロックの分周を制御信号によって切
り換える手段を有する分周回路と、相関信号から早遅制
御信号を生成する早遅制御信号形成回路と、前記各分周
器の出力を前記早遅制御信号に基づいて早遅して出力す
るセレクタとから成るので、デジタル回路で実現でき、
かつ比較的簡易な回路で実現できることとなる。

【００１８】また、請求項２では、前記早遅制御信号
は、複数の信号から成っており、その中の最大値または
所定値以上の信号が前記同期パルスより早い場合は出力
のクロックを所定のサンプル数だけ遅延し、同期パルス
より遅い場合には所定のサンプル数だけ早め、等しい場
合は、同期パルスのタイミングでクロックを出力するの
で、デジタル回路で実現でき、かつ比較的簡易な回路で
実現できることとなる。

【００１９】また、請求項３では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記サンプリング点毎の出力と共通の閾値
とを比較して２値信号を出力する複数の比較器と、前記
各比較器の出力を各相関信号毎に累積加算する加算回路
とから成るので、デジタル回路で実現でき、かつ比較的
簡易な回路で実現できることとなる。

【００２０】また、請求項４では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記サンプリング点毎の出力と共通の閾値
とを比較して２値信号を出力する複数の比較器と、この
各比較器の出力に重み付けを行う重み付け回路と、前記
各重み付け回路の出力を各相関信号毎に累積加算する加
算回路とから成るので、デジタル回路で実現でき、かつ
比較的簡易な回路で実現できることとなる。

【００２１】また、請求項５では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記遅延回路の出力を各相関信号毎に累積
加算する加算回路とから成るので、デジタル回路で実現
でき、かつ比較的簡易な回路で実現できることとなる。

【００２２】また、請求項６では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、この各遅延回路の出力に重み付けを行う重
み付け回路と、この重み付け回路の出力を各相関信号毎
に累積加算する加算回路とから成るので、デジタル回路
で実現でき、かつ比較的簡易な回路で実現できることと
なる。

【００２３】

【実施例】以下、図面を参照しながら本発明のスペクト
ル拡散通信のクロック再生回路につきその構成と動作を
説明する。図１は、本発明の第１の実施例におけるクロ
ック再生回路の構成の一例を示すブロック図である。同
図において、１は同期パルス発生回路、２は２×ｋ−１
分周器、３は２×ｋ分周器、４は２×ｋ＋１分周器、５
は早遅制御信号形成回路、６はセレクタである。

【００２４】同期パルスは、スペクトル拡散部内にある
同期パルス発生回路から、２×ｋ−１分周器２、２×ｋ
分周器３および２×ｋ＋１分周器４に３分配される。こ
こでこれら２×ｋ−１分周器２、２×ｋ分周器３および
２×ｋ＋１分周器４は、サンプリング用クロックを分周
しているがその出力は同期パルスでスタート点を合わせ
ており、分周比が異なるので、次の立ち上がりが、２×
ｋ−１分周器２では早く、２×ｋ＋１分周器４では遅く
なったりする。

【００２５】これら２×ｋ−１分周器２、２×ｋ分周器
３および２×ｋ＋１分周器４の出力はセレクタ６におい
て早遅制御信号形成回路５の出力に応じて切り換えられ
る。この早遅制御信号形成回路５は、相関信号によって
制御される。

【００２６】図９は、本発明の第１の実施例におけるク
ロック再生回路の構成のを更に一般化した、他の例を示
すブロック図である。同図において、同期パルス発生回
路１、早遅制御信号形成回路５は、図１におけるそれら
と同一であり、詳しい説明を省略する。７は分周数決定
回路、８は分周器である。早遅制御信号形成回路５の出
力は、分周数決定回路７において発生した多値情報は、
分周数決定回路７に送られ、分周器８における分周比を
制御して再生クロックを出力する。この方法としては、
ＲＯＭテーブルに早遅制御信号形成回路５の出力に対応
した数値を分周数決定回路７に格納しておけば良い。

【００２７】このようなセレクタ６や分周数決定回路の
制御を行う早遅制御信号形成回路５の構成は、図２のよ
うになっている。同図において、１１はウィンドウ制御
部、１２〜１６は遅延器、１３は閾値の入力端子、１７
〜２１は比較器、２２〜２６は加算器、２７はクロック
再生部である。これらのうち、ウィンドウ制御部１１、
遅延器１２〜１６、閾値の入力端子１３、比較器１７〜
２１、加算器２２〜２６は図１における早遅制御信号形
成回路を構成している。

【００２８】復調器（図示せず）より得られる相関信号
は、処理のための遅延器（例えばシフトレジスタ）１２
〜１６により、時間軸上に広げられる。この信号は図３
の（ａ）や（ｂ）のようになる多値信号であり、量子化
は１チップ２サンプルにて行っているとする。

【００２９】同期パルスは、間欠的に入力されるもので
あり、一定の周期毎に繰り返される。その周期に再生ク
ロックを同期させるものである。ウィンドウ制御部１１
は、そのような間欠的な入力を遅延器１２〜１６にこの
相関のピークを持つ部分のみを順次蓄えてゆく。

【００３０】この遅延器１２〜１６の出力は、それぞれ
比較器１７〜２１に入力され閾値の入力端子１３から与
えられる閾値と比較し、その結果が図３の（ａ）のよう
に５点のうち、中心部が閾値を越えていれば、図示のよ
うに論理”１”を比較器１９から出力し、逆に遅れてい
れば、例えば図３の（ｂ）のように論理”１”を比較器
２０から出力する。逆に早ければ、図示しないが例えば
比較器１７から論理”１”が出力される。

【００３１】この比較器１７〜２１の出力は、加算器２
２〜２６でそれぞれ累積加算して、それがオーバーフロ
ーをした場所を特定して切換手段を有する分周回路の切
換を行う。この様子を図４の（ａ）〜（ｃ）に示す。図
４の（ａ）において、再生クロックのタイミングが正し
いときには比較器１９の出力ｃは論理１を取り、加算器
２４がオーバーフローしたものとすると、セレクタ６
は、２×ｋ分周器３を選び図示のような再生クロックを
出力する。なお、加算器２２〜２６で一番先にオーバー
フローした信号により全加算器の値はリセットされ、０
となる。

【００３２】もし、相関信号が遅ければ、図４の（ｂ）
のように例えば、比較器２０の出力が論理”１”とな
り、加算器２５がオーバーフローした場合にはセレクタ
６は２×ｋ−１分周器２を選び、図示のように次の立ち
上がりエッジで再生クロックを早める。逆に図４の
（ｃ）のように例えば、比較器１８が論理”１”とな
り、加算器２３がオーバーフローした場合には、図示の
ように次の立ち上がりエッジで、再生クロックのタイミ
ングを遅らせる。なお、早遅制御信号は、加算器がオー
バーフローしないと出力しないが、それがこないときに
は、通常サンプリングクロックを２×ｋ分周している。

【００３３】理想的な相関信号は、図３の（ａ）のよう
になり、閾値を越えるのは比較器１９のみである。その
結果、加算器２４のみが１つカウントアップする。実際
の相関信号は雑音成分により、形が崩れる場合もある
が、正しいタイミングの時は、平均的に加算器２４の加
算量が最も多く、早くオーバーフローする。この結果、
クロック再生部２７では、このタイミングを正しいと判
断して、そのタイミングを維持する。

【００３４】逆にタイミングが合っていない場合には、
図３の（ｂ）のようになり、閾値を越えるのは、加算器
２５のみが１つカウントアップする。この場合も雑音成
分によって相関信号の形が崩れることもあるが、やはり
平均的には加算器２５が最も加算量が多く、早くオーバ
ーフローする。この場合、クロック再生部２７は、クロ
ックタイミングが遅いと判断し、１サンプル分早めるこ
とによって、クロックタイミングは正しいクロックタイ
ミングとなる。

【００３５】このようにして本実施例では、クロックタ
イミングを正しくコントロールし、クロック再生が相関
の中心で行えるようにする。例えば、送受間で１００Ｈ
ｚずれているとすると、１／２×ｋ×１００秒毎に早め
る動作は行われる。

【００３６】以上のように本実施例によれば、拡散信号
の逆拡散に用いているサンプリングタイミングを利用
し、クロック再生をデジタル的に行うため、従来のアナ
ログ・デジタル混在の場合に較べて、回路がオールデジ
タルとなり、ＩＣ化により、小型化できるようになる。
また、無調整となるうえに、基板設計、量産時にも適し
たものとなる。またＮＣＯやデジタルフィルタを用いた
構成より、回路規模は小さくて済む。

【００３７】なお、この実施例では、時間窓を５サンプ
ルクロック分としたが、３サンプル、７サンプル等、シ
ステム設計により時間窓の大きさ（サンプル数）を変え
ても良い。また、加算器がオーバーフローする場合につ
いて説明したが、所定の閾値を越える場合としても良
い。

【００３８】なお、クロック再生部２７で、ウィンドウ
の中心タイミングの加算器２４が先にオーバーフローし
た場合は、クロック再生部２７は現状のタイミングを維
持し、一方、早いタイミングの加算器２２と２３がオー
バーフローした場合にはタイミングを１つ遅らせ、遅い
タイミングの加算器２５と２６が先にオーバーフローし
た場合にはクロック再生部２７のタイミングを１つ進ま
せることにしていたが、例えば、加算器２２がオーバー
フローした場合は、加算器２３がオーバーフローした場
合に較べて、クロック再生部２７のタイミングが大きく
ずれている可能性がある。

【００３９】そこで、この場合には、タイミングを２サ
ンプル分ずらすことを第２の実施例の特徴とする。これ
により、クロックタイミングが何らかの要因で大きくず
れた場合、早急に復帰する事ができるようになる。この
方法は、分周は２ｋ＋１、２ｋ−１を１つの早遅制御信
号に対して２回行う方法や、あるいは２ｋ＋２，２ｋ−
２に分周する回路を用意する方法等がある。

【００４０】また、時間窓を７サンプルにした場合に
は、一番外側の加算器に対しては、３サンプル分、２番
目の加算器に対しては２サンプル分ずらすようにすれ
ば、本実施例においても、時間窓の大きさを変えても一
般性を失わない。

【００４１】さて、図５は、本発明の第２の実施例の構
成を示すブロック略図である。同図において、５６〜６
０は重み付け回路であり、ウィンドウ制御部１１、遅延
器１２〜１６、比較器１７〜２１、加算器２２〜２６、
クロック再生部２７は、第１の実施例と同一であり、説
明を省略する。

【００４２】比較器１７〜２１の出力する論理”０”も
しくは”１”の信号は、重み付け回路５６〜６０でそれ
ぞれ重み付けされたのち、それぞれ加算器２２〜２６で
加算され、そのオーバーフロー信号を受けてクロック再
生部２７は、第１の実施例と同様のクロックタイミング
のコントロールを行う。

【００４３】ここで、重み付け回路５６〜６０は、時間
窓の中心部から外側になるに従って重み付けを大きくし
ている。その結果、同数のカウントアップをしても外側
にあるほど早くオーバーフローする。従って、クロック
タイミングが大きく外側にずれているほどより早くクロ
ックタイミングの修正が行われ、性能の向上を図ること
が可能となる。

【００４４】なお、ここでは、重み付け回路５６〜６０
と加算器２２〜２６を用いて、時間窓の中心部から外側
での重み付けを実施した例を示しているが、加算器のみ
でオーバーフロー値を変えた構成（中心部は加算値が
「３２」でオーバーフローするが外側では「１６」でオ
ーバーフローするなど）として、重み付けを実施するこ
とも可能であり、本実施例と同等の効果を得ることがで
きる。

【００４５】またなお、第１の実施例の「なお書き」で
も説明したように、外側がオーバーフローするに従っ
て、ずらせるクロックタイミングを大きくとってもよ
い。これによって、さらに早く同期を確立することが可
能となる。

【００４６】さて、図６は、本発明の第３の実施例にお
けるクロック再生回路の構成を示すブロック略図であ
る。同図において、ウィンドウ制御部１１、遅延器１２
〜１６、加算器２２〜２６、クロック再生部２７は、第
１の実施例におけるそれらと同一であり、詳しい説明を
省略する。

【００４７】復調器（図示せず）から得られる相関信号
は、遅延器１２〜１６によって時間軸上に広げられる。
このとき、サンプリングは１チップ２サンプルにて行っ
ているとする。一方、同期パルスによってウィンドウ制
御部１１がコントロールされて、同期パルスを中心とし
た前後数サンプル分の相関信号がクロック再生に用いら
れる。

【００４８】このウィンドウ内の相関信号は、各々のサ
ンプリング毎に、加算器２２〜２６によって加算され、
そのオーバーフロー信号を受けて、クロック再生部２７
でクロック再生のコントロールを行う。クロック再生部
２７では、ウィンドウの中心タイミングの加算器２４が
先にオーバーフローした場合には、現状のクロックのタ
イミングを維持する。

【００４９】一方、早いタイミングの加算器２２或いは
２３がオーバーフローした場合にはクロック再生部のタ
イミングを１つ遅らせる。逆に遅いタイミングの加算器
２５或いは２６がオーバーフローした場合にはクロック
再生部２７のタイミングを１つ進ませる。このようにし
て再生クロックをコントロールする。

【００５０】第１及び第２の実施例では、閾値を設定し
て、それを越えたか否かで論理”０”或いは”１”の判
定を行っていたが、本実施例では、相関信号そのものを
加算することを特徴とする。

【００５１】相関信号そのものは、図３の（ａ）あるい
は（ｂ）に示したように多ビットの信号であるので、ビ
ット判定せずに多ビットのまま加算することで、加算結
果もほぼ相関信号に相似の出力を時間窓内に持つことが
できるようになる。その結果、雑音成分により、相関信
号の形が崩れた場合においても、平均化されて、より正
しいタイミングでクロック再生できるようになる。

【００５２】なお、第１の実施例の「なお書き」でも説
明したように、外側がオーバーフローするに従って、ず
らせるクロックタイミングを大きくとってもよい。これ
によって、さらに早く同期を確立することが可能とな
る。

【００５３】つまり、クロック再生部２７で、ウィンド
ウの中心タイミングの加算器２４が先にオーバーフロー
した場合は、クロック再生部２７は現状のタイミングを
維持し、一方、早いタイミングの加算器２２と２３がオ
ーバーフローした場合にはタイミングを１つ遅らせ、遅
いタイミングの加算器２５と２６が先にオーバーフロー
した場合にはクロック再生部２７のタイミングを１つ進
ませることにしていたが、例えば、加算器２２がオーバ
ーフローした場合は、加算器２３がオーバーフローした
場合に較べて、クロック再生部２７のタイミングが大き
くずれている可能性がある。

【００５４】そこで、この場合には、タイミングを２サ
ンプル分ずらすこととする。これにより、クロックタイ
ミングが何らかの要因で大きくずれた場合、早急に復帰
する事ができるようになる。

【００５５】また、時間窓を７サンプルにした場合に
は、一番外側の加算器に対しては、３サンプル分、２番
目の加算器に対しては２サンプル分ずらすようにすれ
ば、本実施例においても、時間窓の大きさを変えても一
般性を失わない。

【００５６】さて、図７は、本発明の第４の実施例にお
けるクロック再生回路の構成を示すブロック略図であ
る。同図において、ウィンドウ制御部１１、遅延器１２
〜１６加算器２２〜２６、クロック再生回路２７、重み
付け回路５６〜６０は、第２の実施例におけるそれらと
同一であり、詳しい説明を省略する。

【００５７】復調器（図示せず）から得られる相関信号
は、遅延器（例えばシフトレジスタ）１２〜１６によ
り、時間軸上に広げられる。このとき、サンプリングは
第１の実施例と同様に１チップ２サンプルにて行ってい
るとする。

【００５８】一方、同期パルスによって、ウィンドウ制
御部１１が制御されて、同期パルスを中心とした前後数
サンプル分の相関信号がクロック再生のコントロールに
用いられる。このウィンドウ内の相関信号は、各々のサ
ンプリング毎に重み付け回路５６〜６０によって重みづ
けられた後、加算器２２〜２６によって加算され、その
オーバーフロー信号を受けて、クロック再生部２７でク
ロック再生のコントロールを行う。

【００５９】クロック再生部２７では、ウィンドウの中
心タイミングの加算器２４が先にオーバーフローした場
合には、クロック再生部２７のタイミングを維持し、一
方、早いタイミングの加算器２２或いは２３がオーバー
フローした場合には、クロック再生部２７のタイミング
を１つ遅らせる。逆に遅いタイミングの加算器２５或い
は２６がオーバーフローした場合には、クロック再生部
２７のタイミングを１つ進ませる。このようにして正し
いタイミングの再生クロックを得る。

【００６０】本実施例では、第２の実施例と同様にクロ
ックタイミングが大きく外側にずれているほど、より早
くクロックタイミングの修正が行われ、性能の向上を図
ることが可能となる。

【００６１】また、ここでは、重み付け回路５６〜６０
と加算器２２〜２６を用いて、時間窓の中心から外側で
の重み付けを実施した例を示しているが、第２の実施例
と同様に加算器のみでオーバーフロー値を変えた構成
（例えば中心値は、加算値が３２でオーバーフローする
が、外側では１６でオーバーフローするなど）として、
重み付けを実施することも可能であり、本実施例と同等
の効果を得ることができる。

【００６２】なお、クロック再生部２７で、ウィンドウ
の中心タイミングの加算器２４が先にオーバーフローし
た場合は、クロック再生部２７は現状のタイミングを維
持し、一方、早いタイミングの加算器２２と２３がオー
バーフローした場合にはタイミングを１つ遅らせ、遅い
タイミングの加算器２５と２６が先にオーバーフローし
た場合にはクロック再生部２７のタイミングを１つ進ま
せることにしていたが、例えば、加算器２２がオーバー
フローした場合は、加算器２３がオーバーフローした場
合に較べて、クロック再生部２７のタイミングが大きく
ずれている可能性がある。

【００６３】そこで、この場合には、タイミングを２サ
ンプル分ずらすことを特徴とする。これにより、クロッ
クタイミングが何らかの要因で大きくずれた場合、早急
に復帰する事ができるようになる。

【００６４】また、時間窓を７サンプルにした場合に
は、一番外側の加算器に対しては、３サンプル分、２番
目の加算器に対しては２サンプル分ずらすようにすれ
ば、本本実施例においても、時間窓の大きさを変えても
一般性を失わない。

【００６５】

【発明の効果】以上のように本発明のクロック再生回路
は、請求項１では、データ復調に用いるサンプリング用
の同期パルスを分周してクロックを発生するスペクトル
拡散通信におけるクロック再生回路において、同期パル
スとタイミングが一致し、前記サンプリング用クロック
の分周を制御信号によって切り換える手段を有する分周
回路と、相関信号から早遅制御信号を生成する早遅制御
信号形成回路と、前記各分周器の出力を前記早遅制御信
号に基づいて早遅して出力するセレクタとから成るの
で、デジタル回路で実現でき、かつ比較的簡易な回路で
実現できるという効果がある。

【００６６】また、スペクトル逆拡散時に用いたサンプ
リングクロックを用いて、クロックを発生させ、またそ
の発生タイミングのコントロールは、時間窓を利用して
行う結果、従来のようなアナログフィルタ、アナログＶ
ＣＯが不要となり、小型化を秤、無調整化を実現できる
ので、量産化にも適しているという効果もある。

【００６７】また、請求項２では、前記早遅制御信号
は、複数の信号から成っており、その中の最大値または
所定値以上の信号が前記同期パルスより早い場合は出力
のクロックを所定のサンプル数だけ遅延し、同期パルス
より遅い場合には所定のサンプル数だけ早め、等しい場
合は、同期パルスのタイミングでクロックを出力するの
で、デジタル回路で実現でき、かつ比較的簡易な回路で
実現できるという効果がある。

【００６８】また、請求項３では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記サンプリング点毎の出力と共通の閾値
とを比較して２値信号を出力する複数の比較器と、前記
各比較器の出力を各相関信号毎に累積加算する加算回路
とから成るので、デジタル回路で実現でき、かつ比較的
簡易な回路で実現できるという効果がある。

【００６９】また、請求項４では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記サンプリング点毎の出力と共通の閾値
とを比較して２値信号を出力する複数の比較器と、この
各比較器の出力に重み付けを行う重み付け回路と、前記
各重み付け回路の出力を各相関信号毎に累積加算する加
算回路とから成るので、デジタル回路で実現でき、かつ
比較的簡易な回路で実現できるという効果がある。

【００７０】また、請求項５では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、前記遅延回路の出力を各相関信号毎に累積
加算する加算回路とから成るので、デジタル回路で実現
でき、かつ比較的簡易な回路で実現できるという効果が
ある。

【００７１】また、請求項６では、前記早遅制御信号形
成回路は、間欠的に入力される同期パルスの入力毎に相
関信号を複数のサンプリング点でそのサンプリングする
遅延回路と、この各遅延回路の出力に重み付けを行う重
み付け回路と、この重み付け回路の出力を各相関信号毎
に累積加算する加算回路とから成るので、デジタル回路
で実現でき、かつ比較的簡易な回路で実現できるという
効果がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例におけるクロック再生
回路の構成を示す第１のブロック略図である。

【図２】 本発明の第１の実施例におけるクロック再生
回路の構成を示す第２のブロック略図である。

【図３】 同実施例における相関信号とサンプリングタ
イミングの関係を示した説明図である。

【図４】 同実施例における主要部の動作を示すタイミ
ング図である。

【図５】 本発明の第２の実施例におけるクロック再生
回路の構成を示すブロック略図である。

【図６】 本発明の第３の実施例におけるクロック再生
回路の構成を示すブロック略図である。

【図７】 本発明の第４の実施例におけるクロック再生
回路の構成を示すブロック略図である。

【図８】 本発明の従来例におけるクロック再生回路の
構成を示すブロック略図である。

【図９】 本発明の第１の実施例におけるクロック再生
回路の構成を示す第３のブロック略図である。

【符号の説明】

１ 同期パルス発生回路 ２ ２×（ｋ−１）分周器 ３ ２×ｋ分周器 ４ ２×（ｋ＋１）分周器 ５ 早遅制御信号形成回路 ６ セレクタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データ復調に用いるサンプリング用クロ
   ックを分周してクロックを発生するスペクトル拡散通信
   におけるクロック再生回路において、 同期パルスとタイミングが一致し、前記サンプリング用
   クロックの分周を制御信号によって切り換える手段を有
   する分周回路と、 相関信号から早遅制御信号を生成する早遅制御信号形成
   回路と、 前記各分周器の出力を前記早遅制御信号に基づいて早遅
   して出力する回路と、から成るクロック再生回路。
2. 【請求項２】 前記早遅制御信号は、複数の信号から成
   っており、その中の最大値または所定値以上の信号が前
   記同期パルスより早い場合は出力のクロックを所定のサ
   ンプル数だけ遅延し、同期パルスより遅い場合には所定
   のサンプル数だけ早め、等しい場合は、同期パルスのタ
   イミングでクロックを出力することを特徴とする請求項
   １に記載のクロック再生回路。
3. 【請求項３】 前記早遅制御信号形成回路は、 間欠的に入力される同期パルスの入力毎に相関信号を複
   数のサンプリング点でそのサンプリングする遅延回路
   と、 前記サンプリング点毎の出力と共通の閾値とを比較して
   ２値信号を出力する複数の比較器と、 前記各比較器の出力を各相関信号毎に累積加算する加算
   回路と、から成る請求項１または２に記載のクロック再
   生回路。
4. 【請求項４】 前記早遅制御信号形成回路は、 間欠的に入力される同期パルスの入力毎に相関信号を複
   数のサンプリング点でそのサンプリングする遅延回路
   と、 前記サンプリング点毎の出力と共通の閾値とを比較して
   ２値信号を出力する複数の比較器と、 この各比較器の出力に重み付けを行う重み付け回路と、 前記各重み付け回路の出力を各相関信号毎に累積加算す
   る加算回路と、から成る請求項１または２に記載のクロ
   ック再生回路。
5. 【請求項５】 前記早遅制御信号形成回路は、 間欠的に入力される同期パルスの入力毎に相関信号を複
   数のサンプリング点でそのサンプリングする遅延回路
   と、 前記遅延回路の出力を各相関信号毎に累積加算する加算
   回路と、から成る請求項１または２に記載のクロック再
   生回路。
6. 【請求項６】 前記早遅制御信号形成回路は、 間欠的に入力される同期パルスの入力毎に相関信号を複
   数のサンプリング点でそのサンプリングする遅延回路
   と、 この各遅延回路の出力に重み付けを行う重み付け回路
   と、 この重み付け回路の出力を各相関信号毎に累積加算する
   加算回路と、から成る請求項１または２に記載のクロッ
   ク再生回路。