JPH0831579B2 - モノリシツク集積回路 - Google Patents
モノリシツク集積回路Info
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- JPH0831579B2 JPH0831579B2 JP62072011A JP7201187A JPH0831579B2 JP H0831579 B2 JPH0831579 B2 JP H0831579B2 JP 62072011 A JP62072011 A JP 62072011A JP 7201187 A JP7201187 A JP 7201187A JP H0831579 B2 JPH0831579 B2 JP H0831579B2
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- JP
- Japan
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- transistor
- circuit
- sbd
- electrode
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- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲート・アレイ型マスタスライス方式モノリ
シック集積回路（以後ゲート・アレイと記す）に関し、
特にECL回路、TTL回路を混在可能なゲート・アレイに用
いる基本セル内の素子構成に関する。
シック集積回路（以後ゲート・アレイと記す）に関し、
特にECL回路、TTL回路を混在可能なゲート・アレイに用
いる基本セル内の素子構成に関する。
〔従来の技術〕 従来のゲート・アレイのインタフェースはLS−TTLレ
ベルあるいはECL−10KHレベルという単独のインタフェ
ースのものが主流であり、一部にはECL−10KHレベルとE
CL−100Kレベルのどちらにも対応できるものもあった。
このため従来のゲート・アレイの基本セル内にはECL用
ゲート・アレイの場合NPN型トランジスタと抵抗群等が
収納されていたがショットキ・バリア型ダイオード（以
後SBDと記す）は含まれていなかった。これは基本的にE
CL回路はSBDなしで構成可能であり、SBDを導入するとプ
ロセスが複雑になり、その分集積回路としての歩留りが
低下することによる。TTL用ゲート・アレイの場合は基
本セル内にNPN型トランジスタ抵抗群の他に単独のSBDお
よびSBDをあらかじめ備えているSBD付NPN型トランジス
タを有していることが多い。このSBD付NPN型トランジス
タはその電極である一開孔部がNPN型トランジスタのベ
ース電極であると同時にSBDのアノード電極でもありこ
のトランジスタのコレクタ領域はSBDのカソード領域を
ともなっており、NPN型トランジスタのベース・コレク
タ間の電位をクランプする必要がある回路構成部に使用
されていた。単独のSBDは単にダイオードとして使用す
るために設けられており、TTL回路はその回路構成に定
形があり、個々の素子はそれぞれ専用に使用され、単独
のSBDをNPNトランジスタのベース・コレクタ間のクラン
プに使用することはなかった。これは素子を分離した場
合、その占有面積が増大し、チップサイズが拡大し集積
回路の歩留りが低下すること、素子が分離したため効率
よくクランプを行なえなくなること、接合容量が増大し
回路の遅延時間が増大すること等による。
ベルあるいはECL−10KHレベルという単独のインタフェ
ースのものが主流であり、一部にはECL−10KHレベルとE
CL−100Kレベルのどちらにも対応できるものもあった。
このため従来のゲート・アレイの基本セル内にはECL用
ゲート・アレイの場合NPN型トランジスタと抵抗群等が
収納されていたがショットキ・バリア型ダイオード（以
後SBDと記す）は含まれていなかった。これは基本的にE
CL回路はSBDなしで構成可能であり、SBDを導入するとプ
ロセスが複雑になり、その分集積回路としての歩留りが
低下することによる。TTL用ゲート・アレイの場合は基
本セル内にNPN型トランジスタ抵抗群の他に単独のSBDお
よびSBDをあらかじめ備えているSBD付NPN型トランジス
タを有していることが多い。このSBD付NPN型トランジス
タはその電極である一開孔部がNPN型トランジスタのベ
ース電極であると同時にSBDのアノード電極でもありこ
のトランジスタのコレクタ領域はSBDのカソード領域を
ともなっており、NPN型トランジスタのベース・コレク
タ間の電位をクランプする必要がある回路構成部に使用
されていた。単独のSBDは単にダイオードとして使用す
るために設けられており、TTL回路はその回路構成に定
形があり、個々の素子はそれぞれ専用に使用され、単独
のSBDをNPNトランジスタのベース・コレクタ間のクラン
プに使用することはなかった。これは素子を分離した場
合、その占有面積が増大し、チップサイズが拡大し集積
回路の歩留りが低下すること、素子が分離したため効率
よくクランプを行なえなくなること、接合容量が増大し
回路の遅延時間が増大すること等による。
近年において集積回路を使用する装置の小型化が進
み、顧客側よりECL−TTLレベル変換機能の内蔵された集
積回路が要望されるにおよびECLおよびTTL双方のインタ
フェースが可能な集積回路が開発され始じめている。し
かし、従来のECL・TTL混在型集積回路においては、占有
面積を第一優先とし、従来のTTLゲート・アレイと同様T
TL回路としてクランプが必要なトランジスタにはSBD付N
PN型トランジスタが使用されている。この場合ECL回路
構成にもSBD付NPN型トランジスタを使用することになる
が、従来のECL.TTL混在型ゲート・アレイにおいては前
述の構成を採用しても特に特性上の問題は生じなかっ
た。
み、顧客側よりECL−TTLレベル変換機能の内蔵された集
積回路が要望されるにおよびECLおよびTTL双方のインタ
フェースが可能な集積回路が開発され始じめている。し
かし、従来のECL・TTL混在型集積回路においては、占有
面積を第一優先とし、従来のTTLゲート・アレイと同様T
TL回路としてクランプが必要なトランジスタにはSBD付N
PN型トランジスタが使用されている。この場合ECL回路
構成にもSBD付NPN型トランジスタを使用することになる
が、従来のECL.TTL混在型ゲート・アレイにおいては前
述の構成を採用しても特に特性上の問題は生じなかっ
た。
最近における集積回路の特性向上はめざましく、つい
に基本遅延時間として100psという超高速のECLゲート・
アレイも出現している。このように高速なゲート・アレ
イにおいては入力周波数は10GHz以上でも応答可能であ
り、その出力周波数もそれなりに高い数値が要求され
る。この種のゲート・アレイに対してもやはりTTLイン
タフェースの要求が生じるが、超高速のECLインタフェ
ースを維持し、かつTTLインタフェースを実現するにあ
たり従来の方法を採用することはきわめて難かしい。
に基本遅延時間として100psという超高速のECLゲート・
アレイも出現している。このように高速なゲート・アレ
イにおいては入力周波数は10GHz以上でも応答可能であ
り、その出力周波数もそれなりに高い数値が要求され
る。この種のゲート・アレイに対してもやはりTTLイン
タフェースの要求が生じるが、超高速のECLインタフェ
ースを維持し、かつTTLインタフェースを実現するにあ
たり従来の方法を採用することはきわめて難かしい。
〔発明が解決しようとする問題点〕 上述した従来の基本セル内素子構成ではTTL回路とし
てSBDによるクランプが必要なNPN型トランジスタにはあ
らかじめSBD素子を内蔵したSBD付NPN型トランジスタを
用意しておき、ECL回路構成時には前記SBD付NPN型トラ
ンジスタを用いる構成となっているので超高速動作する
ECL回路を従来の方法を用いてSBD付NPN型トランジスタ
で構成すると、本来ECL回路が必要としないSBD素子の分
だけ寄生容量が増大し、特にこの容量はECL回路動作ス
ピードに最も影響のあるベース・コレクタ間に付加する
のでECL回路の動作スピードは遅れ、最高動作周波数の
値は低いものになってしまうという欠点がある。上述し
た従来のゲート・アレイの構成、すなわち、基本セル内
にはSBD付きNPN型トランジスタだけを用意しておき、TT
L回路構成のときも或いはECL回路構成のときもそのSBD
付きトランジスタを用いるという構成は、基本セルを構
成する素子の占有面積を可能な限り小さくして歩留りを
向上させしかも、TTL回路構成時にも電気的特性が必要
以上に悪化しないように配慮した結果のものである。し
かしながらこの構成は上述したように、ECL回路構成時
には回路の動作スピードの遅れとそれに伴う最高動作周
波数の低下をもたらす。このようなECL回路構成時の動
作スピードの低下を防ぎしかもTTL回路での電気的特性
の悪化をも防止するには、基本セル内にそれぞれの回路
構成に最適な構成のトランジスタを用意することが有効
である。すなわち基本セル内にTTL回路専用のSBD付きNP
N型トランジスタとECL回路専用のSBDを内蔵しない単独
のNPN型トランジスタの両方を用意する構成である。こ
の場合はしかしながら、基本セルのサイズが大幅に増加
してしまうことになる。
てSBDによるクランプが必要なNPN型トランジスタにはあ
らかじめSBD素子を内蔵したSBD付NPN型トランジスタを
用意しておき、ECL回路構成時には前記SBD付NPN型トラ
ンジスタを用いる構成となっているので超高速動作する
ECL回路を従来の方法を用いてSBD付NPN型トランジスタ
で構成すると、本来ECL回路が必要としないSBD素子の分
だけ寄生容量が増大し、特にこの容量はECL回路動作ス
ピードに最も影響のあるベース・コレクタ間に付加する
のでECL回路の動作スピードは遅れ、最高動作周波数の
値は低いものになってしまうという欠点がある。上述し
た従来のゲート・アレイの構成、すなわち、基本セル内
にはSBD付きNPN型トランジスタだけを用意しておき、TT
L回路構成のときも或いはECL回路構成のときもそのSBD
付きトランジスタを用いるという構成は、基本セルを構
成する素子の占有面積を可能な限り小さくして歩留りを
向上させしかも、TTL回路構成時にも電気的特性が必要
以上に悪化しないように配慮した結果のものである。し
かしながらこの構成は上述したように、ECL回路構成時
には回路の動作スピードの遅れとそれに伴う最高動作周
波数の低下をもたらす。このようなECL回路構成時の動
作スピードの低下を防ぎしかもTTL回路での電気的特性
の悪化をも防止するには、基本セル内にそれぞれの回路
構成に最適な構成のトランジスタを用意することが有効
である。すなわち基本セル内にTTL回路専用のSBD付きNP
N型トランジスタとECL回路専用のSBDを内蔵しない単独
のNPN型トランジスタの両方を用意する構成である。こ
の場合はしかしながら、基本セルのサイズが大幅に増加
してしまうことになる。
従って本発明は、ECLインタフェース及びTTLインター
フェースの双方に対応可能なゲート・アレイ型マスタス
ライス方式モノリシック集積回路であって、ECL回路の
超高速性を保証しつつしかも基本セルサイズの増加を最
小限に留めた集積回路を提供することを目的とするもの
である。
フェースの双方に対応可能なゲート・アレイ型マスタス
ライス方式モノリシック集積回路であって、ECL回路の
超高速性を保証しつつしかも基本セルサイズの増加を最
小限に留めた集積回路を提供することを目的とするもの
である。
本発明のモノリシック集積回路は、少くとも一つ以上
のNPN型トランジスタと少くとも一つ以上のショットキ
・バリア型ダイオードとを含む素子群からなる基本セル
を複数個アレイ状に配置し、実現すべき信号処理機能に
応じて複数の素子を配線布設により適宜接続してECL回
路又はTTL回路を構成して成る、ECLレベル及びTTLレベ
ルのいずれか又は両レベル混在のインタフェースを備え
るゲート・アレイ型マスタスライス方式モノリシック集
積回路において、前記基本セル内の前記ショットキ・バ
リア型ダイオード及び前記NPN型トランジスタをそれぞ
れ素子分離された独立構造の素子とすると共に、前記実
現すべき信号処理機能に応じて適宜前記独立構造のショ
ットキ・バリア型ダイオードと前記独立構造のNPN型ト
ランジスタとを組み合せ、その組み合されたショットキ
・バリア型ダイオードとNPN型トランジスタとを、ショ
ットキ・バリア型ダイオードのアノード電極がNPN型ト
ランジスタのベース電極に接続し、ショットキ・バリア
型ダイオードのカソード電極がNPN型トランジスタのコ
レクタ電極に接続するように配線布設して結線すること
により、ベース・コレクタ間をショットキクランプされ
たNPN型トランジスタとして用いたことを特徴とする。
のNPN型トランジスタと少くとも一つ以上のショットキ
・バリア型ダイオードとを含む素子群からなる基本セル
を複数個アレイ状に配置し、実現すべき信号処理機能に
応じて複数の素子を配線布設により適宜接続してECL回
路又はTTL回路を構成して成る、ECLレベル及びTTLレベ
ルのいずれか又は両レベル混在のインタフェースを備え
るゲート・アレイ型マスタスライス方式モノリシック集
積回路において、前記基本セル内の前記ショットキ・バ
リア型ダイオード及び前記NPN型トランジスタをそれぞ
れ素子分離された独立構造の素子とすると共に、前記実
現すべき信号処理機能に応じて適宜前記独立構造のショ
ットキ・バリア型ダイオードと前記独立構造のNPN型ト
ランジスタとを組み合せ、その組み合されたショットキ
・バリア型ダイオードとNPN型トランジスタとを、ショ
ットキ・バリア型ダイオードのアノード電極がNPN型ト
ランジスタのベース電極に接続し、ショットキ・バリア
型ダイオードのカソード電極がNPN型トランジスタのコ
レクタ電極に接続するように配線布設して結線すること
により、ベース・コレクタ間をショットキクランプされ
たNPN型トランジスタとして用いたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路接続図であ
る。基本セル11,基本セル12はともに出力回路用の基本
セルであり同一構造のものである。基本セル11内にはト
ランジスタQ11とトランジスタQ12とSBDD11および抵抗R
11を有しており、基本セル12は同様にトランジスタQ13
とトランジスタQ14とSBDD12および抵抗R12を有してい
る。第１図の回路接続ではTTL回路のオフバッファ回路
と出力回路が基本セル２個を用いて構成されている。基
本セル11内のオフバッファ回路部ではトランジスタQ11
とトランジスタQ12がダーリントン接続されており、ト
ランジスタQ11のベース電極にSBDD11のアノード電極が
接続され、トランジスタQ11のコレクタ電極にSBDD11の
カソード電極が接続され、トランジスタQ11のベース・
コレクタ間の電圧をSBDD11でクランプしている。トラン
ジスタQ11のエミッタ電極とトランジスタQ12のエミッタ
電極間はオフバッファ回路の動作スピードを速める目的
で抵抗R11により接続されている。SBDD11のカソード電
極とトランジスタQ11,Q12のコレクタ電極は共通接続さ
れ、電源接続端子４の所で最高電位電源に接続されてい
る。トランジスタQ11のベース電極には入力端子１より
入力電圧が印加されトランジスタQ12のエミッタ電極か
らは出力端子３へオフバッファ回路の出力が接続されて
いる。基本セル12内にはTTL回路の出力回路が構成され
ている。トランジスタQ13,Q14は並列接続されており、S
BDD12のアノード電極をトランジスタQ13,Q14のベース電
極に、SBDD12のカソード電極をトランジスタQ13,Q14の
コレクタ電極に接続し、トランジスタQ13,Q14のベース
・コレクタ間電圧をSBDD12でクランプしている。トラン
ジスタQ13,Q14のベース電極には前段より入力端子２を
介して入力電圧が印加され、トランジスタQ13,Q14のエ
ミッタ電極は共通接続され、電源接続端子５において接
地電位に接続されている。SBDD12のカソード電極とトラ
ンジスタQ13,Q14のコレクタ電極は共通接続され、出力
端子３へTTL出力回路の出力が接続されている。このよ
うに第１図の回路においてはTTL回路においてベース・
コレクタ間電圧をクランプする必要がある部分に対し、
SBDD11あるいはSBDD12という独立したSBD素子をやはり
単独の素子であるトランジスタQ11あるいはトランジス
タQ13,Q14に配線接続してクランプを実現することにし
ている。
る。基本セル11,基本セル12はともに出力回路用の基本
セルであり同一構造のものである。基本セル11内にはト
ランジスタQ11とトランジスタQ12とSBDD11および抵抗R
11を有しており、基本セル12は同様にトランジスタQ13
とトランジスタQ14とSBDD12および抵抗R12を有してい
る。第１図の回路接続ではTTL回路のオフバッファ回路
と出力回路が基本セル２個を用いて構成されている。基
本セル11内のオフバッファ回路部ではトランジスタQ11
とトランジスタQ12がダーリントン接続されており、ト
ランジスタQ11のベース電極にSBDD11のアノード電極が
接続され、トランジスタQ11のコレクタ電極にSBDD11の
カソード電極が接続され、トランジスタQ11のベース・
コレクタ間の電圧をSBDD11でクランプしている。トラン
ジスタQ11のエミッタ電極とトランジスタQ12のエミッタ
電極間はオフバッファ回路の動作スピードを速める目的
で抵抗R11により接続されている。SBDD11のカソード電
極とトランジスタQ11,Q12のコレクタ電極は共通接続さ
れ、電源接続端子４の所で最高電位電源に接続されてい
る。トランジスタQ11のベース電極には入力端子１より
入力電圧が印加されトランジスタQ12のエミッタ電極か
らは出力端子３へオフバッファ回路の出力が接続されて
いる。基本セル12内にはTTL回路の出力回路が構成され
ている。トランジスタQ13,Q14は並列接続されており、S
BDD12のアノード電極をトランジスタQ13,Q14のベース電
極に、SBDD12のカソード電極をトランジスタQ13,Q14の
コレクタ電極に接続し、トランジスタQ13,Q14のベース
・コレクタ間電圧をSBDD12でクランプしている。トラン
ジスタQ13,Q14のベース電極には前段より入力端子２を
介して入力電圧が印加され、トランジスタQ13,Q14のエ
ミッタ電極は共通接続され、電源接続端子５において接
地電位に接続されている。SBDD12のカソード電極とトラ
ンジスタQ13,Q14のコレクタ電極は共通接続され、出力
端子３へTTL出力回路の出力が接続されている。このよ
うに第１図の回路においてはTTL回路においてベース・
コレクタ間電圧をクランプする必要がある部分に対し、
SBDD11あるいはSBDD12という独立したSBD素子をやはり
単独の素子であるトランジスタQ11あるいはトランジス
タQ13,Q14に配線接続してクランプを実現することにし
ている。
第２図は第１図の基本セル11,12と同一構成の基本セ
ル21内にECLの出力バッファ回路を構成した場合の回路
接続図である。トランジスタQ21,Q22は並列接続され、
そのコレクタ電極は接地電位の電源接続端子８に接続
し、そのベース電極は入力端子６に接続し、そのエミッ
タ電極は出力端子７に接続してる。この場合基本セル21
内のSBDD21は使用しないためその電極はどこにも接続さ
れていない。ECLインタフェース,TTLインタフェースを
ともに実現可能のゲート・アレイにおける出力回路用基
本セルの構成例を第１図および第２図の基本セル11,12,
21に示した。
ル21内にECLの出力バッファ回路を構成した場合の回路
接続図である。トランジスタQ21,Q22は並列接続され、
そのコレクタ電極は接地電位の電源接続端子８に接続
し、そのベース電極は入力端子６に接続し、そのエミッ
タ電極は出力端子７に接続してる。この場合基本セル21
内のSBDD21は使用しないためその電極はどこにも接続さ
れていない。ECLインタフェース,TTLインタフェースを
ともに実現可能のゲート・アレイにおける出力回路用基
本セルの構成例を第１図および第２図の基本セル11,12,
21に示した。
第３図はこれらの例の中で用いた独立したトランジス
タとSBDを配線により接続し、ベース・コレクタ間をダ
イオードクランプする部分の実際の平面図を示すもので
あり、第４図は第３図に対応する回路接続図である。
タとSBDを配線により接続し、ベース・コレクタ間をダ
イオードクランプする部分の実際の平面図を示すもので
あり、第４図は第３図に対応する回路接続図である。
第３図において素子分離領域30により隔絶されたトラ
ンジスタQ31とSBDD31が存在し、トランジスタQ31のコレ
クタ電極31はSBDD31のカソード電極36の配線37により接
続されている。この配線37が従来のSBD付トランジスタ
のコレクタ電極部の配線に相当する。トランジスタQ31
のベース電極33は配線38によりSBDD31のアノード電極35
に接続し、この配線38が従来のSBD付トランジスタのベ
ース電極部の配線に相当する。トランジスタQ31のベー
ス領域32内に形成されたエミッタのエミッタ電極34より
引き出される配線39は従来のSBD付トランジスタのエミ
ッタ電極部の配線に相当する。第４図内の各ノードに付
した数字は第３図の各ノードに付した数字に10を加えた
ものであり、説明は省略する。第３図に示したようにト
ランジスタQ31とSBDD31を素子分離領域30で分離した場
合はその素子占有面積は大きくなる。しかし、超高速動
作のECLを構成するゲート・アレイにおいてこの素子分
離は大きな意味を持つ。
ンジスタQ31とSBDD31が存在し、トランジスタQ31のコレ
クタ電極31はSBDD31のカソード電極36の配線37により接
続されている。この配線37が従来のSBD付トランジスタ
のコレクタ電極部の配線に相当する。トランジスタQ31
のベース電極33は配線38によりSBDD31のアノード電極35
に接続し、この配線38が従来のSBD付トランジスタのベ
ース電極部の配線に相当する。トランジスタQ31のベー
ス領域32内に形成されたエミッタのエミッタ電極34より
引き出される配線39は従来のSBD付トランジスタのエミ
ッタ電極部の配線に相当する。第４図内の各ノードに付
した数字は第３図の各ノードに付した数字に10を加えた
ものであり、説明は省略する。第３図に示したようにト
ランジスタQ31とSBDD31を素子分離領域30で分離した場
合はその素子占有面積は大きくなる。しかし、超高速動
作のECLを構成するゲート・アレイにおいてこの素子分
離は大きな意味を持つ。
第５図は従来のSBD付トランジスタの一例の平面図で
ある。ベース領域52とその外側すなわちコレクタ領域に
またがった開孔部の内、ベース領域52内の部分がベース
電極53となりベース領域52外の部分がSBDのアノード電
極55となり、配線58はSBD付トランジスタのベース電極
部配線となる。ベース領域52にはエミッタが形成され、
エミッタ電極54が形成され、配線59はSBD付トランジス
タのエミッタ電極部配線となる。コレクタ領域内に形成
されたコレクタ電極51は同時にアノード電極55に対応す
るカソード電極でもあり、配線57はSBD付トランジスタ
のコレクタ電極部配線となる。
ある。ベース領域52とその外側すなわちコレクタ領域に
またがった開孔部の内、ベース領域52内の部分がベース
電極53となりベース領域52外の部分がSBDのアノード電
極55となり、配線58はSBD付トランジスタのベース電極
部配線となる。ベース領域52にはエミッタが形成され、
エミッタ電極54が形成され、配線59はSBD付トランジス
タのエミッタ電極部配線となる。コレクタ領域内に形成
されたコレクタ電極51は同時にアノード電極55に対応す
るカソード電極でもあり、配線57はSBD付トランジスタ
のコレクタ電極部配線となる。
第６図は第５図のSBD付トランジスタよりSBD素子を除
いたトランジスタの平面図であり、ベース領域62内にエ
ミッタが形成されエミッタ電極64が形成され、配線69が
トランジスタのエミッタ電極部配線となり、ベース電極
63に接続する配線68がトランジスタのベース電極部配線
となり、コレクタ電極61に接続する配線67がトランジス
タのコレクタ電極部配線となる。今、素子占有面積の縮
小,TTL回路の効果的なクランプを重視し、ECLインタフ
ェース,TTLインタフェース混在用ゲートアレイの出力用
基本セル内のトランジスタに第５図のSBD付トランジス
タを使用し、ECL回路にも第５図のSBD付トランジスタを
用いて出力エミッタフォロア回路を構成した場合と第２
図の構成のようにSBDとトランジスタ素子を分離した基
本セル内素子構成をとり、そのトランジスタに第６図に
示すトランジスタを使用した場合で比較する。
いたトランジスタの平面図であり、ベース領域62内にエ
ミッタが形成されエミッタ電極64が形成され、配線69が
トランジスタのエミッタ電極部配線となり、ベース電極
63に接続する配線68がトランジスタのベース電極部配線
となり、コレクタ電極61に接続する配線67がトランジス
タのコレクタ電極部配線となる。今、素子占有面積の縮
小,TTL回路の効果的なクランプを重視し、ECLインタフ
ェース,TTLインタフェース混在用ゲートアレイの出力用
基本セル内のトランジスタに第５図のSBD付トランジス
タを使用し、ECL回路にも第５図のSBD付トランジスタを
用いて出力エミッタフォロア回路を構成した場合と第２
図の構成のようにSBDとトランジスタ素子を分離した基
本セル内素子構成をとり、そのトランジスタに第６図に
示すトランジスタを使用した場合で比較する。
最近のプロセス技術においては多結晶シリコンを用い
セルフアライメント技術を使用して超高速ECL用のデバ
イスを製造することになり、コレクタ・ベース間の寄生
容量値は第６図に示すトランジスタ程度で100fF（1fF＝
１×10-15F）程度になっている。しかしSBDを付加した
第５図のSBD付トランジスタのコレクタ・ベース間の寄
生容量としては確実にアノード電極55の分だけ寄生容量
が増加し、その値は500fF程度に増大する。この出力エ
ミッタフォロアを駆動する前段ゲートのコレクタ負荷抵
抗値を300Ωとした場合、第５図のSBD付トランジスタで
構成した回路は第６図のトランジスタで構成した回路に
比べ約200psも遅延が増大する。また、その立ち上り、
立ち下りの傾斜もなまり、出力波形がくずれ台形波形が
次第に三角波に近づき、出力回路の最高動作周波数は極
端に低下し、第６図のトランジスタを用いた場合、500M
Hzで動作したものが、第５図のSBD付トランジスタを用
いた場合約300MHz程度に低下してしまう。プロセス的に
ECLの高速動作を実現可能な素子をつくり、入力として
は1GHzの最高動作周波数を有する超高速ゲートアレイの
場合、出力の最高動作周波数が素子構成のために劣化す
ることは極めて重大な事項であり、更に出力回路の遅延
が200psも増加することは許容できない数値である。こ
のため第２図のようにECL回路構成時にSBDを付加せず純
粋なトランジスタのみでECL回路を構成することが必要
となる。
セルフアライメント技術を使用して超高速ECL用のデバ
イスを製造することになり、コレクタ・ベース間の寄生
容量値は第６図に示すトランジスタ程度で100fF（1fF＝
１×10-15F）程度になっている。しかしSBDを付加した
第５図のSBD付トランジスタのコレクタ・ベース間の寄
生容量としては確実にアノード電極55の分だけ寄生容量
が増加し、その値は500fF程度に増大する。この出力エ
ミッタフォロアを駆動する前段ゲートのコレクタ負荷抵
抗値を300Ωとした場合、第５図のSBD付トランジスタで
構成した回路は第６図のトランジスタで構成した回路に
比べ約200psも遅延が増大する。また、その立ち上り、
立ち下りの傾斜もなまり、出力波形がくずれ台形波形が
次第に三角波に近づき、出力回路の最高動作周波数は極
端に低下し、第６図のトランジスタを用いた場合、500M
Hzで動作したものが、第５図のSBD付トランジスタを用
いた場合約300MHz程度に低下してしまう。プロセス的に
ECLの高速動作を実現可能な素子をつくり、入力として
は1GHzの最高動作周波数を有する超高速ゲートアレイの
場合、出力の最高動作周波数が素子構成のために劣化す
ることは極めて重大な事項であり、更に出力回路の遅延
が200psも増加することは許容できない数値である。こ
のため第２図のようにECL回路構成時にSBDを付加せず純
粋なトランジスタのみでECL回路を構成することが必要
となる。
第７図は本発明を用いた第２の実施例の回路接続図で
ある。第７図の基本セル71はECLインタフェース,TTLイ
ンタフェース混在型ゲートアレイの入力用基本セルであ
り、その内部にはトランジスタQ71〜Q74,SBDD71,D72,抵
抗R71〜R74を含んでいる。トランジスタQ71のベース端
子とSBDD71のアノード端子は配線により結線され、トラ
ンジスタQ71のコレクタ端子とSBDD71のカソード端子も
配線により結線され、SBDD71はトランジスタQ71ベース
・コレクタ間電圧をクランプするダイオードとなってい
る。トランジスタQ71のベース端子およびSBDD71のアノ
ード端子はさらに抵抗R74の片端子に結線され、抵抗R74
の他の片端子は配線により最高電位電源へ電源接続端子
75を通じて接続されている。トランジスタQ71のコレク
タ端子とSBDD71のカソード端子は配線接続された後、本
回路の出力端子73へ接続される。トランジスタQ71のエ
ミッタ端子は配線により本回路の入力端子72へ接続され
ている。SBDD72は入力クランプ用ダイオードであり、そ
のアノード端子は接地電位に電源接続端子74を通して接
続され、そのカソード端子は本回路の入力端子72へ接続
されている。これらの構成により第７図の回路はTTL入
力回路を構成している。
ある。第７図の基本セル71はECLインタフェース,TTLイ
ンタフェース混在型ゲートアレイの入力用基本セルであ
り、その内部にはトランジスタQ71〜Q74,SBDD71,D72,抵
抗R71〜R74を含んでいる。トランジスタQ71のベース端
子とSBDD71のアノード端子は配線により結線され、トラ
ンジスタQ71のコレクタ端子とSBDD71のカソード端子も
配線により結線され、SBDD71はトランジスタQ71ベース
・コレクタ間電圧をクランプするダイオードとなってい
る。トランジスタQ71のベース端子およびSBDD71のアノ
ード端子はさらに抵抗R74の片端子に結線され、抵抗R74
の他の片端子は配線により最高電位電源へ電源接続端子
75を通じて接続されている。トランジスタQ71のコレク
タ端子とSBDD71のカソード端子は配線接続された後、本
回路の出力端子73へ接続される。トランジスタQ71のエ
ミッタ端子は配線により本回路の入力端子72へ接続され
ている。SBDD72は入力クランプ用ダイオードであり、そ
のアノード端子は接地電位に電源接続端子74を通して接
続され、そのカソード端子は本回路の入力端子72へ接続
されている。これらの構成により第７図の回路はTTL入
力回路を構成している。
第８図は第７図の基本セル71と同一構成の基本セル81
内にECL入力回路を構成した場合の回路接続図である。
基本セル81内にはトランジスタQ81〜Q84,SBDD81〜D82,
抵抗R81〜R84が含まれており、トランジスタQ81とトラ
ンジスタQ82のエミッタ端子は共通接続されトランジス
タQ83のコレクタ端子に配線接続されている。トランジ
スタQ83のエミッタ端子は抵抗R83の片端子に配線接続さ
れ抵抗R83の他の片端子は最低電位電源へ電源接続端子8
4を通じて接続されるように配線接続されている。トラ
ンジスタQ83のベース端子には電源接続端子87を通じて
定電圧が印加され、トランジスタQ83と抵抗R83は定電流
源発生回路となっている。トランジスタQ81のコレクタ
端子は抵抗R81の片端子に配線接続し抵抗R81の他の片端
子は接地電位に電源接続端子85を通じて接続するように
配線接続されており、ベース端子へは入力端子82を通じ
て入力電圧が印加される。トランジスタQ82のコレクタ
端子は抵抗R82の片端子に配線接続し、抵抗R82の他の片
端子は接地電位に電源接続端子85を通じて接続するよう
配線接続されており、ベース端子には電源接続端子86を
通じて比較基準電圧が印加され、トランジスタQ81とト
ランジスタQ82はカレントスイッチを構成している。ト
ランジスタQ82のコレクタ端子とトランジスタQ84のベー
ス端子は配線接続され、トランジスタQ84のコレクタ端
子は電源接続端子85を通じて接地電位に配線接続され、
エミッタ端子は抵抗R84の片端子に接続され、抵抗R84の
他の片端子は配線接続により、電源接続端子84を通じて
最低電位電源へ接続している。トランジスタQ84のエミ
ッタ端子は本回路の出力端子83に配線接続され、第８図
の回路はECLの入力回路を構成している。第８図に示す
ようなECL入力回路の場合、トランジスタQ81とSBDD81と
を、第５図に示すような一体的に構成されたSBD付きト
ランジスタで構成しても寄生容量の増加は外部端子の容
量と並列の容量となるため、SBDを付けない場合に比べ
遅延時間の差は問題とならない場合が多い。しかし入力
端子に接がるトランジスタにSBD付トランジスタを用い
ると、SBD部の面積が増す分だけその素子の特性を劣化
させる可能性が増し、ECL回路の場合は少々SBD素子にリ
ークが生じただけでその入力端子の高電位印加時の入力
電流規格オーバー等が生じ製造歩留りを低下させること
になる。これを避けるため第８図のようにECL回路の入
力電位が印加されるトランジスタにはトランジスタQ81
のようなSBD素子の付いていないトランジスタが用いら
れるべきである。第８図の基本セル81はECLインタフェ
ース,TTLインタフェース混在型ゲートアレイの基本セル
を前提としており、従って第７図のようにTTL回路を構
成する場合にもSBD付トランジスタは存在しないのでト
ランジスタQ71にSBDD71を配線接続してSBD付トランジス
タと等価とし所望の回路機能を実現することとなる。
内にECL入力回路を構成した場合の回路接続図である。
基本セル81内にはトランジスタQ81〜Q84,SBDD81〜D82,
抵抗R81〜R84が含まれており、トランジスタQ81とトラ
ンジスタQ82のエミッタ端子は共通接続されトランジス
タQ83のコレクタ端子に配線接続されている。トランジ
スタQ83のエミッタ端子は抵抗R83の片端子に配線接続さ
れ抵抗R83の他の片端子は最低電位電源へ電源接続端子8
4を通じて接続されるように配線接続されている。トラ
ンジスタQ83のベース端子には電源接続端子87を通じて
定電圧が印加され、トランジスタQ83と抵抗R83は定電流
源発生回路となっている。トランジスタQ81のコレクタ
端子は抵抗R81の片端子に配線接続し抵抗R81の他の片端
子は接地電位に電源接続端子85を通じて接続するように
配線接続されており、ベース端子へは入力端子82を通じ
て入力電圧が印加される。トランジスタQ82のコレクタ
端子は抵抗R82の片端子に配線接続し、抵抗R82の他の片
端子は接地電位に電源接続端子85を通じて接続するよう
配線接続されており、ベース端子には電源接続端子86を
通じて比較基準電圧が印加され、トランジスタQ81とト
ランジスタQ82はカレントスイッチを構成している。ト
ランジスタQ82のコレクタ端子とトランジスタQ84のベー
ス端子は配線接続され、トランジスタQ84のコレクタ端
子は電源接続端子85を通じて接地電位に配線接続され、
エミッタ端子は抵抗R84の片端子に接続され、抵抗R84の
他の片端子は配線接続により、電源接続端子84を通じて
最低電位電源へ接続している。トランジスタQ84のエミ
ッタ端子は本回路の出力端子83に配線接続され、第８図
の回路はECLの入力回路を構成している。第８図に示す
ようなECL入力回路の場合、トランジスタQ81とSBDD81と
を、第５図に示すような一体的に構成されたSBD付きト
ランジスタで構成しても寄生容量の増加は外部端子の容
量と並列の容量となるため、SBDを付けない場合に比べ
遅延時間の差は問題とならない場合が多い。しかし入力
端子に接がるトランジスタにSBD付トランジスタを用い
ると、SBD部の面積が増す分だけその素子の特性を劣化
させる可能性が増し、ECL回路の場合は少々SBD素子にリ
ークが生じただけでその入力端子の高電位印加時の入力
電流規格オーバー等が生じ製造歩留りを低下させること
になる。これを避けるため第８図のようにECL回路の入
力電位が印加されるトランジスタにはトランジスタQ81
のようなSBD素子の付いていないトランジスタが用いら
れるべきである。第８図の基本セル81はECLインタフェ
ース,TTLインタフェース混在型ゲートアレイの基本セル
を前提としており、従って第７図のようにTTL回路を構
成する場合にもSBD付トランジスタは存在しないのでト
ランジスタQ71にSBDD71を配線接続してSBD付トランジス
タと等価とし所望の回路機能を実現することとなる。
以上説明したように本発明は、ECLインタフェースお
よびTTLインタフェース共用のゲートアレイにおいてTTL
回路を構成する場合に独立したNPN型トランジスタとSBD
を基本セル内に設置しておき、SBDによりNPN型トランジ
スタのコレクタ・ベース間をクランプする回路構成が必
要な場合には配線布設により単体のSBD付トランジスタ
と等価な回路構成が可能とすることにより、超高速で動
作するECL回路部分に使用するトランジスタにSBDによる
寄生容量の付かないNPN型トランジスタを使用できるた
め、プロセス的に可能な最大限の回路特性を有するECL
回路を基本セル内に構成でき、かつTTL回路専用のSBD付
トランジスタおよびECL回路専用のトランジスタの双方
を基本セル内に収納する場合に比較し、より基本セルサ
イズを小さくできる効果がある。またSBDとトランジス
タを完全に分離することにより、必要とする機能に要す
る最小限のデバイスのみを使用することになり、集積回
路の歩留りおよび信頼性も向上する。
よびTTLインタフェース共用のゲートアレイにおいてTTL
回路を構成する場合に独立したNPN型トランジスタとSBD
を基本セル内に設置しておき、SBDによりNPN型トランジ
スタのコレクタ・ベース間をクランプする回路構成が必
要な場合には配線布設により単体のSBD付トランジスタ
と等価な回路構成が可能とすることにより、超高速で動
作するECL回路部分に使用するトランジスタにSBDによる
寄生容量の付かないNPN型トランジスタを使用できるた
め、プロセス的に可能な最大限の回路特性を有するECL
回路を基本セル内に構成でき、かつTTL回路専用のSBD付
トランジスタおよびECL回路専用のトランジスタの双方
を基本セル内に収納する場合に比較し、より基本セルサ
イズを小さくできる効果がある。またSBDとトランジス
タを完全に分離することにより、必要とする機能に要す
る最小限のデバイスのみを使用することになり、集積回
路の歩留りおよび信頼性も向上する。
第１図は本発明を用いた第１の実施例である基本セル内
の回路接続図、第２図は第１の実施例説明に用いる回路
接続図、第３図は本発明の素子接続の平面図、第４図は
本発明の素子接続の回路接続図、第５図はSBD付トラン
ジスタの平面図、第６図はトランジスタの平面図、第７
図は本発明を用いた第２の実施例である基本セル内の回
路接続図、第８図は第２の実施例説明に用いる回路接続
図である。 1,2,6,72,82……入力端子、3,7,73,83……出力端子、4,
5,8,74,75,84〜87……電源接続端子、11,12,21,71,81…
…基本セル、D11,D12,D21,D31,D41,D71,D72,D81,D82…
…SBD、Q11〜Q14,Q21,Q22,Q31,Q41,Q71〜Q74,Q81〜Q84
……トランジスタ、R11,R12,R21,R71〜R74,R81〜R84…
…抵抗、30……素子分離領域、31,41,51,61……コレク
タ電極、32,52,62……ベース領域、33,43,53,63……ベ
ース電極、34,44,54,64……エミッタ電極、35,45,55…
…アノード電極、36,46……カソード電極、37,38,39,4
7,48,49,57,58,59,67,68,69……配線。
の回路接続図、第２図は第１の実施例説明に用いる回路
接続図、第３図は本発明の素子接続の平面図、第４図は
本発明の素子接続の回路接続図、第５図はSBD付トラン
ジスタの平面図、第６図はトランジスタの平面図、第７
図は本発明を用いた第２の実施例である基本セル内の回
路接続図、第８図は第２の実施例説明に用いる回路接続
図である。 1,2,6,72,82……入力端子、3,7,73,83……出力端子、4,
5,8,74,75,84〜87……電源接続端子、11,12,21,71,81…
…基本セル、D11,D12,D21,D31,D41,D71,D72,D81,D82…
…SBD、Q11〜Q14,Q21,Q22,Q31,Q41,Q71〜Q74,Q81〜Q84
……トランジスタ、R11,R12,R21,R71〜R74,R81〜R84…
…抵抗、30……素子分離領域、31,41,51,61……コレク
タ電極、32,52,62……ベース領域、33,43,53,63……ベ
ース電極、34,44,54,64……エミッタ電極、35,45,55…
…アノード電極、36,46……カソード電極、37,38,39,4
7,48,49,57,58,59,67,68,69……配線。
Claims (1)
- 【請求項１】少くとも一つ以上のNPN型トランジスタと
少くとも一つ以上のショットキ・バリア型ダイオードと
を含む素子群からなる基本セルを複数個アレイ状に配置
し、実現すべき信号処理機能に応じて複数の素子を配線
布設により適宜接続してECL回路又はTTL回路を構成して
成る、ECLレベル及びTTLレベルのいずれか又は両レベル
混在のインタフェースを備えるゲート・アレイ型マスタ
スライス方式モノリシック集積回路において、 前記基本セル内の前記ショットキ・バリア型ダイオード
及び前記NPN型トランジスタをそれぞれ素子分離された
独立構造の素子とすると共に、前記実現すべき信号処理
機能に応じて適宜前記独立構造のショットキ・バリア型
ダイオードと前記独立構造のNPN型トランジスタとを組
み合せ、その組み合されたショットキ・バリア型ダイオ
ードとNPN型トランジスタとを、ショットキ・バリア型
ダイオードのアノード電極がNPN型トランジスタのベー
ス電極に接続し、ショットキ・バリア型ダイオードのカ
ソード電極がNPN型トランジスタのコレクタ電極に接続
するように配線布設して結線することにより、ベース・
コレクタ間をショットキクランプされたNPN型トランジ
スタとして用いたことを特徴とするモノリシック集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072011A JPH0831579B2 (ja) | 1987-03-25 | 1987-03-25 | モノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072011A JPH0831579B2 (ja) | 1987-03-25 | 1987-03-25 | モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237437A JPS63237437A (ja) | 1988-10-03 |
| JPH0831579B2 true JPH0831579B2 (ja) | 1996-03-27 |
Family
ID=13477045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072011A Expired - Lifetime JPH0831579B2 (ja) | 1987-03-25 | 1987-03-25 | モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831579B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125666A (en) * | 1979-03-23 | 1980-09-27 | Nec Corp | Semiconductor device |
| JPS60106352U (ja) * | 1983-12-23 | 1985-07-19 | 富士通株式会社 | Ｔｔｌ集積回路 |
| JPS6153115A (ja) * | 1984-08-18 | 1986-03-17 | Natl Inst For Res In Inorg Mater | 多重湿式法による易焼結性ペロブスカイト固溶体の原料粉末の製造方法 |
| JPH0620119B2 (ja) * | 1985-02-25 | 1994-03-16 | 株式会社日立製作所 | Ｌｓｉの製造方法 |
-
1987
- 1987-03-25 JP JP62072011A patent/JPH0831579B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳＶｏｌ．ＳＣ−１４Ｎｏ．５（１９７９）ｐ．８１８−８２２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237437A (ja) | 1988-10-03 |
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