JPH0830821B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH0830821B2 JPH0830821B2 JP61117354A JP11735486A JPH0830821B2 JP H0830821 B2 JPH0830821 B2 JP H0830821B2 JP 61117354 A JP61117354 A JP 61117354A JP 11735486 A JP11735486 A JP 11735486A JP H0830821 B2 JPH0830821 B2 JP H0830821B2
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- Japan
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- gate
- film
- wiring
- wirings
- drain
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタアレイに係り、特に大型の
LCD用パネルに使用するに好適な薄膜トランジスタ（TF
T）アレイに関する。
LCD用パネルに使用するに好適な薄膜トランジスタ（TF
T）アレイに関する。
従来、TFTを使用したアクテイブマトリクス（AMX）形
液晶デイスプレー（LCD）のゲート用配線パターンにつ
いては、Cr,Mo等が使われているが、特開昭58-219524号
に記載のように、単層膜で構成されているため断線が発
生しやすく歩留の低下が著しかつた。これは、ゲート用
の配線パターンの幅は高々10μｍ程度にあるのに対し、
長さが10cmもしくはそれ以上の線を数百本形成するた
め、異物等の影響をさけることが極めて困難なためであ
る。すなわち、ガラス基板上に数μｍ程度の異物が、数
ケ〜数十ケ付着することは、通常の洗浄や、膜堆積工
程、ホトエツチング工程ではさけられず、このため、厚
さ0.1μｍ程度のCr膜パターンは容易に断線する。この
断線の発生工程は主としては、ホトエツチング工程であ
り、異物周辺のホトレジストの異常によりエツチング液
が浸透するため、数μｍの異物のために数十μｍの断線
が生ずることも珍らしくない。
液晶デイスプレー（LCD）のゲート用配線パターンにつ
いては、Cr,Mo等が使われているが、特開昭58-219524号
に記載のように、単層膜で構成されているため断線が発
生しやすく歩留の低下が著しかつた。これは、ゲート用
の配線パターンの幅は高々10μｍ程度にあるのに対し、
長さが10cmもしくはそれ以上の線を数百本形成するた
め、異物等の影響をさけることが極めて困難なためであ
る。すなわち、ガラス基板上に数μｍ程度の異物が、数
ケ〜数十ケ付着することは、通常の洗浄や、膜堆積工
程、ホトエツチング工程ではさけられず、このため、厚
さ0.1μｍ程度のCr膜パターンは容易に断線する。この
断線の発生工程は主としては、ホトエツチング工程であ
り、異物周辺のホトレジストの異常によりエツチング液
が浸透するため、数μｍの異物のために数十μｍの断線
が生ずることも珍らしくない。
これを解決する一案としてサンヨー・テクニカル・レ
ビユー（SANYO TECHNICAL RE.U,）Vol.17,No.1,3〜10
（1985）に記載のごとく、多種の金属パターンを積層す
る方法がとられている。この方法は、CrとAuからなるゲ
ート線上に、SiNと非晶質シリコン（a-Si）を積層し、a
-Siをパターン化後、Alによるソース・ドレイン電極の
形成とITO表示電極を形成する際に、SiNをゲート線上か
らホトエツチングによつて除去し、AlとITOをゲート線
上に積層して断線を防止するものである。この論文では
必ずしも明らかではないがゲート線はCr/Au/Al/ITOの４
層から成立つていると考えられる。
ビユー（SANYO TECHNICAL RE.U,）Vol.17,No.1,3〜10
（1985）に記載のごとく、多種の金属パターンを積層す
る方法がとられている。この方法は、CrとAuからなるゲ
ート線上に、SiNと非晶質シリコン（a-Si）を積層し、a
-Siをパターン化後、Alによるソース・ドレイン電極の
形成とITO表示電極を形成する際に、SiNをゲート線上か
らホトエツチングによつて除去し、AlとITOをゲート線
上に積層して断線を防止するものである。この論文では
必ずしも明らかではないがゲート線はCr/Au/Al/ITOの４
層から成立つていると考えられる。
この方法では、SiN等の絶縁膜を接着性が良くないAu
を使用していること、SiNをホトエツチング法によりパ
ターン化する必要があることなどプロセス上の問題に対
する考慮があまりなされていなかつた。また、a-Si上に
Alがソース電極として直接堆積される形になつている
が、Alはa-Siと反応しやすいため、信頼性を向上するた
めに、Cr等の反応防止層が必要である。が、この点に対
する考慮も不足している。
を使用していること、SiNをホトエツチング法によりパ
ターン化する必要があることなどプロセス上の問題に対
する考慮があまりなされていなかつた。また、a-Si上に
Alがソース電極として直接堆積される形になつている
が、Alはa-Siと反応しやすいため、信頼性を向上するた
めに、Cr等の反応防止層が必要である。が、この点に対
する考慮も不足している。
上記従来技術は、接着性の問題に対して配慮されてお
らず、剥離等が発生しやすいという欠点があること、さ
らに、工程の簡易化についても考慮が不足しているた
め、ゲート絶縁膜であるSiN膜をホトエツチする工程が
必要であつた。
らず、剥離等が発生しやすいという欠点があること、さ
らに、工程の簡易化についても考慮が不足しているた
め、ゲート絶縁膜であるSiN膜をホトエツチする工程が
必要であつた。
本発明の目的は、より簡単な工程で断線のないゲート
配線を形成することにある。なお、本願を審査請求する
に当り、先行技術調査を行った結果、本願出願後に公開
された先行技術に特開昭61-134785（先行技術１）及び
特開昭62-65468（先行技術２）があることが分かった。
いずれの先行技術も「ゲート配線を２層の金属層で形成
する点」の開示はあるものの、先行技術１には本願発明
の「第１層配線材料によりゲート配線とゲート電極を形
成し、かつ第２層配線材料はゲート電極を除く部分に形
成する点」の開示は無く、また先行技術２は本願発明の
「各ゲート配線ごとに一体になった第２層ゲート配線」
に関する記載はない。
配線を形成することにある。なお、本願を審査請求する
に当り、先行技術調査を行った結果、本願出願後に公開
された先行技術に特開昭61-134785（先行技術１）及び
特開昭62-65468（先行技術２）があることが分かった。
いずれの先行技術も「ゲート配線を２層の金属層で形成
する点」の開示はあるものの、先行技術１には本願発明
の「第１層配線材料によりゲート配線とゲート電極を形
成し、かつ第２層配線材料はゲート電極を除く部分に形
成する点」の開示は無く、また先行技術２は本願発明の
「各ゲート配線ごとに一体になった第２層ゲート配線」
に関する記載はない。
上記目的は、Crよりなる第１層ゲート配線パターンを
形成した後、第２層に第１層Crより薄いMo膜パターンを
積層して形成した後SiN等よりなるゲート絶縁膜とa-Si
膜をマスクCVD法により堆積することにより達成され
る。
形成した後、第２層に第１層Crより薄いMo膜パターンを
積層して形成した後SiN等よりなるゲート絶縁膜とa-Si
膜をマスクCVD法により堆積することにより達成され
る。
Crはガラス等絶縁膜に対する接着性にすぐれMoもまた
同様である。さらに、Moは、Crに対する接着性にもすぐ
れていると同時に、H3PO4系エツチング液でエツチング
可能なため、Crや基板ガラスとの選択エツチも容易であ
る。
同様である。さらに、Moは、Crに対する接着性にもすぐ
れていると同時に、H3PO4系エツチング液でエツチング
可能なため、Crや基板ガラスとの選択エツチも容易であ
る。
また、面積抵抗はスパツタ膜の場合、膜厚0.1μｍと
するとCrは約４Ω／□、Moは２Ω／□以下であり、Cr上
にMoを積層することにより半減できる。
するとCrは約４Ω／□、Moは２Ω／□以下であり、Cr上
にMoを積層することにより半減できる。
第１層Crゲート配線パターンは、異物の存在した部分
が断線し、第１図（ａ）のごときパターン２となる。異
物は洗浄によつて除去されるため、第１層パターンに
は、断線部21のみが残り、異物は残らない。次に、第２
層配線材料として、例えばMoを堆積し、ゲートの配線部
上にのみ残存するようにMo膜パターン３を形成する。こ
の時点でも当然異物は存在し、Moパターン自体の断線31
は発生するが、それは第１図（ｂ）のごとく、Crの断線
部とは別の場所になるため、ゲート配線が断線すること
はない。
が断線し、第１図（ａ）のごときパターン２となる。異
物は洗浄によつて除去されるため、第１層パターンに
は、断線部21のみが残り、異物は残らない。次に、第２
層配線材料として、例えばMoを堆積し、ゲートの配線部
上にのみ残存するようにMo膜パターン３を形成する。こ
の時点でも当然異物は存在し、Moパターン自体の断線31
は発生するが、それは第１図（ｂ）のごとく、Crの断線
部とは別の場所になるため、ゲート配線が断線すること
はない。
つまり第２層ゲート配線膜パターンは、第１層Crゲー
ト膜パターンの断線部を接続すると同時に、ゲート配線
の線抵抗を低下させる作用をはたす。ここで、Mo膜の内
部応力は、１×1010dyne/cm2程度であり、Cr膜とほぼ同
程度であるため、Cr膜より膜厚を厚くすることは好まし
くない。また、第１層のパターンとして、Moを使用し、
第２層にCrを使用することは選択エツチの観点から望ま
しくない。さらに、Moは、ゲートの配線部のみに形成す
ることが望ましい。ゲート本体に積層すると、ゲート電
極の膜厚が増加するためSiN,a-Si等が、そのエツジ部を
被覆しきれなくなり、ソースもしくはドレイン電極が、
ゲート電極と短絡しやすくなる。
ト膜パターンの断線部を接続すると同時に、ゲート配線
の線抵抗を低下させる作用をはたす。ここで、Mo膜の内
部応力は、１×1010dyne/cm2程度であり、Cr膜とほぼ同
程度であるため、Cr膜より膜厚を厚くすることは好まし
くない。また、第１層のパターンとして、Moを使用し、
第２層にCrを使用することは選択エツチの観点から望ま
しくない。さらに、Moは、ゲートの配線部のみに形成す
ることが望ましい。ゲート本体に積層すると、ゲート電
極の膜厚が増加するためSiN,a-Si等が、そのエツジ部を
被覆しきれなくなり、ソースもしくはドレイン電極が、
ゲート電極と短絡しやすくなる。
Moは、Crのエツチング液（硝酸第２セリウムアンモニ
ウム水溶液に溶解するため、ソース・ドレイン電極（例
えばAl）とa-Siの反応防止層として、Cr膜を介在させる
場合は、そのCr膜をパターン化する際に、ゲート電極配
線のCrとMoがエツチングされる。したがつて、これを防
止するためにSiN,a-Siよりなる薄膜トランジスタをパタ
ーン化する際、a-Siのみをエツチングし、SiNをパター
ン化しないで全面に残すことが必要である。ただし、Si
Nを基板全面に残すとゲート配線と外部回路との接続を
不可能とするため、SiN,a-SiをマスクCVD法によりゲー
ト配線の端子部以外に形成すれば良い。さらに、その外
部端子上には、ソースとドレイン電極パターンが積層さ
れて形成されるごとくすることにより、SiN層のパター
ン化工程を不用とすることが出来る。
ウム水溶液に溶解するため、ソース・ドレイン電極（例
えばAl）とa-Siの反応防止層として、Cr膜を介在させる
場合は、そのCr膜をパターン化する際に、ゲート電極配
線のCrとMoがエツチングされる。したがつて、これを防
止するためにSiN,a-Siよりなる薄膜トランジスタをパタ
ーン化する際、a-Siのみをエツチングし、SiNをパター
ン化しないで全面に残すことが必要である。ただし、Si
Nを基板全面に残すとゲート配線と外部回路との接続を
不可能とするため、SiN,a-SiをマスクCVD法によりゲー
ト配線の端子部以外に形成すれば良い。さらに、その外
部端子上には、ソースとドレイン電極パターンが積層さ
れて形成されるごとくすることにより、SiN層のパター
ン化工程を不用とすることが出来る。
なお、この原理によれば、Mo以外にも、AlTa,Ti等が
可能な材料としてあげられるが、AlはSiN堆積時にヒロ
ツクが発生しやすいという問題があること、Ta,Tiはそ
のパターン化時にガラス基板に損傷を与えやすいという
弱点がある。
可能な材料としてあげられるが、AlはSiN堆積時にヒロ
ツクが発生しやすいという問題があること、Ta,Tiはそ
のパターン化時にガラス基板に損傷を与えやすいという
弱点がある。
以下、本発明の一実施例を第２図により説明する。ガ
ラス基板１上に、Cr膜２（膜厚0.1μｍ）をスパツタ法
により堆積し、通常のホトエツチング法によりパターン
化した。基板を十分洗浄した後、Mo膜３（膜厚0.07μ
ｍ）をやはりスパツタ法により堆積した後、通常のホト
エツチング法によりパターン化し、Cr/Moの２重膜配線
パターンを形成した。その後、SiN膜４とa-Si膜５（ｉ
層51,n層52）をプラズマCVD法で金属マスクを使用して
堆積し、a-Si膜を島状に加工した。ここでSiN膜４の膜
厚、ｉ型a-Si膜51の膜厚はいずれも0.3μｍであり、ｎ
型a-Si膜52の膜厚は0.2μｍである。その後、Cr膜61/Al
膜62、２重膜（Cr膜厚0.1μｍ、Al膜厚１μｍ）を堆積
し、これをソース電極７とドレイン電極ならびに配線６
とゲート電極の外部とり出し端子部に残るごとくパター
ン化した。次いで、透明電極パターン８を形成した。さ
らに、SiN膜をその上に被覆し、保護膜とした。このTFT
基板ではゲート配線の断線はほとんど発生せずゲート線
の抵抗も半減し、良好な特性を示した。なお、第３図は
第１図のA-A′断面、第４図はB-B′断面を示す。第４図
に示すようにMo膜３をCr膜２よりも幅を狭くすることに
より、ゲート配線を二重膜にしても断面はテーパ形状の
ように段差が緩やかになる為、ドレイン配線６がゲート
配線と交差する部分で断線するのを防止する効果があ
る。
ラス基板１上に、Cr膜２（膜厚0.1μｍ）をスパツタ法
により堆積し、通常のホトエツチング法によりパターン
化した。基板を十分洗浄した後、Mo膜３（膜厚0.07μ
ｍ）をやはりスパツタ法により堆積した後、通常のホト
エツチング法によりパターン化し、Cr/Moの２重膜配線
パターンを形成した。その後、SiN膜４とa-Si膜５（ｉ
層51,n層52）をプラズマCVD法で金属マスクを使用して
堆積し、a-Si膜を島状に加工した。ここでSiN膜４の膜
厚、ｉ型a-Si膜51の膜厚はいずれも0.3μｍであり、ｎ
型a-Si膜52の膜厚は0.2μｍである。その後、Cr膜61/Al
膜62、２重膜（Cr膜厚0.1μｍ、Al膜厚１μｍ）を堆積
し、これをソース電極７とドレイン電極ならびに配線６
とゲート電極の外部とり出し端子部に残るごとくパター
ン化した。次いで、透明電極パターン８を形成した。さ
らに、SiN膜をその上に被覆し、保護膜とした。このTFT
基板ではゲート配線の断線はほとんど発生せずゲート線
の抵抗も半減し、良好な特性を示した。なお、第３図は
第１図のA-A′断面、第４図はB-B′断面を示す。第４図
に示すようにMo膜３をCr膜２よりも幅を狭くすることに
より、ゲート配線を二重膜にしても断面はテーパ形状の
ように段差が緩やかになる為、ドレイン配線６がゲート
配線と交差する部分で断線するのを防止する効果があ
る。
またゲート配線を覆うSiN膜４もゲート配線端部で堆
積不良を起こすことがないので、ゲート配線とドレイン
配線の短絡を防止する効果もある。
積不良を起こすことがないので、ゲート配線とドレイン
配線の短絡を防止する効果もある。
また第２図に示すようにゲート配線とドレイン配線６
の間にa-Si膜51を設けることによりゲート配線とドレイ
ン配線の短絡事故を減少させる効果が得られるが、ゲー
ト配線を第４図に示すように幅の異なる二重膜で形成す
ることにより、ゲート配線端部でa-Si膜51の堆積不良を
起こすことがないので、ゲート配線を二重膜にしたこと
により短絡防止効果が得られなくなることはない。
の間にa-Si膜51を設けることによりゲート配線とドレイ
ン配線の短絡事故を減少させる効果が得られるが、ゲー
ト配線を第４図に示すように幅の異なる二重膜で形成す
ることにより、ゲート配線端部でa-Si膜51の堆積不良を
起こすことがないので、ゲート配線を二重膜にしたこと
により短絡防止効果が得られなくなることはない。
さらに本実施例によれば、第２図に示すように、ゲー
ト配線は二重膜の内、幅の広いCr膜２をSiN膜４から露
出し端子部を形成しているので、幅の狭いMo膜３で端子
部を形成する場合に比べ、端子部の膜厚を厚くすること
なく断線を少なくする効果がある。
ト配線は二重膜の内、幅の広いCr膜２をSiN膜４から露
出し端子部を形成しているので、幅の狭いMo膜３で端子
部を形成する場合に比べ、端子部の膜厚を厚くすること
なく断線を少なくする効果がある。
ここでは、Moパターンをゲート配線上に連続したパタ
ーンで形成したが、ゲート配線とCr/Al配線の交点での
短絡事故を減少させるためには、その交点部分のみMoを
除去した不連続パターンとすることにより、この不良を
低減できることは言うまでもない。
ーンで形成したが、ゲート配線とCr/Al配線の交点での
短絡事故を減少させるためには、その交点部分のみMoを
除去した不連続パターンとすることにより、この不良を
低減できることは言うまでもない。
本発明によれば、ゲート配線の断線をほぼ完全に防止
できるので従来50％以下であつた歩留をほぼ100％迄向
上することが出来る。さらに、本発明によればゲート配
線の抵抗を半減できるため、ゲート抵抗とその浮遊容量
に起因する信号の遅延を半減できるという効果がある。
特に第２図に示す様にMoパターン（第２層配線）を連続
パターンとすることにより最も抵抗の少ないゲート配線
を実現出来る。また、本願発明によれば第３図に示すご
とくゲート電極２をCr膜（第１層配線材）の単層で形成
することにより、ゲート電極端部の段差を少なくするこ
とが出来る。従ってゲート電極端部でのソース電極及び
ドレイン電極の断線を防止することが出来る。
できるので従来50％以下であつた歩留をほぼ100％迄向
上することが出来る。さらに、本発明によればゲート配
線の抵抗を半減できるため、ゲート抵抗とその浮遊容量
に起因する信号の遅延を半減できるという効果がある。
特に第２図に示す様にMoパターン（第２層配線）を連続
パターンとすることにより最も抵抗の少ないゲート配線
を実現出来る。また、本願発明によれば第３図に示すご
とくゲート電極２をCr膜（第１層配線材）の単層で形成
することにより、ゲート電極端部の段差を少なくするこ
とが出来る。従ってゲート電極端部でのソース電極及び
ドレイン電極の断線を防止することが出来る。
第１図は本発明の作用を示す平面図、第２図は本発明の
一実施例を示す平面図、第３図は第２図のA-A′断面
図、第４図は第２図のB-B′断面図である。 ２……Cr膜、３……Mo膜、21……Cr膜断線部、31……Mo
膜断線部、４……SiN膜、51……ｉ型a-Si膜、52……ｎ
型a-Si膜、６……Cr/Al2重膜、７……ソース電極、８…
…透過電極。
一実施例を示す平面図、第３図は第２図のA-A′断面
図、第４図は第２図のB-B′断面図である。 ２……Cr膜、３……Mo膜、21……Cr膜断線部、31……Mo
膜断線部、４……SiN膜、51……ｉ型a-Si膜、52……ｎ
型a-Si膜、６……Cr/Al2重膜、７……ソース電極、８…
…透過電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松丸 治男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 塚田 俊久 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭61−80188（ＪＰ，Ａ) 特開 昭61−93488（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数本のゲート配線と、該ゲート配線と交
差する複数本のドレイン配線と、該ドレイン配線と前記
ゲート配線との交点に対応して設けられ前記ゲート配線
と前記ドレイン配線とそれぞれ接続されるゲート電極と
ドレイン電極とを有し前記ゲート電極上にゲート絶縁膜
と非晶質シリコン膜を重ねた薄膜トランジスタと、該薄
膜トランジスタのソース電極と接続される表示電極とよ
りなる液晶表示装置であって、 前記ゲート電極は第１の金属膜よりなり、前記ゲート配
線は、前記第１の金属膜と、平面的に前記ゲート電極を
除く前記第１の金属膜の領域内に設けられた、第２の金
属膜との積層膜よりなり、前記ドレイン配線と前記ゲー
ト配線の間に非晶質シリコン膜が設けられ、前記第２の
金属膜は、少なくとも前記ドレイン配線と前記ゲート配
線の交差部では、平面的に前記第１の金属膜より幅が狭
く設けられ、前記ゲート配線は、端子部を除いて、前記
ゲート絶縁膜で被覆され、該ゲート絶縁膜の上層に前記
ドレイン配線を設けたことを特徴とする液晶表示装置。 - 【請求項２】前記ゲート配線の端子部は前記第１の金属
膜よりなることを特徴とする特許請求の範囲第１項記載
の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117354A JPH0830821B2 (ja) | 1986-05-23 | 1986-05-23 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117354A JPH0830821B2 (ja) | 1986-05-23 | 1986-05-23 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274747A JPS62274747A (ja) | 1987-11-28 |
| JPH0830821B2 true JPH0830821B2 (ja) | 1996-03-27 |
Family
ID=14709611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61117354A Expired - Lifetime JPH0830821B2 (ja) | 1986-05-23 | 1986-05-23 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830821B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2966419B2 (ja) * | 1988-09-14 | 1999-10-25 | 株式会社日立製作所 | 有機物除去装置及び有機物除去方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193488A (ja) * | 1984-10-12 | 1986-05-12 | 富士通株式会社 | シリコン薄膜トランジスタマトリツクス及びその製造方法 |
-
1986
- 1986-05-23 JP JP61117354A patent/JPH0830821B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62274747A (ja) | 1987-11-28 |
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