JPH0830654A - 半導体集積回路装置の配置，配線方法 - Google Patents

Abstract

(57)【要約】 【目的】 計算機を利用した半導体集積回路装置の配
置，配線方法で、各セルの配置，配線以降の変更で、半
導体集積回路装置の論理変更を容易にする。 【構成】 ブロック１内に複数のセルを配置して、ほぼ
矩形状に並ぶセル列２を構成する。各セル列２のうち空
き領域が生じて列長さの短いセル列があるときには、当
該セル列の空き領域に、配線以降の変更で任意の論理回
路を形成できる未使用のトランジスタ群３を予め配置し
ておく。これにより、ブロック１の面積を増大させるこ
となしに、配線以降のガラスマスクの変更で、回路変更
を容易に行うことができ、リードタイムの短縮と製造費
用の削減ができる。特に未使用のトランジスタを均等位
置に配置することで、配線長さが短くなり、配線関係も
単純化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のセルを複数のセ
ル列に配置するようにした半導体集積回路装置の配置，
配線方法の改良に関する。

【０００２】

【従来の技術】近年、半導体集積回路の配置，配線方法
として、計算機を利用した自動配置，配線設計が利用さ
れるようになってきた。

【０００３】以下、従来の計算機を利用した半導体集積
回路装置の配置，配線方法について説明する。

【０００４】一般に、計算機を利用した半導体集積回路
の配置，配線では、人間の判断によって、半導体集積回
路を機能ごとに階層的なブロックに分割した後、それぞ
れのブロックの論理を検証して、円滑な動作が保証され
た論理回路を使用する。この論理回路を参照し、ブロッ
クごとにブロックを構成するそれぞれの論理回路に対応
したセルを選択し、適当に各セルの配置をした後、セル
同士を結線し、圧縮を行うことによって、半導体集積回
路の配置，配線を行う。その場合、ブロックの外形はほ
ぼ矩形であることがほとんどである。

【０００５】図４は、従来の半導体集積回路装置の配
置，配線方法を用いて構成される半導体集積回路装置の
一部を示す図であり、ブロックは複数のセル列２〜２で
構成され、各セル列２は複数のセルが配置されて構成さ
れている。そして、セル列２には、セルが配置されてい
ない空き領域４が存在するものがあり、このような空き
領域４が存在するセル列２の列長さは短くなっている。

【０００６】

【発明が解決しようとする課題】ところで、半導体集積
回路装置の配置，配線において、いったん各セルの配
置，配線を行った後に、論理を変更したい場合がある。
しかしながら、上記従来の配置，配線方法では、ブロッ
ク１の中に論理回路を構成するのに必要なセルしか配置
されていないので、配線が終了した後に半導体集積回路
の論理変更を行おうとすると、新たにトランジスタを追
加する必要が生じブロックの面積の増大を招く等、配
置，配線上不具合を生じる虞れがあった。

【０００７】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体集積回路の各セルの配置，配
線が終了した後であっても、ブロックの面積を増大させ
ることなく、半導体集積回路の論理変更を効果的に行え
る配置，配線方法を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、各セルの配置後生じた空き領
域に予め未使用のトランジスタ群を配置することにあ
る。

【０００９】具体的に、請求項１の発明の講じた手段
は、複数のセルを搭載した半導体集積回路装置の配置，
配線方法として、上記複数のセルを矩形の複数のセル列
として配置し、外形がほぼ矩形のブロックを形成するス
テップと、上記ステップで配置された各セル列のうち列
長さが短いセル列の空き領域に、未使用のトランジスタ
群を配置し、上記各セル列の列長さを揃えるステップと
を設ける方法である。

【００１０】請求項２の発明の講じた手段は、複数のセ
ルを搭載した半導体集積回路装置の配置，配線方法とし
て、上記複数のセルを複数のセル列として配置し、外形
がほぼ矩形のブロックを形成するステップと、上記ステ
ップで配置された上記各セル列のうち列長さが短いセル
列に対し、未使用のトランジスタ群を含めて上記列長さ
が短いセル列の再配置を行い、上記各セル列の列長さを
揃えるステップとを設ける方法である。

【００１１】請求項３の発明の講じた手段は、複数のセ
ルを搭載した半導体集積回路装置の配置，配線方法とし
て、上記複数のセルを複数のセル列として配置し、外形
がほぼ矩形のブロックを形成するステップと、上記ステ
ップで配置された上記各セル列の列長さが短いセル列の
空き領域に配置できる未使用のトランジスタ群の数を割
り出すステップと、上記ステップで割り出された数の上
記未使用のトランジスタ群を含めて、全セルの再配置を
行い、上記各セル列の列長さを揃えるステップとを設け
る方法である。

【００１２】請求項４の発明の講じた手段は、請求項２
又は３の発明において、列長さが短いセル列の再配置を
行うステップでは、未使用のトランジスタ群を上記各セ
ル列内に均等に配置する方法である。

【００１３】請求項５の発明の講じた手段は、請求項
１，２，３又は４の発明において、上記未使用のトラン
ジスタ群を、配線することにより任意の論理回路が形成
可能なトランジスタで構成する方法である。

【００１４】

【作用】以上の方法により、請求項１〜３の発明では、
各セルの配置，配線が終了した後の変更であっても、未
使用のトランジスタ群が、予めセル列の空き領域に配置
してあるため、ブロックの面積を増大させることなし
に、回路変更を容易に行うことが可能となる。

【００１５】請求項４の発明では、各未使用のトランジ
スタがセル列内で均等位置に配置されているので、未使
用のトランジスタを含めた配線の長さが可及的に短くな
り、他の配線と交差する確率も小さくなる。したがっ
て、回路変更が容易となる。

【００１６】請求項５の発明では、各未使用のトランジ
スタが配線によって論理回路を構成するので、各発明の
作用が確実に得られることになる。

【００１７】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００１８】（第１実施例）まず、本発明の第１実施例
について図１を参照しながら説明する。図１は、第１実
施例に係る半導体集積回路装置の配置，配線方法を用い
て構成される半導体集積回路装置の一部を示すブロック
図である。同図において、ブロック、２はセルが複数並
んでいるセル列、３は未使用のトランジスタである。

【００１９】すなわち、図１に示す半導体集積回路装置
の配置，配線方法では、まず従来の方法で各セルの配置
を行った後、あるセル列２に空き領域が生じ、そのセル
列２の列長さが短くなると、当該セル列２の空き領域に
未使用のトランジスタ群３をブロック１の面積が大きく
ならない数だけ配置する。この空き領域への未使用トラ
ンジスタ３の配置によって。各セル列２の長さは等しく
なる。

【００２０】本実施例では、予め空き領域に未使用のト
ランジスタ群３が配置されているので、各セルの配置，
配線が終了した後でも、ブロック１の面積を増大させる
ことなしに、集積回路の論理変更を行うことができる。

【００２１】（第２実施例）次に、第２実施例につい
て、図２を参照しながら説明する。図２は、第２実施例
に係る半導体集積回路装置の配置，配線方法を用いて構
成される半導体集積回路装置の一部を示すブロック図で
ある。図２において、図１と同じ要素が同じ符号を付し
て配置されており、基本的な構成は図１に示す構成と同
じである。ただし、本実施例では、セル列２をある長さ
に分割して、分割されたセル列２のそれぞれの間に、セ
ル列の長さがブロック１より大きくならない範囲で、未
使用のトランジスタ群３をそれぞれ挿入することによ
り、複数のセル列の長さを揃えて、ブロック１を完全な
矩形にしている。つまり、未使用のトランジスタ群３を
均等位置に配置している。

【００２２】本実施例では、回路変更による配線以降の
再レイアウト時に、セル列２を構成するセルからみた場
合、分割されたセル列２に挿入された未使用のトランジ
スタ群３までの距離が図１に比べてより近くなる。した
がって、トータルの配線の長さが短かくなるとともに、
他の配線と交わる確率も低くなるので、回路変更が容易
になる。

【００２３】（第３実施例）次に、第３実施例につい
て、図３を参照しながら説明する。図３は、第３実施例
に係る半導体集積回路装置の配置，配線方法を用いて構
成される半導体集積回路装置の一部を示すブロック図で
ある。ここで、各要素の構成は、上記図２に示す構成と
ほとんど同じである。ただし、本実施例では、ブロック
１の中に列長さが短いセル列が生じた場合、ブロックの
面積を増大せずにセル列の空き領域に配置可能な数の未
使用のトランジスタ群３の数を求め、その数だけの未使
用のトランジスタ群３を含めて、ブロック１内の全セル
を再配置している。

【００２４】本実施例では、回路変更による配線以降の
再レイアウト時に、セルから未使用のトランジスタ群３
までの距離が、図１に比べて近くなるので、それだけセ
ルから未使用のトランジスタ群３までの配線距離が短く
なる。よって、配線同士の影響が少なくなるので、図１
に比べて配線が容易になり、回路変更を容易に実行する
ことができる。

【００２５】

【発明の効果】以上説明したように、請求項１〜３の発
明によれば、半導体集積回路装置のレイアウトを行う場
合、未使用のトランジスタ群を各セル列の空き領域に予
め配置しておくようにしたので、各セルの配置，配線が
終了した後の変更であっても、ブロックの面積を増大さ
せることなしに、回路変更を容易に行うことができる。
これにより、集積回路の製造が、配線以降の工程から実
行できるので、リードタイムの短縮と製造費用の削減と
に大きな効果を得ることができる。

【００２６】請求項４の発明によれば、各未使用のトラ
ンジスタをセル列内で均等位置に配置するようにしたの
で、未使用のトランジスタを含めた配線の長さを可及的
に短くできるとともに、他の配線と交差する確率も小さ
くすることができ、よって、回路変更の容易化を図るこ
とができる。

【００２７】請求項５の発明によれば、各未使用のトラ
ンジスタが配線によって任意の論理回路を構成し得るも
のとしたので、各請求項の発明の効果を確実に発揮する
ことができる。

【図面の簡単な説明】

【図１】第１実施例に係る半導体集積回路装置の配置，
配線方法を用いて構成される半導体集積回路装置の一部
を示すブロック図である。

【図２】第２実施例に係る半導体集積回路装置の配置，
配線方法を用いて構成される半導体集積回路装置の一部
を示すブロック図である。

【図３】第３実施例に係る半導体集積回路装置の配置，
配線方法を用いて構成される半導体集積回路装置の一部
を示すブロック図である。

【図４】従来の半導体集積回路装置の配置，配線方法を
用いて構成される半導体集積回路装置の一部を示すブロ
ック図である。

【符号の説明】

１ ブロック ２ セル列 ３ 未使用のトランジスタ群 ４ 空き領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のセルを搭載した半導体集積回路装
   置の配置，配線方法であって、 上記複数のセルを矩形の複数のセル列として配置し、外
   形がほぼ矩形のブロックを形成するステップと、 上記ステップで配置された各セル列のうち列長さが短い
   セル列の空き領域に、未使用のトランジスタ群を配置
   し、上記各セル列の列長さを揃えるステップとを備えた
   ことを特徴とする半導体集積回路装置の配置，配線方
   法。
2. 【請求項２】 複数のセルを搭載した半導体集積回路装
   置の配置，配線方法であって、 上記複数のセルを複数のセル列として配置し、外形がほ
   ぼ矩形のブロックを形成するステップと、 上記ステップで配置された上記各セル列のうち列長さが
   短いセル列に対し、未使用のトランジスタ群を含めて上
   記列長さが短いセル列の再配置を行い、上記各セル列の
   列長さを揃えるステップとを備えたことを特徴とする半
   導体集積回路装置の配置，配線方法。
3. 【請求項３】 複数のセルを搭載した半導体集積回路装
   置の配置，配線方法であって、 上記複数のセルを複数のセル列として配置し、外形がほ
   ぼ矩形のブロックを形成するステップと、 上記ステップで配置された上記各セル列の列長さが短い
   セル列の空き領域に配置できる未使用のトランジスタ群
   の数を割り出すステップと、 上記ステップで割り出された数の上記未使用のトランジ
   スタ群を含めて、全セルの再配置を行い、上記各セル列
   の列長さを揃えるステップとを備えたことを特徴とする
   半導体集積回路装置の配置，配線方法。
4. 【請求項４】 請求項２又は３記載の半導体集積回路装
   置の配置，配線方法において、 列長さが短いセル列の再配置を行うステップでは、未使
   用のトランジスタ群を上記各セル列内に均等に配置する
   ことを特徴とする半導体集積回路装置の配置，配線方
   法。
5. 【請求項５】 請求項１，２，３又は４記載の半導体集
   積回路の配置，配線方法において、 上記未使用のトランジスタ群は、配線することにより任
   意の論理回路が形成可能なトランジスタからなることを
   特徴とする半導体集積回路装置の配置，配線方法。