JPH08298450A - 入力回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は消費電力を低減しながら動作速度を高
速化し得る入力回路を提供することを目的とする。 【構成】第一のインバータ回路１１には入力信号Ｄinが
入力され、活性化回路１５は活性化信号ＥＮの入力に基
づいて、第一のインバータ回路１１を活性化する。第一
のインバータ回路１１より消費電力の小さい第二のイン
バータ回路１２は入力信号Ｄinに基づいて常時動作し、
その出力端子は第一のインバータ回路１１の出力端子に
接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の入力回
路に関するものである。近年、半導体装置は小型化及び
高集積化が益々進んでいる。また、このような半導体装
置では、各装置間の信号線の本数を減らすために、一本
の信号線に複数の半導体装置の入出力回路が接続され
る。一つの半導体装置から出力信号を出力する場合に
は、他の半導体装置の出力回路はハイインピーダンス状
態となる。各半導体装置の出力回路がハイインピーダン
ス状態となると、信号線の電位が中間電位となり、この
ような信号線に接続された半導体装置の入力回路では貫
通電流が流れて消費電力が増大する。そこで、このよう
な貫通電流による消費電力を低減することが必要となっ
ている。

【０００２】

【従来の技術】図１７に、従来例を示す。半導体装置の
入力回路１の初段は、ＣＭＯＳインバータ回路２で構成
され、そのＣＭＯＳインバータ回路２の入力端子は共通
バス線３に接続される。前記共通バス線３には、他の半
導体装置の複数の出力回路４が接続される。

【０００３】前記ＣＭＯＳインバータ回路２を構成する
ＰチャネルＭＯＳトランジスタのソースは、入力初段制
御回路５ａに接続され、その入力初段制御回路５ａから
高電位側電源が供給される。

【０００４】前記ＣＭＯＳインバータ回路２を構成する
ＮチャネルＭＯＳトランジスタのソースは、入力初段制
御回路５ｂに接続され、その入力初段制御回路５ｂから
低電位側電源が供給される。

【０００５】前記入力初段制御回路５ａには、この入力
回路１を備えた半導体装置の内部回路からイネーブル信
号ＥＮが入力され、そのイネーブル信号ＥＮがＨレベル
となると、入力初段制御回路５ａ，５ｂが活性化され
て、ＣＭＯＳインバータ回路２に高電位側電源及び低電
位側電源が供給される。

【０００６】前記ＣＭＯＳインバータ回路２の出力信号
Ｎ１はラッチ回路（図示しない）に入力される。そし
て、前記入力回路１は、出力回路４から共通バス線３を
介して入力される入力信号Ｄinに基づいて、例えば相補
入力信号ＩＮ，バーＩＮを内部回路に出力する。

【０００７】前記入力回路１の動作を図１８に従って説
明する。共通バス線３に接続される出力回路４の出力信
号がすべてハイインピーダンス状態となると、入力回路
１の入力信号Ｄinは中間レベルとなる。

【０００８】このとき、イネーブル信号ＥＮはＬレベル
となり、ＣＭＯＳインバータ回路２への電源の供給が停
止され、同ＣＭＯＳインバータ回路２での貫通電流の発
生が防止される。そして、ＣＭＯＳインバータ回路２の
出力信号Ｎ１は、その前サイクルの入力信号Ｄinに基づ
く出力レベルを出力した状態からハイインピーダンス状
態となっている。

【０００９】次いで、いずれかの出力回路４から共通バ
ス線３を介して入力信号Ｄinが入力されると、イネーブ
ル信号ＥＮがＨレベルとなり、ＣＭＯＳインバータ回路
２に電源が供給される。

【００１０】すると、ＣＭＯＳインバータ回路２が活性
化され、入力信号Ｄinに基づいて出力信号Ｎ１が切り換
わる。次いで、出力回路４の出力信号がハイインピーダ
ンスとなって、入力信号Ｄinが中間レベルとなると、イ
ネーブル信号ＥＮがＬレベルとなり、ＣＭＯＳインバー
タ回路２への電源の供給が停止される。

【００１１】このようにして、入力信号Ｄinが中間レベ
ルとなるときには、入力初段のＣＭＯＳインバータ回路
２への電源の供給が停止され、貫通電流の発生を防止し
て消費電力を低減している。

【００１２】また、内部回路において相補入力信号Ｉ
Ｎ，バーＩＮを必要としないときにも、イネーブル信号
ＥＮをＬレベルとして、ＣＭＯＳインバータ回路２への
電源の供給を停止することにより、入力信号Ｄinの切り
換わり時におけるＣＭＯＳインバータ回路２での無用な
貫通電流の発生を防止している。

【００１３】

【発明が解決しようとする課題】上記のような入力回路
では、入力信号Ｄinが中間レベルからＨレベル若しくは
Ｌレベルに移行してから、イネーブル信号ＥＮがＨレベ
ルに立ち上げられ、Ｈレベルのイネーブル信号ＥＮに基
づいて入力初段制御回路５ａ，５ｂからＣＭＯＳインバ
ータ回路２に電源が供給されて同ＣＭＯＳインバータ回
路２が活性化される。そして、ＣＭＯＳインバータ回路
２から入力信号Ｄinに基づく出力信号Ｎ１が出力され、
その出力信号Ｎ１に基づいて、相補信号ＩＮ，バーＩＮ
が出力される。

【００１４】すると、イネーブル信号ＥＮの立ち上がり
から出力信号Ｎ１の切り換わり完了までの遅延時間ｔ１
が長くなり、動作速度を十分に高速化することができな
いという問題点がある。

【００１５】この発明の目的は、消費電力を低減しなが
ら動作速度を高速化し得る入力回路を提供することにあ
る。

【００１６】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、第一のインバータ回路１１には
入力信号Ｄinが入力され、活性化回路１５は活性化信号
ＥＮの入力に基づいて、前記第一のインバータ回路１１
を活性化する。前記第一のインバータ回路１１より消費
電力の小さい第二のインバータ回路１２は前記入力信号
Ｄinに基づいて常時動作し、その出力端子は前記第一の
インバータ回路１１の出力端子に接続される。

【００１７】請求項２では、前記活性化回路は、前記第
一のインバータ回路と電源との間に介在され、前記活性
化信号に基づいて導通して、該第一のインバータ回路に
電源電圧を供給するスイッチ回路で構成される。

【００１８】請求項３では、前記第二のインバータ回路
は、該インバータ回路を構成するＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタの負荷駆動能
力に差が設けられる。

【００１９】請求項４では、前記第二のインバータ回路
は、前記第一のインバータ回路の出力端子と低電位側電
源との間に接続したＮチャネルＭＯＳトランジスタと、
該第一のインバータ回路を構成するＰチャネルＭＯＳト
ランジスタとで構成され、前記活性化回路は第一のイン
バータ回路を構成するＮチャネルＭＯＳトランジスタと
低電位側電源との間に介在される前記スイッチ回路で構
成される。

【００２０】請求項５では、前記第二のインバータ回路
は、前記第一のインバータ回路の出力端子と高電位側電
源との間に接続したＰチャネルＭＯＳトランジスタと、
該第一のインバータ回路を構成するＮチャネルＭＯＳト
ランジスタとで構成され、前記活性化回路は第一のイン
バータ回路を構成するＰチャネルＭＯＳトランジスタと
高電位側電源との間に介在される前記スイッチ回路で構
成される。

【００２１】請求項６では、前記第一及び第二のインバ
ータ回路の出力端子には、ラッチ回路が接続され、前記
ラッチ回路は出力側と帰還側の二つのインバータ回路の
入力端子と出力端子とを互いに接続して構成され、前記
帰還側インバータ回路の負荷駆動能力は、前記第一のイ
ンバータ回路の負荷駆動能力より小さく設定される。

【００２２】請求項７では、前記ラッチ回路には、前記
帰還側インバータ回路を、前記活性化信号に基づいて不
活性化する活性化回路が備えられる。請求項８では、前
記ラッチ回路には、前記帰還側インバータ回路の出力端
子から前記第一及び第二のインバータ回路の出力端子へ
の出力を、前記活性化信号に基づいて遮断するスイッチ
回路が備えられる。

【００２３】請求項９では、前記ラッチ回路には、前記
帰還側インバータ回路の出力信号の振幅を縮小する振幅
制限回路が備えられる。

【００２４】

【作用】請求項１では、活性化信号ＥＮが活性化回路１
５に入力されないと、第一のインバータ回路１１は不活
性状態となり、入力信号Ｄinに関わらず、貫通電流の発
生が防止される。第二のインバータ回路１２は、入力信
号Ｄinに基づく出力信号を常時出力し、活性化信号ＥＮ
に基づいて第一のインバータ回路１１が活性化される
と、第一及び第二のインバータ回路１１，１２の出力信
号は、入力信号Ｄinを反転させた電位に速やかに遷移す
る。

【００２５】請求項２では、スイッチ回路に活性化信号
が入力されると、同スイッチ回路が導通して、第一のイ
ンバータ回路に電源電圧が供給されることにより、第一
のインバータ回路が活性化される。

【００２６】請求項３では、入力信号が中間レベルとな
っても、第二のインバータ回路の出力信号は中間レベル
とはならない。請求項４では、スイッチ回路に活性化信
号が入力されなければ、第一のインバータ回路での貫通
電流の発生が防止され、第二のインバータ回路により貫
通電流を抑制しながら、入力信号に基づいて出力信号の
遷移が開始される。スイッチ回路に活性化信号が入力さ
れると、第一のインバータ回路が活性化されて、入力信
号に基づく出力信号のＬレベルへの遷移が速やかに進行
する。

【００２７】請求項５では、スイッチ回路に活性化信号
が入力されなければ、第一のインバータ回路での貫通電
流の発生が防止され、第二のインバータ回路により貫通
電流を抑制しながら、入力信号に基づいて出力信号の遷
移が開始される。スイッチ回路に活性化信号が入力され
ると、第一のインバータ回路が活性化されて、入力信号
に基づく出力信号のＨレベルへの遷移が速やかに進行す
る。

【００２８】請求項６〜９では、第一及び第二のインバ
ータ回路の出力信号は、ラッチ回路により安定化され
る。また、ラッチ回路による第一及び第二のインバータ
回路に対する負荷が軽減される。

【００２９】

【実施例】

（第一の実施例）図２は、本発明を半導体記憶装置の書
き込みデータ入力回路に具体化した第一の実施例を示
す。共通バス線から入力される入力信号Ｄinは、ＣＭＯ
Ｓインバータ回路１１に入力され、同ＣＭＯＳインバー
タ回路１１を構成するＰチャネルＭＯＳトランジスタＴ
r1のソースはＰチャネルＭＯＳトランジスタＴr3を介し
て電源Ｖccに接続される。

【００３０】前記ＣＭＯＳインバータ回路１１を構成す
るＮチャネルＭＯＳトランジスタＴr3のソースは、Ｎチ
ャネルＭＯＳトランジスタＴr4を介して電源Ｖssに接続
される。

【００３１】前記トランジスタＴr3のゲートは、Ｐチャ
ネルＭＯＳトランジスタＴr5及びＮチャネルＭＯＳトラ
ンジスタＴr6のドレインに接続され、同トランジスタＴ
r5のソースは電源Ｖccに接続され、同トランジスタＴr6
のソースは電源Ｖssに接続される。前記トランジスタＴ
r4〜Ｔr6のゲートにはイネーブル信号ＥＳが入力され
る。前記イネーブル信号ＥＮは、セル情報の書き込み動
作時にのみＨレベルとなる信号である。

【００３２】そして、イネーブル信号ＥＮがＨレベルと
なると、トランジスタＴr5がオフされるとともに、トラ
ンジスタＴr4，Ｔr6がオンされ、かつトランジスタＴr3
がオンされて、インバータ回路１１に電源Ｖcc及び電源
Ｖssが供給される。

【００３３】また、イネーブル信号ＥＮがＬレベルとな
ると、トランジスタＴr5がオンされるとともに、トラン
ジスタＴr4，Ｔr6がオフされ、かつトランジスタＴr3が
オフされて、インバータ回路１１に電源Ｖcc及び電源Ｖ
ssが供給されない。

【００３４】前記入力信号Ｄinは、インバータ回路１２
を構成するＰチャネルＭＯＳトランジスタＴr7及びＮチ
ャネルＭＯＳトランジスタＴr8のゲートに入力され、同
トランジスタＴr7のソースは電源Ｖccに接続され、同ト
ランジスタＴr8のソースは電源Ｖssに接続される。

【００３５】前記インバータ回路１２を構成するトラン
ジスタＴr7，Ｔr8のサイズは、前記インバータ回路１１
を構成するトランジスタＴr1，Ｔr2より十分小さく形成
される。そして、前記インバータ回路１２の出力端子
は、前記インバータ回路１１の出力端子に接続される。

【００３６】前記インバータ回路１１，１２の出力端子
は、インバータ回路１３の入力端子に接続される。そし
て、インバータ回路１３の出力端子と、インバータ回路
１１，１２の出力端子から、出力信号ｉｎ，バーｉｎが
出力される。

【００３７】次に、上記のように構成された入力回路の
動作を図３に従って説明する。入力信号Ｄinが中間レベ
ルにあるときは、イネーブル信号ＥＮがＬレベルとな
る。すると、トランジスタＴr3，Ｔr4がオフされて、イ
ンバータ回路１１には電源Ｖcc及び電源Ｖssが供給され
ないので、インバータ回路１１は不活性状態となる。

【００３８】また、中間レベルの入力信号Ｄinにより、
インバータ回路１２には貫通電流が流れるが、同インバ
ータ回路１２を構成するトランジスタＴr7，Ｔr8のサイ
ズは小さいので、その貫通電流は微小である。そして、
出力信号ｉｎ，バーｉｎは中間レベルとなる。

【００３９】次いで、例えばＬレベルの入力信号Ｄinが
入力されると、駆動能力の小さいインバータ回路１２の
動作により、出力信号ｉｎ，バーｉｎの電位差が緩やか
に拡大される。

【００４０】続いてイネーブル信号ＥＮがＨレベルに立
ち上がると、トランジスタＴr3，Ｔr4がオンされて、イ
ンバータ回路１１が活性化される。すると、駆動能力の
大きいインバータ回路１１の動作により、出力信号ｉｎ
がＬレベル、出力信号・バーｉｎがＨレベルに速やかに
遷移する。

【００４１】次いで、共通バス線に接続される出力回路
から出力される入力信号Ｄinの中間レベルへの移行に先
立って、イネーブル信号ＥＮがＬレベルに立ち下げられ
ると、インバータ回路１１は不活性状態となる。そし
て、入力信号Ｄinが中間レベルとなると、出力信号ｉ
ｎ，バーｉｎも中間レベルとなる。

【００４２】次いで、入力信号ＤinがＨレベルに立ち上
がると、上記と同様な動作により出力信号ｉｎがＨレベ
ル、出力信号・バーｉｎがＬレベルとなる。以上のよう
にこの入力回路では、入力信号Ｄinが中間レベルとなっ
ても、インバータ回路１１での貫通電流の発生を防止す
ることができ、インバータ回路１２での貫通電流は微小
であるので、消費電力を低減することができる。

【００４３】また、入力信号ＤinがＨレベル若しくはＬ
レベルとなると、イネーブル信号ＥＮに関わらず、イン
バータ回路１２が動作して、出力信号ｉｎ，バーｉｎの
一方を緩やかに立ち上げるとともに、他方を立ち下げ
る。そして、イネーブル信号ＥＮがＨレベルとなると、
インバータ回路１１が動作して、出力信号ｉｎ，バーｉ
ｎの一方をＨレベル、他方をＬレベルに速やかに移行さ
せる。

【００４４】従って、イネーブル信号ＥＮの立ち上がり
から、入力信号Ｄinに基づいて出力信号ｉｎ，バーｉｎ
が確定するまでの動作時間ｔ２を短縮して、動作速度を
向上させることができる。

【００４５】また、トランジスタＴr7，Ｔr8のサイズに
差を設けることにより、入力信号Ｄinが中間レベルとな
ったときにも、出力信号ｉｎ，バーｉｎに一定の電位差
を設けることができる。このような構成により、出力信
号ｉｎ，バーｉｎが入力される次段のＣＭＯＳインバー
タ回路での貫通電流の発生を抑制することができる。 （第二の実施例）図４は第二の実施例を示す。この実施
例は、前記第一の実施例のイネーブル信号ＥＮを反転さ
せたイネーブル信号・バーＥＮに基づいてインバータ回
路１１を制御する構成としたものであり、その他の構成
は第一の実施例と同様である。

【００４６】すなわち、トランジスタＴr4のゲートはＮ
チャネルＭＯＳトランジスタＴr9及びＰチャネルＭＯＳ
トランジスタＴr10 のドレインに接続され、同トランジ
スタＴr9のソースは電源Ｖssに接続され、同トランジス
タＴr10 のソースは電源Ｖccに接続される。

【００４７】そして、前記トランジスタＴr3，Ｔr9，Ｔ
r10 のゲートに前記イネーブル信号・バーＥＮが入力さ
れる。このような構成により、イネーブル信号・バーＥ
ＮがＬレベルとなると、トランジスタＴr3，Ｔr4がオン
されて、インバータ回路１１が活性化される。また、イ
ネーブル信号・バーＥＮがＨレベルとなると、トランジ
スタＴr3，Ｔr4がオフされて、インバータ回路１１が不
活性化される。

【００４８】そして、入力信号Ｄinと、イネーブル信号
・バーＥＮに基づいて、前記第一の実施例と同様に動作
し、同様な効果を得ることができる。 （第三の実施例）図５は第三の実施例を示す。この実施
例は、前記第一の実施例からトランジスタＴr3，Ｔr5,
Ｔr6，Ｔr7を除去し、トランジスタＴr1のソースを電源
Ｖccに直接に接続したものである。

【００４９】このような構成により、イネーブル信号Ｅ
ＮがＬレベルであれば、トランジスタＴr4がオフされる
ため、入力信号Ｄinが中間レベルとなっても、インバー
タ回路１１での貫通電流の発生は防止される。

【００５０】また、中間レベルの入力信号Ｄinによりト
ランジスタＴr1，Ｔr8に貫通電流が流れるが、トランジ
スタＴr8のサイズが小さいため、その貫通電流は微小と
なる。そして、トランジスタＴr1，Ｔr8のサイズ差によ
り出力信号ｉｎ，バーｉｎは中間レベルより高いレベル
となる。

【００５１】入力信号Ｄinが中間レベルからＨレベルと
なると、出力信号ｉｎ，バーｉｎは、トランジスタＴr8
の動作に基づいて、その電位差が徐々に拡大される。そ
して、イネーブル信号ＥＮがＨレベルとなると、インバ
ータ回路１１のトランジスタＴr2が動作して、出力信号
・バーｉｎが速やかにＬレベルとなり、出力信号ｉｎが
速やかにＨレベルとなる。

【００５２】また、入力信号Ｄinが中間レベルからＬレ
ベルとなると、それまで中間レベルであった出力信号ｉ
ｎ，バーｉｎは、イネーブル信号ＥＮに関わらず、イン
バータ回路１１のトランジスタＴr1の動作に基づいて、
出力信号・バーｉｎが速やかにＨレベルとなり、出力信
号ｉｎが速やかにＬレベルとなる。

【００５３】このような動作により、この実施例はＨレ
ベルのイネーブル信号ＥＮに基づいて、Ｈレベルの出力
信号ｉｎと、Ｌレベルの出力信号・バーｉｎを必要とす
る入力回路として有効である。

【００５４】以上のようにこの実施例の入力回路は、前
記第一の実施例と同様な効果を得ることができるととも
に、第一の実施例に比してトランジスタ数を削減して、
回路面積を縮小することができる。 （第四の実施例）図６は、第四の実施例を示す。この実
施例は、前記第三の実施例からトランジスタＴr4，Ｔr
9, Ｔr10 ，Ｔr8を除去し、トランジスタＴr2のソース
を電源Ｖssに直接に接続したものである。

【００５５】このような構成により、イネーブル信号Ｅ
ＮがＨレベルであれば、トランジスタＴr3がオフされる
ため、入力信号Ｄinが中間レベルとなっても、インバー
タ回路１１での貫通電流の発生は防止される。

【００５６】また、中間レベルの入力信号Ｄinによりト
ランジスタＴr7，Ｔr2に貫通電流が流れるが、トランジ
スタＴr7のサイズが小さいため、その貫通電流は微小と
なる。そして、トランジスタＴr2，Ｔr7のサイズ差によ
り出力信号ｉｎ，バーｉｎは中間レベルより高いレベル
となる。

【００５７】入力信号Ｄinが中間レベルからＬレベルと
なると、出力信号ｉｎ，バーｉｎは、トランジスタＴr7
の動作に基づいて、その電位差が徐々に拡大される。そ
して、イネーブル信号ＥＮがＬレベルとなると、インバ
ータ回路１１のトランジスタＴr1が動作して、出力信号
・バーｉｎが速やかにＨレベルとなり、出力信号ｉｎが
速やかにＬレベルとなる。

【００５８】また、入力信号Ｄinが中間レベルからＨレ
ベルとなると、それまで中間レベルであった出力信号ｉ
ｎ，バーｉｎは、イネーブル信号ＥＮに関わらず、イン
バータ回路１１のトランジスタＴr2の動作に基づいて、
出力信号・バーｉｎが速やかにＬレベルとなり、出力信
号ｉｎが速やかにＨレベルとなる。

【００５９】このような動作により、この実施例はＬレ
ベルのイネーブル信号ＥＮに基づいて、Ｌレベルの出力
信号ｉｎと、Ｈレベルの出力信号・バーｉｎを必要とす
る入力回路として有効である。

【００６０】従って、この実施例の入力回路は、前記第
三の実施例と同様な効果を得ることができる。 （第五の実施例）図７は、第五の実施例を示す。この実
施例は、前記第一の実施例の構成にＰチャネルＭＯＳト
ランジスタＴr11 及びＮチャネルＭＯＳトランジスタＴ
r12 から構成されるインバータ回路１４を加えたもので
ある。

【００６１】すなわち、インバータ回路１４の入力端子
は、インバータ回路１３の出力端子に接続され、インバ
ータ回路１４の出力端子は、インバータ回路１３の入力
端子に接続される。

【００６２】そして、インバータ回路１３の出力端子か
ら出力信号ｉｎが出力され、インバータ回路１４の出力
端子から出力信号・バーｉｎが出力される。従って、イ
ンバータ回路１３，１４により、出力信号ｉｎ，バーｉ
ｎをラッチするラッチ回路が構成され、インバータ回路
１３が出力側、インバータ回路１４が帰還側となる。

【００６３】また、インバータ回路１４は、インバータ
回路１１，１２に対する負荷となるため、この負荷を軽
減するためにインバータ回路１４の負荷駆動能力は、イ
ンバータ回路１１に対し、十分小さく設定される。

【００６４】このような構成により、入力信号Ｄinが中
間レベルとなったときにも、前サイクルの入力信号Ｄin
に基づく出力信号ｉｎ，バーｉｎをラッチして出力する
ことができるので、この出力信号ｉｎ，バーｉｎが入力
される次段のＣＭＯＳインバータ回路での貫通電流の発
生を防止することができる。

【００６５】なお、入力信号Ｄinが出力信号ｉｎ，バー
ｉｎを反転させるように、中間レベルからＨレベル、若
しくはＬレベルに移行したときには、インバータ回路１
２の動作により出力信号ｉｎ，バーｉｎの電位差を縮小
し、次いでイネーブル信号ＥＮに基づくインバータ回路
１１の動作により、出力信号ｉｎ，バーｉｎを反転させ
得るように、各インバータ回路１１，１２，１３のトラ
ンジスタのサイズを設定する必要がある。

【００６６】以上のようにこの実施例は、前記第一の実
施例の効果に加えて、出力信号ｉｎ，バーｉｎが中間レ
ベルとなることを防止して、次段の回路での貫通電流の
発生を防止することができる。 （第六の実施例）図８は、第六の実施例を示す。この実
施例は、前記第二の実施例の構成にインバータ回路１４
を加えて、インバータ回路１３，１４によりラッチ回路
を構成したものである。

【００６７】このような構成により、前記第五の実施例
と同様な効果を得ることができる。 （第七の実施例）図９は、第七の実施例を示す。この実
施例は、前記第五の実施例の構成に、ＰチャネルＭＯＳ
トランジスタＴr13 及びＮチャネルＭＯＳトランジスタ
Ｔr14 を加えたものである。

【００６８】すなわち、インバータ回路１４を構成する
トランジスタＴr11 のソースは、前記トランジスタＴr1
3 を介して電源Ｖccに接続され、インバータ回路１４を
構成するトランジスタＴr12 のソースは、前記トランジ
スタＴr14 を介して電源Ｖssに接続される。

【００６９】前記トランジスタＴr13 のゲートには、イ
ネーブル信号ＥＮが入力され、前記トランジスタＴr14
のゲートは、トランジスタＴr5，Ｔr6のドレインに接続
されて、イネーブル信号ＥＮの反転信号が入力される。

【００７０】このような構成により、イネーブル信号Ｅ
ＮがＨレベルとなると、トランジスタＴr13 ，Ｔr14 が
オフされ、インバータ回路１４が不活性化される。従っ
て、この実施例は前記第五の実施例の効果に加えて、イ
ンバータ回路１１の動作時にインバータ回路１４を不活
性化して、同インバータ回路１１の負荷を軽減すること
ができるので、出力信号ｉｎ，バーｉｎの反転速度を向
上させることができる。 （第八の実施例）図１０は第八の実施例を示す。この実
施例は、前記第六の実施例の構成に、ＰチャネルＭＯＳ
トランジスタＴr15 及びＮチャネルＭＯＳトランジスタ
Ｔr16 を加えたものである。

【００７１】すなわち、インバータ回路１４を構成する
トランジスタＴr11 のソースは、前記トランジスタＴr1
5 を介して電源Ｖccに接続され、インバータ回路１４を
構成するトランジスタＴr12 のソースは、前記トランジ
スタＴr16 を介して電源Ｖssに接続される。

【００７２】前記トランジスタＴr16 のゲートには、イ
ネーブル信号・バーＥＮが入力され、前記トランジスタ
Ｔr15 のゲートは、トランジスタＴr5，Ｔr6のドレイン
に接続されて、イネーブル信号・バーＥＮの反転信号が
入力される。

【００７３】このような構成により、イネーブル信号・
バーＥＮがＬレベルとなると、トランジスタＴr15 ，Ｔ
r16 がオフされ、インバータ回路１４が不活性化され
る。従って、この実施例は前記第六の実施例の効果に加
えて、インバータ回路１１の動作時にインバータ回路１
４を不活性化して、同インバータ回路１１の負荷を軽減
することができるので、出力信号ｉｎ，バーｉｎの反転
速度を向上させることができる。 （第九の実施例）図１１は第九の実施例を示す。この実
施例は、前記第五の実施例の構成にＰチャネルＭＯＳト
ランジスタＴr17 及びＮチャネルＭＯＳトランジスタＴ
r18 を加えたものである。

【００７４】すなわち、インバータ回路１４を構成する
トランジスタＴr11 のドレインと同インバータ回路１４
の出力端子との間に前記トランジスタＴr17 が接続さ
れ、同インバータ回路１４を構成するトランジスタＴr1
2 のドレインと同インバータ回路１４の出力端子との間
に前記トランジスタＴr18 が接続される。

【００７５】前記トランジスタＴr17 のゲートには、イ
ネーブル信号ＥＮが入力され、前記トランジスタＴr18
のゲートは、トランジスタＴr5，Ｔr6のドレインに接続
されて、イネーブル信号ＥＮの反転信号が入力される。

【００７６】このような構成により、イネーブル信号Ｅ
ＮがＨレベルとなると、トランジスタＴr17 ，Ｔr18 が
オフされ、インバータ回路１４の出力信号はその出力端
子に伝達されない。

【００７７】従って、この実施例は前記第五の実施例の
効果に加えて、インバータ回路１１の動作時にインバー
タ回路１４を不活性化して、同インバータ回路１１の負
荷を軽減することができるので、出力信号ｉｎ，バーｉ
ｎの反転速度を向上させることができる。 （第十の実施例）図１２は第十の実施例を示す。この実
施例は、前記第六の実施例の構成にＰチャネルＭＯＳト
ランジスタＴr19 及びＮチャネルＭＯＳトランジスタＴ
r20 を加えたものである。

【００７８】すなわち、インバータ回路１４を構成する
トランジスタＴr11 のドレインと同インバータ回路１４
の出力端子との間に前記トランジスタＴr19 が接続さ
れ、同インバータ回路１４を構成するトランジスタＴr1
2 のドレインと同インバータ回路１４の出力端子との間
に前記トランジスタＴr20 が接続される。

【００７９】前記トランジスタＴr20 のゲートには、イ
ネーブル信号・バーＥＮが入力され、前記トランジスタ
Ｔr19 のゲートは、トランジスタＴr5，Ｔr6のドレイン
に接続されて、イネーブル信号・バーＥＮの反転信号が
入力される。

【００８０】このような構成により、イネーブル信号・
バーＥＮがＬレベルとなると、トランジスタＴr19 ，Ｔ
r20 がオフされ、インバータ回路１４の出力信号はその
出力端子に伝達されない。

【００８１】従って、この実施例は前記第六の実施例の
効果に加えて、インバータ回路１１の動作時にインバー
タ回路１４を不活性化して、同インバータ回路１１の負
荷を軽減することができるので、出力信号ｉｎ，バーｉ
ｎの反転速度を向上させることができる。 （第十一の実施例）図１３は第十一の実施例を示す。こ
の実施例は、前記第五の実施例の構成にＮチャネルＭＯ
ＳトランジスタＴr21 及びＰチャネルＭＯＳトランジス
タＴr22 を加えたものである。

【００８２】すなわち、前記トランジスタＴr21 ，Ｔr2
2 のゲートは、インバータ回路１４の出力端子に接続さ
れ、同トランジスタＴr21 のドレインは電源Ｖccに接続
され、同トランジスタＴr22 のドレインは電源Ｖssに接
続される。そして、前記トランジスタＴr21 ，Ｔr22 の
ソースが前記インバータ回路１３の入力端子に接続され
る。

【００８３】このような構成により、インバータ回路１
４の出力信号がＨレベルとなると、トランジスタＴr21
がオンされるとともに、トランジスタＴr22 がオフされ
て、インバータ回路１３の入力信号がＨレベルとなる。

【００８４】このとき、インバータ回路１３の入力電圧
は、インバータ回路１４の出力電圧からトランジスタＴ
r21 のしきい値分低下する。また、インバータ回路１４
の出力信号がＬレベルとなると、トランジスタＴr21 が
オフされるとともに、トランジスタＴr22 がオンされ
て、インバータ回路１３の入力信号がＬレベルとなる。

【００８５】このとき、インバータ回路１３の入力電圧
は、インバータ回路１４の出力電圧からトランジスタＴ
r22 のしきい値分上昇する。この結果、インバータ回路
１４の出力信号の振幅を縮小した信号が、インバータ回
路１３の入力端子に入力される。

【００８６】従って、この実施例は前記第五の実施例の
効果に加えて、インバータ回路１３の入力信号の振幅を
縮小することにより、インバータ回路１１の負荷を軽減
することができるので、出力信号ｉｎ，バーｉｎの反転
速度を向上させることができる。 （第十二の実施例）図１４は、第十二の実施例を示す。
この実施例は、前記第六の実施例に前記第十一の実施例
のトランジスタＴr21 ，Ｔr22 を加えたものである。

【００８７】このような構成により、前記第十一の実施
例と同様な効果を得ることができる。 （第十三の実施例）図１５は、第十三の実施例を示す。
この実施例は、前記第五の実施例の構成にＮチャネルＭ
ＯＳトランジスタＴr23 及びＰチャネルＭＯＳトランジ
スタＴr24を加えたものである。

【００８８】すなわち、前記トランジスタＴr23 は、イ
ンバータ回路１４を構成するトランジスタＴr11 と、同
インバータ回路１４の出力端子との間に接続され、同ト
ランジスタＴr23 のゲートはそのドレインに接続され
る。

【００８９】また、前記トランジスタＴr24 は、インバ
ータ回路１４を構成するトランジスタＴr12 と、同イン
バータ回路１４の出力端子との間に接続され、同トラン
ジスタＴr24 のゲートはそのドレインに接続される。

【００９０】このような構成により、インバータ回路１
３の出力信号がＬレベルとなると、トランジスタＴr11
, Ｔr23 がオンされるとともに、トランジスタＴr12 ,
Ｔr24 がオフされて、インバータ回路１４の出力信号
がＨレベルとなる。

【００９１】このとき、インバータ回路１３の入力電圧
は、電源ＶccからトランジスタＴr23 のしきい値分低下
する。また、インバータ回路１３の出力信号がＨレベル
となると、トランジスタＴr12 , Ｔr24 がオンされると
ともに、トランジスタＴr11 , Ｔr23 がオフされて、イ
ンバータ回路１４の出力信号がＬレベルとなる。

【００９２】このとき、インバータ回路１３の入力電圧
は、電源ＶssからトランジスタＴr24 のしきい値分上昇
する。この結果、インバータ回路１４の出力信号の振幅
を縮小した信号が、インバータ回路１３の入力端子に入
力される。

【００９３】従って、この実施例は前記第五の実施例の
効果に加えて、インバータ回路１４の出力信号の振幅を
縮小することにより、インバータ回路１１の負荷を軽減
することができるので、出力信号ｉｎ，バーｉｎの反転
速度を向上させることができる。 （第十四の実施例）図１６は、第十四の実施例を示す。
この実施例は、前記第六の実施例に前記第十三の実施例
のトランジスタＴr23 ，Ｔr24 を加えたものである。

【００９４】このような構成により、前記第十三の実施
例と同様な効果を得ることができる。また、前記第十三
及び第十四の実施例において、前記トランジスタＴr23
, Ｔr24 を抵抗に置換してもよい。

【００９５】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項９において、前記振幅制限回路は、前記帰
還側インバータ回路の出力信号をＮチャネルＭＯＳトラ
ンジスタ及びＰチャネルＭＯＳトランジスタのゲートに
入力し、前記ＮチャネルＭＯＳトランジスタは前記第一
及び第二のインバータ回路の出力端子と高電位側電源と
の間に接続し、前記ＰチャネルＭＯＳトランジスタは前
記第一及び第二のインバータ回路の出力端子と低電位側
電源との間に接続した。帰還側インバータ回路の出力信
号の振幅をＮチャネルＭＯＳトランジスタとＰチャネル
ＭＯＳトランジスタのしきい値分縮小することができ
る。 （２）請求項９において、前記振幅制限回路は、前記帰
還側インバータ回路のプルアップ側トランジスタと出力
端子との間にＮチャネルＭＯＳトランジスタを接続し、
前記帰還側インバータ回路のプルダウン側トランジスタ
と出力端子との間にＰチャネルＭＯＳトランジスタを接
続し、前記ＮチャネルＭＯＳトランジスタ及びＰチャネ
ルＭＯＳトランジスタのゲートをそれぞれそのドレイン
に接続した。帰還側インバータ回路の出力信号の振幅を
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタのしきい値分縮小することができる。

【００９６】

【発明の効果】以上詳述したように、請求項１の発明で
は、消費電力を低減しながら動作速度を高速化し得る入
力回路を提供することができる。

【００９７】請求項４，５では、請求項１の効果に加え
て、回路面積の増大を防止することができる。請求項６
〜９では、請求項１の効果に加えて、出力信号を安定化
させることができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第一の実施例を示す回路図である。

【図３】 第一の実施例の動作を示す波形図である。

【図４】 第二の実施例を示す回路図である。

【図５】 第三の実施例を示す回路図である。

【図６】 第四の実施例を示す回路図である。

【図７】 第五の実施例を示す回路図である。

【図８】 第六の実施例を示す回路図である。

【図９】 第七の実施例を示す回路図である。

【図１０】第八の実施例を示す回路図である。

【図１１】第九の実施例を示す回路図である。

【図１２】第十の実施例を示す回路図である。

【図１３】第十一の実施例を示す回路図である。

【図１４】第十二の実施例を示す回路図である。

【図１５】第十三の実施例を示す回路図である。

【図１６】第十四の実施例を示す回路図である。

【図１７】従来例を示す回路図である。

【図１８】従来例の動作を示す波形図である。

【符号の説明】

１１ 第一のインバータ回路 １２ 第二のインバータ回路 １５ 活性化回路 Ｄin 入力信号 ＥＮ 活性化信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 恭弘 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 山田 勝之 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 安田 達 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 篭橋 正春 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力信号が入力される第一のインバータ
   回路と、 活性化信号の入力に基づいて、前記第一のインバータ回
   路を活性化する活性化回路と、 前記入力信号に基づいて常時動作し、前記第一のインバ
   ータ回路より消費電力の小さい第二のインバータ回路の
   出力端子を前記第一のインバータ回路の出力端子に接続
   することとを備えたことを特徴とする入力回路。
2. 【請求項２】 前記活性化回路は、前記第一のインバー
   タ回路と電源との間に介在され、前記活性化信号に基づ
   いて導通して、該第一のインバータ回路に電源電圧を供
   給するスイッチ回路で構成したことを特徴とする請求項
   １記載の入力回路。
3. 【請求項３】 前記第二のインバータ回路は、該インバ
   ータ回路を構成するＰチャネルＭＯＳトランジスタとＮ
   チャネルＭＯＳトランジスタの負荷駆動能力に差を設け
   たことを特徴とする請求項１記載の入力回路。
4. 【請求項４】 前記第二のインバータ回路は、前記第一
   のインバータ回路の出力端子と低電位側電源との間に接
   続したＮチャネルＭＯＳトランジスタと、該第一のイン
   バータ回路を構成するＰチャネルＭＯＳトランジスタと
   で構成し、前記活性化回路は第一のインバータ回路を構
   成するＮチャネルＭＯＳトランジスタと低電位側電源と
   の間に介在される前記スイッチ回路で構成したことを特
   徴とする請求項２記載の入力回路。
5. 【請求項５】 前記第二のインバータ回路は、前記第一
   のインバータ回路の出力端子と高電位側電源との間に接
   続したＰチャネルＭＯＳトランジスタと、該第一のイン
   バータ回路を構成するＮチャネルＭＯＳトランジスタと
   で構成し、前記活性化回路は第一のインバータ回路を構
   成するＰチャネルＭＯＳトランジスタと高電位側電源と
   の間に介在される前記スイッチ回路で構成したことを特
   徴とする請求項２記載の入力回路。
6. 【請求項６】 前記第一及び第二のインバータ回路の出
   力端子には、ラッチ回路を接続し、前記ラッチ回路は出
   力側と帰還側の二つのインバータ回路の入力端子と出力
   端子とを互いに接続して構成し、前記帰還側インバータ
   回路の負荷駆動能力を、前記第一のインバータ回路の負
   荷駆動能力より小さくしたことを特徴とする請求項１記
   載の入力回路。
7. 【請求項７】 前記ラッチ回路には、前記帰還側インバ
   ータ回路を、前記活性化信号に基づいて不活性化する活
   性化回路を備えたことを特徴とする請求項６記載の入力
   回路。
8. 【請求項８】 前記ラッチ回路には、前記帰還側インバ
   ータ回路から前記第一及び第二のインバータ回路の出力
   端子への出力を、前記活性化信号に基づいて遮断するス
   イッチ回路を備えたことを特徴とする請求項６記載の入
   力回路。
9. 【請求項９】 前記ラッチ回路には、前記帰還側インバ
   ータ回路の出力信号の振幅を縮小する振幅制限回路を備
   えたことを特徴とする請求項６記載の入力回路。