JPH08288386A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】拡散層下のｐｎ接合のリーク電流を増加させず
に拡散層上に導電体層を形成し低抵抗化できる半導体装
置及びその製造方法を提供する。 【構成】導電体層を拡散層中央部で薄く、周辺部を厚く
形成し、拡散層を低抵抗化しながら導電体層が厚く形成
される領域の面積を減らし、ｐｎ接合リーク電流の増加
を抑制する。この導電体層が金属シリサイドよりなる場
合に、シリコン基板上の合金中に含まれるシリサイド形
成金属量あるいはアニール温度を制御し、形成されるシ
リサイド膜厚が拡散層周辺部で最大となるように所望の
形状に金属シリサイド層を膜厚制御性よく形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、拡散層抵抗を減少さ
せ、高速動作を図った半導体装置の構造及びその製造方
法に関するものであり、特にシリコン基板上に形成され
るＭＯＳ型FETもしくはＳＯＩ(Silicon On Insulator)
基板上に形成されるＭＯＳ型ＦＥＴの高速動作に最適な
構造及びその製造方法に関する。

【０００２】

【従来の技術】従来より、半導体装置の高速動作のため
に拡散層表面を金属シリサイド等で導電体化し拡散層を
低抵抗化させる技術が知られている。しかしこれまでの
方法は、基板上に形成される導電体層自体をいかに低抵
抗化するかに集中しており、形成される導電体層の膜厚
分布に注目したものは知られていない。従来技術の範囲
内で拡散層をさらに低抵抗化する方法としては、拡散層
上の導電体層の膜厚をその下の基板内に形成されている
ｐｎ接合を破壊しない範囲でできるだけ厚くすることが
考えられる。しかしながら、元素の拡散現象を利用して
金属シリサイド等の導電体層を形成する従来の方法では
膜厚の制御性良く導電体層を形成することは困難であ
る。またウェハ内での膜厚分布を抑えることも同様に従
来の方法では困難である。以上の理由から従来技術で
は、ｐｎ接合のリーク電流を増加させずに拡散層表面を
導電体化し低抵抗化するためにはその膜厚に大きな裕度
を持たせる必要があり、導電体層を厚くしてさらに低抵
抗化を図ることは困難であった。

【０００３】

【発明が解決しようとする課題】本発明の目的は、ｐｎ
接合のリーク電流を増加させずに拡散層表面を導電体化
し低抵抗化できる半導体装置の構造及びその製造方法を
提供することにある。

【０００４】

【課題を解決するための手段】拡散層の低抵抗化には必
ずしも均一な厚さの導電体層を用いなくとも良く、低抵
抗化に特に有効な膜厚分布形状が存在する。その形状と
は、拡散層上の導電体層の厚さが拡散層外周からの距離
ｒに伴い変化し、一つの半導体基板面領域内におけるｒ
＝ｒ₁ での導電体層の平均厚さｄ(ｒ₁)がｒ＝ｒ₂(ｒ₁＜
ｒ₂)での平均厚さｄ(ｒ₂) に対しｄ(ｒ₁)＞ｄ(ｒ₂)とな
る領域が存在するような膜厚分布を有する形状である。
この形状は例えばシリコン基板面上に形成されたＭＯＳ
型ＦＥＴ素子に着目した場合には、ソース及びドレイン
上に形成される金属シリサイド層のソース−ドレイン方
向の膜厚分布がソースもしくはドレイン領域中央の両側
にそれぞれ膜厚極大点を有する形状とも表すことができ
る。ここでこの導電体層を単結晶の金属シリサイドで形
成した場合にはさらに低抵抗化の効果が大きい。

【０００５】上記形状の導電体層が金属シリサイドであ
り、半導体基板がシリコン基板である場合には以下に述
べる形成法が有効である。すなわち前記金属シリサイド
層を、シリコン基板とその上に形成した合金膜を熱処理
することにより形成し、その後反応せずに残った合金膜
を除去するものである。この場合、シリサイド化反応を
完結させず熱処理後にも合金中に未反応の金属シリサイ
ド形成金属元素を残すことが膜厚を制御する上で有効で
ある。また逆に、シリコン基板上に形成する合金膜がＷ
もしくはＭｏと金属シリサイド層を構成する金属元素を
主成分とする場合には、形成される金属シリサイド層の
最厚部の厚さをｔ₁ とした時、基板平坦部に形成される
合金膜中のシリサイド形成金属の総含有量を、厚さｔ₁
の金属シリサイド層の形成に必要な量に満たない量に合
金組成及び膜厚によって規制するという方法もある。こ
の場合には一部領域で合金膜中のシリサイド形成金属は
すべて消費される。シリコン基板上に金属シリサイド層
を構成する金属元素を含む合金膜を形成する前にＴｉ，
Ｚｒ，Ｈｆ，Ｎｂ，Ｔａのうちの一つ以上の金属より成
る膜を基板全面に形成し、その後合金膜を形成すると拡
散層表面をシリサイド化し抵抗を低減する効果がさらに
大きなものとなる。

【０００６】ＳＯＩ(Silicon On Insulator)基板上に形
成されたＭＯＳ型ＦＥＴにおいても拡散層をシリサイド
化して導電体とすることが低抵抗化に有効である。この
場合には、金属シリサイド層が下地絶縁物層に達してお
り、この金属シリサイド層のソース−ドレイン方向の膜
厚分布において、ゲート端より金属シリサイド層が下地
絶縁物層に接するまでの距離ｌ₁ ，金属シリサイド層が
下地絶縁物層に達している領域の幅ｌ₂ ，同一のソース
もしくはドレイン領域内の２個所の金属シリサイド層が
下地絶縁物層に達している領域の間の距離ｌ₃ の間に、
ｌ₁＜ｌ₃、かつｌ₂＜ｌ₃の関係が成り立つように金属シ
リサイド層を形成する。

【０００７】

【作用】一般に半導体基板上に形成された拡散層は配線
により他の拡散層もしくは半導体素子に接続されてい
る。そのため通常、拡散層中央にコンタクト孔が開孔さ
れこの部分で配線層と接続される。配線層はＷ等の高融
点金属やＡｌ合金といった低抵抗材料より成るためコン
タクト領域中央では電流は主に配線層中を流れ、拡散層
を低抵抗化する効果は小さい。拡散層低抵抗化の効果は
むしろ上にコンタクト領域のかからない外周近くの拡散
層に対して実施することが有効である。本発明はすなわ
ち、上がコンタクト領域に重なる拡散層中央で導電体層
を厚膜化することは追求せず、拡散層周辺部のみ導電体
層を厚膜化して拡散層の低抵抗化を図るものである。こ
の場合、形成される導電体層の膜厚分布は拡散層上の導
電体層の厚さが拡散層外周からの距離ｒに伴い変化し、
ｒ＝ｒ₁ での導電体層の平均厚さｄ(ｒ₁) がｒ＝ｒ₂(ｒ
₁＜ｒ₂)での平均厚さｄ(ｒ₂)に対しｄ(ｒ₁)＞ｄ(ｒ₂)と
なる領域が存在するような膜厚分布を有する形状、ある
いはシリコン基板面上に形成されたＭＯＳ型ＦＥＴ素子
に着目し、ソース及びドレイン上に形成される上記導電
体層の一種である金属シリサイド層のソース−ドレイン
方向の膜厚分布がソースもしくはドレイン領域中央の両
側にそれぞれ膜厚極大点を有する形状と表すことができ
る。ここで上記導電体層が金属シリサイド層である場合
にはそれを単結晶化することにより、多結晶体の場合よ
り抵抗を下げることができると同時に金属シリサイド層
の熱安定性が向上し、多結晶体の場合より高温のプロセ
スにも対応可能となる。

【０００８】拡散層と配線の間のコンタクト抵抗の低減
を図る場合でも本発明は有効である。拡散層と配線の間
に導電体層を設けることによりコンタクト抵抗は大幅に
低減できるが、結晶性が良く低抵抗な導電体層でなけれ
ば十分な効果が期待できない。膜厚が小さすぎる場合に
は結晶性の悪い高抵抗な膜となってしまうため、コンタ
クト抵抗低減のためには導電体層にある程度以上の膜厚
が必要である。一般にこの導電体層は基板上より導電体
層形成元素を熱拡散させ形成するものであり、従来は導
電体層形成元素の基板中への供給量を増し、均一な膜厚
増を図ってきた。しかしこの方法では基板上の一部で拡
散が阻害され導電体層の成長が遅れると、他の領域で先
に拡散元素の消費が起こり導電体層の成長が促進する。
その結果、膜厚を大きくするほど膜厚の不均一が顕在化
し膜厚制御が困難となり、導電体層の膜厚には大きなマ
ージンが必要となっていた。それに対し本発明は、拡散
層の内周に線状に導電体層形成元素が集中する領域を設
け、形成される導電体層の膜厚が極大となるようにする
ものである。この領域は当初より導電体層の膜厚ができ
るだけ厚くなるように設計されるものであり、基板の表
面状態等により形成される導電体層の成長が阻害され膜
厚が目標膜厚より小さくなることはあってもそれより大
きくはなりにくい。そのため本発明では導電体層膜厚の
最大値を小さなマージンで制御できるのである。一方、
コンタクト部の一部でも導電体層が厚く低抵抗であれ
ば、その部分でコンタクト抵抗を低減でき効果があるこ
とから、導電体層は必ずしも一様に厚い必要はない。し
かし、導電体層の膜厚が極大となるよう設計しても必ず
しも最大膜厚まで成長するとは限らないため、膜厚極大
領域をコンタクト領域内に複数個所、望ましくは本発明
のように線状に設ける必要がある。

【０００９】本発明ではさらに、導電体層が金属シリサ
イドよりなり半導体基板がシリコン基板である場合に拡
散層周辺部のみ導電体層を厚膜化する二つの方法を提供
している。

【００１０】その一つは、シリコン基板上に金属シリサ
イド形成金属を合金元素の形で過剰に存在させ、熱処理
温度及び時間を制御することにより金属シリサイド層膜
厚を調整し、熱処理後に反応せずに残った合金膜を除去
するものである。この場合、シリサイド化反応を完結さ
せず熱処理後にも合金中に未反応の金属シリサイド形成
金属元素を残すことが膜厚を制御する上で有効である。
反応を完結させてしまうと膜厚極大領域が広がり、金属
シリサイド層の形状制御が困難になるのである。シリサ
イド形成金属を合金元素の形でシリコン基板上に膜形成
する点もシリサイド膜厚を制御する上で重要である。形
成されるシリサイドが数十ｎｍと薄いため、シリサイド
形成金属単体の膜の場合には相対的に膜厚のバラツキが
大きくなり、形成されるシリサイドの膜厚バラツキに反
映する。また、膜厚が薄いと連続膜でなくなったり、結
晶性が低下したり、表面酸化の影響が大きくなったりし
て、その後のシリサイド形成に悪影響を及ぼす。単体金
属膜に比べ合金膜では必然的に膜厚が大きくなり、前記
の問題点を緩和することができる。

【００１１】前記金属シリサイド層の形成法とは別に、
シリコン基板上に形成する合金膜がＷもしくはＭｏと金
属シリサイド層を構成する金属元素を主成分とする場合
には、形成される金属シリサイド層の最厚部の厚さをｔ
₁ とした時、基板平坦部に形成される合金膜中のシリサ
イド形成金属の総含有量を、厚さｔ₁ の金属シリサイド
層の形成に必要な量に満たない量に合金組成及び膜厚に
よって規制するという方法もある。この方法によれば、
工程数を増やすことなく金属シリサイド層の形状を制御
できる。この場合、金属シリサイド層最厚部では、金属
シリサイド層を形成する金属元素は直上にある合金中の
みならず、周辺の合金層からの拡散によっても供給され
なければならない。そのため金属シリサイド層最厚部は
拡散層中央ではなく、拡散層外側の絶縁膜上の未反応合
金層から拡散により金属元素が供給される拡散層周辺部
に持ってくることができる。また、拡散層と周囲の絶縁
膜の間には段差があり、上に合金膜を形成した時にはこ
こに平坦部より多く合金が溜ることになる。この効果は
カバレジ性のよいＷ等の重金属のスパッタ膜で特に顕著
である。段差部にはＷ等他の合金元素とともにシリサイ
ド形成金属も溜り、熱処理の際、拡散層中央部で金属シ
リサイドが生成し終っても段差部には依然未反応の金属
元素が存在するという状況を造りだすことができる。こ
の状況からさらに熱処理を継続すると、合金中を拡散す
る金属量に律速され膜厚制御性よく金属シリサイド層最
厚部を形成することができる。この場合には、たとえ拡
散層中央部での金属シリサイド層膜厚が上に形成される
合金層膜厚のウェハ内分布により不均一になったとして
も、金属シリサイド層最厚部は合金中を拡散するシリサ
イド形成金属の拡散律速により膜厚が決まることになり
ウェハ内の最厚部膜厚分布を小さく抑えることができ
る。本方法はシリサイド形成金属の熱拡散を利用するた
め、他の合金元素は耐熱性が高く熱拡散しにくくしかも
シリサイドを形成しにくいことが必要である。その点で
も合金元素はＷもしくはＭｏが選択される。シリコン基
板上に上記の合金膜を形成する前にＴｉ，Ｚｒ，Ｈｆ，
Ｎｂ，Ｔａのうちの一つ以上の金属より成る膜を基板全
面に形成しその後合金膜を形成すると、熱処理後の金属
シリサイド層膜厚の分布を小さく抑えると同時に形成さ
れる金属シリサイドを大粒径化し低抵抗化する上で効果
が大きい。特に金属シリサイドを単結晶化するためには
この工程が必須である。Ｔｉ等の金属は熱処理時にシリ
コン表面と反応し、表面に残っている自然酸化膜を除去
する機能がある。その後にシリコン表面まで拡散してき
た金属が、自然酸化膜に邪魔されることなく均一な金属
シリサイド層を形成する。一方、Ｔｉ等の金属はＷ等を
主成分とする合金膜中へと拡散し、金属シリサイド層の
成長には悪影響を及ぼすことはない。

【００１２】金属シリサイド層の効果はＳＯＩ(Silicon
On Insulator)基板上に形成されたＭＯＳ型ＦＥＴにお
いても認められる。ＳＯＩ基板の場合は原理的には金属
シリサイド層が下地絶縁物層に達していても問題はない
はずである。しかし現実には、金属シリサイド層と下地
絶縁物層の間に応力が発生し金属シリサイド層が剥がれ
ることがあるため、両者の間にシリコンの未反応領域を
ある程度残す必要がある。シリコン基板上の場合と同じ
く金属シリサイド層最厚部すなわち金属シリサイド層が
下地絶縁物層に達している領域を拡散層周辺部に形成
し、ソース−ドレイン方向の膜厚分布において、ゲート
端より金属シリサイド層が下地絶縁物層に接するまでの
距離ｌ₁ ，金属シリサイド層が下地絶縁物層に達してい
る領域の幅ｌ₂ ，同一のソースもしくはドレイン領域内
の２個所の金属シリサイド層が下地絶縁物層に達してい
る領域の間の距離ｌ ₃の間に、ｌ₁＜ｌ₃、かつｌ₂＜ｌ₃
の関係が成り立つことが、広いシリコンの未反応領域を
制御性良く残すことと等価な金属シリサイド層膜厚の分
布状態である。

【００１３】以上述べたように本発明は、半導体基板上
に、金属シリサイドに代表される導電体膜を基板上に形
成した合金膜より元素を熱拡散させ形成する場合一般に
適用可能な技術であり、シリコン基板と金属シリサイド
膜の組み合わせに限定されるものではない。一例とし
て、半導体であるシリコンカーバイド基板上にニッケル
シリサイド(ＮｉＳｉ₂）等のシリサイド電極を形成する
場合にも本発明が適用可能である。

【００１４】

【実施例】

（実施例１）以下、本発明の実施例を図により説明す
る。図１は本発明の構造を有するＳｉ基板上に形成され
たＭＯＳ型トランジスタのソース領域断面の様子を示す
概略図である。Ｓｉ基板（１）上に形成された拡散層
（５，６）はフィールド酸化膜（２）とゲート酸化膜
（３）で周囲を区切られており、その内側に金属シリサ
イド層（９）が存在する。このソース領域の上にはさら
に層間絶縁膜（１０）が形成され、コンタクト孔を通し
てアルミニウム配線（１１）と接続されている。ここ
で、金属シリサイド層（９）の外周からの距離がｒ₁，
ｒ₂(ｒ₁＜ｒ₂)の位置が図１中に示されており、両位置
での金属シリサイド層の厚さｄ(ｒ₁)，ｄ(ｒ₂)の間には
ｄ(ｒ₁)＞ｄ(ｒ₂)の関係が成り立っている。また、図１
でわかるように金属シリサイド層中には拡散層中央の両
側に膜厚極大点が存在することになる。

【００１５】以下図２に従い、ソース及びドレインが本
発明の構造であるＭＯＳ型トランジスタの作製法を説明
する。Ｓｉ基板（１）を熱酸化し、表面に選択的にフィ
ールド酸化膜（２）を形成し、さらに素子領域にはゲー
ト酸化膜（３）を形成する（図２（ａ））。基板全面に
ポリシリコン膜２００〜５００ｎｍを形成し、ホトエッ
チング工程によりゲートポリシリコン膜（４）を形成
し、全面にリンをイオン打ち込みしてソース及びドレイ
ン領域に拡散層（５）を形成する（図２(ｂ)）。ＣＶＤ
法によりＳｉＯ₂ 膜を形成し、それを異方性ドライエッ
チングして側壁スペーサ（１２）を形成する。その上か
ら砒素をイオン打ち込みしてソース及びドレイン領域に
拡散層（６）を形成する（図２（ｃ））。５atom％Ｃｏ
−Ｗ合金膜（７）１００ｎｍをＤＣマグネトロンスパッ
タ法により基板全面に形成する（図２（ｄ））。窒素雰
囲気下６００℃で２０分間アニールし、ゲートシリサイ
ド層（８）及び、Ｓｉ基板上の金属シリサイド層（９）
を形成する。拡散層上の金属シリサイド層（９）は特徴
的な膜厚プロファイルを有し、拡散層中央部で膜厚は極
小となる（図２（ｅ））。未反応のＣｏ−Ｗ合金膜をウ
ェットエッチング除去し、窒素雰囲気下で８００℃２０
分間アニールを追加しシリサイド化反応を完結させる。
ＣＶＤ法で層間絶縁膜(１０)を５００〜８００ｎｍ形成
し、ＭＯＳ型トランジスタの各領域にホトエッチング技
術によりコンタクト孔を開孔する（図２（ｆ））。アル
ミニウム合金膜を形成、ホトエッチング技術によりパタ
ーニングしアルミニウム配線（１１）とする（図２
（ｇ））。

【００１６】本実施例では金属シリサイドとしてコバル
トシリサイド(ＣｏＳｉ₂）を用いているが、これは低抵
抗のシリサイドであればコバルトシリサイドに限定され
るものではなく、Ｔｉ，Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｎ
ｉ，Ｐｄ，Ｐｔのいずれかの金属のシリサイドもしくは
その混合物であっても本発明は有効である。

【００１７】上述のＭＯＳ型トランジスタの作製法にお
いては、シリサイド化反応時の金属供給を単体の金属膜
ではなく、スパッタ時のカバレジ性の良いＷもしくはＭ
ｏ合金膜より行うことが重要である。さらにその際の合
金膜の膜厚をシリサイド形成金属量が不足するよう薄く
することも重要な点である。本発明の金属シリサイド層
形成法においては、シリサイド形成金属の合金膜中での
横方向拡散を利用している。すなわち、拡散層中央にお
いてはシリサイド形成金属は直上にある合金膜中のみか
ら供給されるのに対し、外周近くでは絶縁膜上に存在す
るシリサイド形成金属まで横方向拡散により利用するも
のである。また、合金膜のカバレジ性が良いため段差部
に溜るように合金膜が形成され、これによっても外周近
くでのシリサイド形成金属の供給量を増加させる。こう
して膜厚制御の必要な拡散層の外周部のみに十分なシリ
サイド形成金属供給量を確保し、形成されるシリサイド
膜厚はアニール温度及び時間を調節し合金膜中を拡散す
るシリサイド形成金属量を変えることにより制御するも
のである。

【００１８】上記実施例においては最終的に形成される
ＣｏＳｉ₂ 層の膜厚は拡散層外周から１５０ｎｍ程度内
側で最大値２５ｎｍをとり、さらに内側に向かうにつれ
膜厚は減少し、拡散層中央部付近で１５ｎｍであった。
シリサイド層全体をさらに厚くする場合には、最初に拡
散層上に形成する合金膜中のＣｏ濃度を高くすればよ
い。一方、拡散層上に形成する合金膜の膜厚を変えた場
合には、形成されるシリサイド層の膜厚が変わるだけで
なく、膜厚が最大となる位置も移動する。すなわち合金
膜厚を大きくすると、シリサイド層全体が厚くなりなが
ら膜厚が最大となる位置が内側に移動する。また、第一
段階のアニール温度及び時間を変えることによってもシ
リサイド層の形状を制御することができる。アニール時
間を長くすると拡散層中央部付近の膜厚を変えることな
く周辺部のシリサイド膜厚を大きくできる。同様の効果
はアニール温度を高くすることによっても得られるが、
この場合の方がシリサイド膜厚プロファイルの変化は緩
やかなものとなる。形成されるシリサイド層の膜厚プロ
ファイルは透過電子顕微鏡（ＴＥＭ）によるシリコン基
板の断面観察により確認することができる。研磨法とイ
オンシニング法により薄片化した基板中より拡散層部分
を選択して観察する。また、特定の拡散層を予め選択し
観察する場合には、基板の薄片化を収束イオンビーム加
工装置(ＦＩＢ)により実施する。走査トンネル顕微鏡
（ＳＴＭ）により簡便にシリサイド層の膜厚プロファイ
ルを観察する方法もある。この場合には希フッ酸等によ
りシリコン基板表面に形成された電極や絶縁膜等を予め
除去しておき、基板表面の凹凸を走査トンネル顕微鏡で
観察する。シリサイド層は希フッ酸により除去され未反
応のシリコン基板のみが残るため、シリサイド層の膜厚
プロファイルを拡散層領域の凹凸として測定することが
できる。

【００１９】本発明の効果はシリサイド膜厚が最大とな
る位置が拡散層中央に近くなると漸減する。十分な効果
を得るためにはシリサイド膜厚が最大となる位置が拡散
層中央と端部の中点より外側にあることが望ましい。こ
の条件を満たす場合には、従来のシリサイド化拡散層と
同じ拡散層抵抗でリーク電流を最悪でも１／２以下に抑
えることができる。またリーク電流はシリサイド膜厚に
大きく影響され、リーク電流抑制効果を得るには拡散層
中央でのシリサイド膜厚が膜厚最大値より５％小さけれ
ば十分である。拡散層中央のシリサイド膜厚をさらに小
さくすればリーク電流抑制効果は多少なりとも大きくな
るが、それと同時にシリサイド膜厚の小さな領域が広く
なり拡散層抵抗が大きくなってしまい本発明の利点を相
殺するようになる。そのため、本発明が実用的な意味を
持つためには拡散層中央でのシリサイド膜厚が膜厚最大
値の５０％以上とあまり薄過ぎないことが必要である。
すなわち実質的には、拡散層中央でのシリサイド膜厚が
膜厚最大値の５０％以上９５％以下であることが望まれ
る。

【００２０】図３は本発明の構造を有するソースもしく
はドレインの断面構造及び内部の電流経路を従来構造の
ものと比較して模式的に示した図である。従来構造
（ａ）では金属シリサイド層の膜厚は中央部が幾分厚く
なっているもしくはほぼ均一である。拡散層の低抵抗化
には金属シリサイド層が厚い程有効だが、厚くしすぎる
と拡散層からＳｉ基板へのリーク電流が大きくなるとい
う問題を生じる。特に従来構造では金属シリサイド層は
拡散層中央部もしくはほぼ拡散層全体に渡る広い面積で
ほぼ均一な厚さを有するため、金属シリサイド層のほぼ
全面でリーク電流の少ない良質な界面を拡散層との間に
形成する必要があり、そのためあまり厚い金属シリサイ
ド層を形成することができなかった。しかし電流経路を
考慮すると、拡散層中央のコンタクト孔近傍では金属シ
リサイド層中を流れる電流は多くなく、厚膜化の効果は
小さい。一方本発明の構造（ｂ）は、電流の殆どが金属
シリサイド層中を流れる拡散層周辺部の金属シリサイド
層のみ厚くするものである。この構造ではリーク電流増
加の原因となる厚い金属シリサイド層の形成された領域
の面積が従来よりはるかに小さく、リーク電流の抑制が
可能である。ソース及びドレインを本発明の構造とする
ことにより、従来構造のシリサイド化拡散層に比べ、拡
散層抵抗を増すことなくリーク電流を１／１０以下に抑
えることができた。

【００２１】（実施例２）以下図４に従い、ソース及び
ドレインが本発明の構造であるＭＯＳ型トランジスタの
作製法の別の実施例を説明する。本実施例では、図１に
おいて金属シリサイド層（９）が単結晶である点が実施
例１と異なっている。

【００２２】まず、Ｓｉ基板（１）を熱酸化し表面に選
択的にフィールド酸化膜（２）を形成し、さらに素子領
域にはゲート酸化膜（３）を形成する（図４（ａ））。
基板全面にポリシリコン膜２００〜５００ｎｍを形成
し、ホトエッチング工程によりゲートポリシリコン膜
（４）を形成し、全面にリンをイオン打ち込みしてソー
ス及びドレイン領域に拡散層（５）を形成する（図４
（ｂ））。ＣＶＤ法によりＳｉＯ₂ 膜を形成し、それを
異方性ドライエッチングして側壁スペーサ（１２）を形
成する。その上から砒素をイオン打ち込みしてソース及
びドレイン領域に拡散層（６）を形成する（図４
（ｃ））。ここまでの工程は実施例１と同一である。Ｔ
ｉ膜（１３）２０ｎｍ，５atom％Ｃｏ−Ｗ合金膜（７）
１００ｎｍを真空を破らず連続してＤＣマグネトロンス
パッタ法により基板全面に形成する（図４（ｄ））。窒
素雰囲気下６００℃で２０分間アニールし、ゲートシリ
サイド層（８）及び、Ｓｉ基板上の金属シリサイド層
（９）を形成する。Ｔｉ膜がＳｉ基板表面を還元しクリ
ーニングする効果により、Ｓｉ基板表面まで拡散してき
たＣｏは結晶粒界をつくり多結晶化することなく、エピ
タキシャルにＣｏＳｉ₂ 層を形成する。また、この金属
シリサイド層（９）は実施例１と同じく特徴的な膜厚プ
ロファイルを有し、拡散層中央部で膜厚は極小となる
（図４（ｅ））。Ｓｉ基板上に存在していたＴｉはアニ
ール時に５atom％Ｃｏ−Ｗ合金膜（７）中に拡散し、一
部は雰囲気中の窒素及び残留酸素と反応し表面にＴｉ窒
化物もしくは酸化物を形成する。Ｔｉを含む未反応のＣ
ｏ−Ｗ合金膜をウェットエッチング除去し、窒素雰囲気
下で８００℃２０分間アニールを追加しシリサイド化反
応を完結させる。ＣＶＤ法で層間絶縁膜（１０）を５０
０〜８００ｎｍ形成し、ＭＯＳ型トランジスタの各領域
にホトエッチング技術によりコンタクト孔を開孔する
（図４（ｆ））。アルミニウム合金膜を形成、ホトエッ
チング技術によりパターニングしアルミニウム配線（１
１）とする（図４（ｇ））。

【００２３】Ｓｉ基板表面を還元しクリーニングするた
めの金属はＴｉに限定されるものではなく、Ｚｒ，Ｈ
ｆ，Ｎｂ，Ｔａもしくはその混合物でもＳｉ基板表面を
クリーニングする効果がある。

【００２４】拡散層上の金属シリサイド層（９）を単結
晶化することにより、該金属シリサイド層の低抵抗化を
図ることができ、本実施例においては多結晶体の７０％
の比抵抗値を得た。また、多結晶シリサイド膜では８０
０℃以上の温度で膜の凝集現象が発生し、以後のプロセ
スでの温度マ−ジンが小さく問題があったが、単結晶化
することで凝集現象は抑制され、シリサイド層形成後に
より高温のプロセスが適用可能となった。

【００２５】（実施例３）以下図１に示すＭＯＳ型トラ
ンジスタの、実施例１と異なる作製法を図５に従い説明
する。

【００２６】Ｓｉ基板（１）を熱酸化し、表面に選択的
にフィールド酸化膜(２)を形成し、さらに素子領域には
ゲート酸化膜（３）を形成する。基板全面にポリシリコ
ン膜２００〜５００ｎｍを形成し、ホトエッチング工程
によりゲートポリシリコン膜（４）を形成し、全面にリ
ンをイオン打ち込みしてソース及びドレイン領域に拡散
層（５）を形成する。ＣＶＤ法によりＳｉＯ₂ 膜を形成
し、それを異方性ドライエッチングして側壁スペーサ
（１２）を形成する。その上から砒素をイオン打ち込み
しソース及びドレイン領域に拡散層（６）を形成する
（図５（ａ））。ここまでの工程は実施例１と同一のも
のである。３０％Ｔｉ−Ｃｏ合金膜（１７）１００ｎｍ
をＤＣマグネトロンスパッタ法により基板全面に形成す
る(図５(ｂ))。Ｔｉ−Ｃｏ合金膜のスパッタでは純Ｃｏ
膜の場合と比べターゲット自身の発する磁界が弱くな
り、マグネトロンスパッタを容易にすることができる。
特に３０％以上のＴｉを含む場合には殆どスパッタに影
響しない程度まで磁界を弱めることができる。Ｔｉ−Ｃ
ｏ合金膜のスパッタに続きＴｉ−Ｃｏ合金膜をスパッタ
エッチバックする（図５（ｃ））。エッチバック量は平
坦部で５０ｎｍ程度である。このスパッタエッチバック
により平坦部のＴｉ−Ｃｏ合金膜が選択的に除去され、
段差部のみ厚くＴｉ−Ｃｏ合金膜が残りシリサイド層の
膜厚プロファイル制御に必要なＴｉ−Ｃｏ合金の膜厚プ
ロファイルを得ることができる。窒素雰囲気下５００℃
で２０分間アニールし、ゲートシリサイド層(８)及び、
Ｓｉ基板上の金属シリサイド層（９）を形成する。拡散
層上の金属シリサイド層（９）は実施例１と同様に特徴
的な膜厚プロファイルを有し、拡散層中央部で膜厚は極
小となる（図５（ｄ））。実施例１に比べアニール温度
の低いことが特長であり、Ｃｏの横方向拡散は殆どなく
シリサイド層を形成するＣｏの殆どは直上のＴｉ−Ｃｏ
合金層から供給される。また、アニール温度が低いため
シリサイド化反応速度が小さく、形成されるシリサイド
の膜厚をアニール時間により制御することができる。未
反応のＴｉ−Ｃｏ合金膜をウェットエッチング除去し、
窒素雰囲気下で８００℃２０分間アニールを追加し形成
されたシリサイドの結晶性を向上させる。ＣＶＤ法で層
間絶縁膜（１０）を５００〜８００ｎｍ形成し、ＭＯＳ
型トランジスタの各領域にホトエッチング技術によりコ
ンタクト孔を開孔する（図５（ｅ））。アルミニウム合
金膜を形成、ホトエッチング技術によりパターニングし
アルミニウム配線（１１）とする（図５（ｆ））。

【００２７】上記実施例において最終的に形成されるＣ
ｏＳｉ₂ 層の膜厚プロファイルは実施例１と同じく拡散
層外周から１５０ｎｍ程度内側で最大値３０ｎｍをと
り、さらに内側に向かうにつれ膜厚は減少し、拡散層中
央部付近で最小となるよう制御できた。

【００２８】従来構造では金属シリサイド層は拡散層中
央部もしくはほぼ拡散層全体に渡る広い面積でほぼ均一
な厚さを有するため、金属シリサイド層のほぼ全面でリ
ーク電流の少ない良質な界面を拡散層との間に形成する
必要があり、そのためあまり厚い金属シリサイド層を形
成することができなかった。一方本発明の構造は、電流
の殆どが金属シリサイド層中を流れる拡散層周辺部の金
属シリサイド層のみ厚くするものである。この構造では
リーク電流増加の原因となる厚い金属シリサイド層の形
成された領域の面積が従来よりはるかに小さく、リーク
電流の抑制が可能である。ソース及びドレインを本発明
の構造とすることにより、従来構造のシリサイド化拡散
層に比べ、拡散層抵抗を増すことなくリーク電流を１／
１０以下に抑えることができ、従来困難であった低消費
電力，小発熱量で高速動作可能なＭＯＳ型トランジスタ
を実現できる。

【００２９】本発明により、従来リーク電流による消費
電力増加のため困難であったソース及びドレインのシリ
サイド化が可能となり、ＭＯＳ型トランジスタのソース
及びドレイン抵抗及びコンタクト抵抗が低減できた。こ
れは特にコンタクト抵抗が顕著に大きくなる０.５μｍ
以下のルールで設計されたＭＯＳ型トランジスタに対し
効果が大きい。本発明をＭＯＳ型トランジスタに適用し
て素子動作の高速化を達した例を図６に示す。図６は
０.５μｍ ルールのＭＯＳ型トランジスタのインバータ
動作時の電圧変化を示す。拡散層をシリサイド化してい
ない従来のＭＯＳ型トランジスタに比べ、９０％反転ま
での時間を３０％短縮することができ、素子の高速化へ
の効果が確認された。

【００３０】（実施例４）以下、本発明の実施例を図７
により説明する。図７は本発明の構造を有する。ＳＯＩ
基板上に形成されたＭＯＳ型トランジスタのソース領域
付近の断面の様子を示す概略図である。絶縁性基板（１
５）上の単結晶Ｓｉ層（１６）に拡散層（５，６）が形
成され、それに接する形でゲート酸化膜（３）上にゲー
トポリシリコン膜（４）とゲートシリサイド層（８）が
積層されたゲート電極が形成される。拡散層（６）の大
部分はシリサイド化され金属シリサイド層（９）となっ
ているが、絶縁性基板（１５）に接する単結晶Ｓｉ層
（１６）下面は大部分が未反応のまま残され、この未反
応のＳｉ領域で素子と絶縁性基板（１５）との密着性を
確保している。この未反応Ｓｉ領域が少ないと、界面の
シリサイド化による接着力の低下や、シリサイド化反応
時に発生する金属シリサイド層（９）と絶縁性基板（１
５）間の応力により、金属シリサイド層（９）が絶縁性
基板（１５）より剥がれる不良が発生し素子の製造歩留
まりが低下するとともに、完成した素子の信頼性低下を
招く。そのため、金属シリサイド層のソース−ドレイン
方向の膜厚分布において、ゲート端より金属シリサイド
層が下地絶縁物層に接するまでの距離ｌ₁，金属シリサ
イド層が下地絶縁物層に達している領域の幅ｌ₂，ソー
ス領域内の２個所の金属シリサイド層が下地絶縁物層に
達している領域の間の距離ｌ₃ の間に、ｌ₁＜ｌ₃、かつ
ｌ₂＜ｌ₃の関係が成り立つように拡散層中央に未反応の
Ｓｉ領域を広く残す。この場合には、金属シリサイド／
絶縁性基板界面は両側から接着性の良い単結晶Ｓｉ／絶
縁性基板界面により押さえつけられるので剥がれること
はなく、信頼性の高いＭＯＳ型ＦＥＴ素子を製造でき
る。

【００３１】

【発明の効果】拡散層上に形成される金属シリサイド層
等で形成される導電体層を、コンタクト領域に重なる拡
散層中央部で薄く、拡散層周辺部のみ厚くすることで、
導電体層を形成したことによる接合リーク電流増加を抑
制しながら拡散層抵抗を小さくすることができる。また
この導電体層が金属シリサイドよりなる場合にはこれを
単結晶化することにより、一層の低抵抗化が図れると同
時に金属シリサイド層の耐熱性も向上し、金属シリサイ
ド層形成後のプロセスに対し従来以上の温度マージンを
得ることができる。

【００３２】シリコン基板上の合金中に含まれるシリサ
イド形成金属量を、シリサイド形成金属が全量反応して
も金属シリサイド層最厚部の厚さに達しないだけの量に
制約し、拡散層周辺部のみ合金中を拡散しＳｉ基板表面
に到達する金属量でシリサイド化反応を律速して金属シ
リサイド層を形成することにより、所望の形状に金属シ
リサイド層を膜厚制御性よく形成することができる。

【００３３】シリコン基板上にシリサイド形成金属を含
有する合金膜を形成する前にＴｉ，Ｚｒ，Ｈｆ，Ｎｂ，
Ｔａのうちの一つ以上の金属より成る膜を基板全面に形
成し次に前記合金膜を形成すると、熱処理後の金属シリ
サイド層の膜厚分布を小さく抑えリーク電流の抑制に効
果があると同時に形成される金属シリサイドを大粒径化
しさらに金属シリサイド層を低抵抗化することができ
る。

【００３４】ＳＯＩ基板上に形成されたＭＯＳ型ＦＥＴ
において拡散層をシリサイド化する場合には、金属シリ
サイド層と絶縁性基板の間に広い未反応のシリコン領域
を制御性良く残すことにより、金属シリサイド層と絶縁
性基板の間の応力による剥がれを防止し、拡散層を低抵
抗できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の断面図。

【図２】本発明の半導体装置の作製フローを示す図。

【図３】半導体装置中の電流経路を示す模式図。

【図４】本発明の半導体装置の作製フローを示す図。

【図５】本発明の半導体装置の作製フローを示す図。

【図６】本発明のＭＯＳ型トランジスタのインバータ動
作時の電圧変化を示す図。

【図７】ＳＯＩ基板上に形成された本発明の半導体装置
の断面図。

【符号の説明】

１…Ｓｉ基板、２…フィールド酸化膜、３…ゲート酸化
膜、４…ゲートポリシリコン膜、５，６…拡散層、７…
５atom％Ｃｏ−Ｗ金属膜、８…ゲートシリサイド層、９
…金属シリサイド層、１０…層間絶縁膜、１１…アルミ
ニウム配線、１２…側壁スペーサ、１３…Ｔｉ膜、１４
…電流経路、１５…絶縁性基板、１６…単結晶Ｓｉ層、
１７…３０％Ｔｉ−Ｃｏ合金膜。

Claims (11)

【特許請求の範囲】
1. 【請求項１】表面が周囲を絶縁膜で区切られた複数の領
   域に分割された半導体基板の少なくとも一部領域が、基
   板中への元素拡散により選択的に形成された導電体層で
   覆われてなる半導体装置において、前記導電体層厚さが
   該導電体層外周からの距離ｒに伴い変化し、一つの基板
   領域内の導電体層におけるｒ＝ｒ₁ での導電体層の平均
   厚さｄ(ｒ₁) がｒ＝ｒ₂(ｒ₁＜ｒ₂) での平均厚さｄ
   (ｒ₂) に対しｄ(ｒ₁)＞ｄ(ｒ₂) となる領域が存在する
   ことを特徴とする半導体装置。
2. 【請求項２】請求項１に記載の半導体基板がシリコン基
   板であり、導電体層が金属シリサイド層であることを特
   徴とする半導体装置。
3. 【請求項３】周囲を絶縁膜で区切られたシリコン基板面
   上に形成され、拡散層上のシリコン基板内に選択的に形
   成された金属シリサイド層を有するソース及びドレイン
   領域と、該ソース及び該ドレイン領域の間に形成される
   ゲート電極及び該ゲート電極下部のチャネル領域より成
   るＭＯＳ型ＦＥＴにおいて、前記金属シリサイド層のソ
   ース−ドレイン方向の膜厚分布がソースもしくはドレイ
   ン領域中央の両側にそれぞれ膜厚極大点を有することを
   特徴とする半導体装置。
4. 【請求項４】請求項２もしくは請求項３に記載の金属シ
   リサイド層が、Ｔｉ，Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｃｏ，
   Ｎｉ，Ｐｄ，Ｐｔのうちの一つ以上の金属と珪素よりな
   ることを特徴とする半導体装置。
5. 【請求項５】請求項２もしくは請求項３に記載の金属シ
   リサイド層が、単結晶であることを特徴とする半導体装
   置。
6. 【請求項６】ＳＯＩ基板上に形成され、拡散層上のＳＯ
   Ｉ基板内に選択的に形成された金属シリサイド層を有す
   るソース及びドレイン領域と、該ソース及び該ドレイン
   領域の間に形成されるゲート電極及び該ゲート電極下部
   のチャネル領域より成るMOS型ＦＥＴにおいて、少なく
   とも一部の前記金属シリサイド層が下地絶縁物層に達し
   ており、該金属シリサイド層のソース−ドレイン方向の
   膜厚分布において、ゲート電極端より金属シリサイド層
   が下地絶縁物層に接するまでの距離ｌ₁ ，金属シリサイ
   ド層が下地絶縁物層に達している領域の幅ｌ₂ ，ソース
   もしくはドレイン領域内の２個所の金属シリサイド層が
   下地絶縁物層に達している領域の間の距離ｌ₃ の間に、
   ｌ₁＜ｌ₃かつｌ₂＜ｌ₃の関係が成り立つことを特徴とす
   る半導体装置。
7. 【請求項７】周囲を絶縁膜で区切られた複数の領域に分
   割されたシリコン基板上に、金属シリサイド層を構成す
   る金属元素を含む合金膜を形成後、熱処理により金属シ
   リサイド層を形成し、次に残った合金膜を除去すること
   を特徴とする半導体装置の製造方法。
8. 【請求項８】請求項７に記載の半導体装置の製造方法に
   おいて、金属シリサイド層を形成する熱処理を経た時点
   で未反応の金属元素が合金膜中に存在し、前記熱処理終
   了後、該未反応金属元素を含む合金膜を選択的に除去
   し、次に前記熱処理より高い温度で再度熱処理すること
   により、金属シリサイド層を形成することを特徴とする
   半導体装置の製造方法。
9. 【請求項９】請求項７に記載の半導体装置の製造方法に
   おいて、前記合金膜がＷもしくはＭｏと前記金属シリサ
   イド層構成金属元素より成り、基板上に形成されたこの
   合金膜の単位面積中のＷ及びＭｏを除く各金属元素の含
   有量が、前記金属シリサイド層最厚部の単位面積中の同
   種金属元素の含有量より少ないことを特徴とする半導体
   装置の製造方法。
10. 【請求項１０】請求項７に記載の半導体装置の製造方法
    において、Ｔｉ，Ｚｒ，Ｈｆ，Ｎｂ，Ｔａのうちの一つ
    以上の金属より成る金属膜を基板全面に形成し、次に該
    金属膜上に前記合金膜を形成し、この合金膜形成温度よ
    り高温での熱処理により前記金属シリサイド層を形成
    し、次に残った金属膜を除去することを特徴とする半導
    体装置の製造方法。
11. 【請求項１１】請求項７に記載の金属シリサイド層が、
    Ｔｉ，Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｃｏ，Ｎｉ，Ｐｄ，Ｐ
    ｔのうちの一つ以上の金属と珪素よりなることを特徴と
    する半導体装置の製造方法。