JPH08274341A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH08274341A JPH08274341A JP7856095A JP7856095A JPH08274341A JP H08274341 A JPH08274341 A JP H08274341A JP 7856095 A JP7856095 A JP 7856095A JP 7856095 A JP7856095 A JP 7856095A JP H08274341 A JPH08274341 A JP H08274341A
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Abstract
(57)【要約】
【目的】 リーク電流を低減させるとともにオン電流が
低減するのを抑える。 【構成】 ガラス基板１上に所定形状に形成された半導
体膜３と、半導体膜３の領域に形成されたソース・ドレ
イン領域６、７とを備えてなる薄膜トランジスタにおい
て、ソース・ドレイン領域６、７中の上層に低結晶層６
ａ、７ａと、低結晶層６ａ、７ａの下層に高結晶層６
ｂ、７ｂとを備えてなるものである。
低減するのを抑える。 【構成】 ガラス基板１上に所定形状に形成された半導
体膜３と、半導体膜３の領域に形成されたソース・ドレ
イン領域６、７とを備えてなる薄膜トランジスタにおい
て、ソース・ドレイン領域６、７中の上層に低結晶層６
ａ、７ａと、低結晶層６ａ、７ａの下層に高結晶層６
ｂ、７ｂとを備えてなるものである。
Description
【０００１】
【産業上の利用分野】本発明は、碍子等の絶縁性基板上
に設けられた薄膜トランジスタに関し、特にアクティブ
マトリクス型の画像表示装置やイメージセンサ等に利用
できる薄膜トランジスタ及びその製造方法に関するもの
である。
に設けられた薄膜トランジスタに関し、特にアクティブ
マトリクス型の画像表示装置やイメージセンサ等に利用
できる薄膜トランジスタ及びその製造方法に関するもの
である。
【０００２】
【従来の技術】従来、絶縁性基板上に薄膜トランジスタ
を有する半導体装置としては、薄膜トランジスタを画素
の駆動に用いるアクティブマトリクス型液晶表示装置や
イメージセンサ等が知られている。
を有する半導体装置としては、薄膜トランジスタを画素
の駆動に用いるアクティブマトリクス型液晶表示装置や
イメージセンサ等が知られている。
【０００３】これらの装置に用いられる薄膜トランジス
タには、薄膜状のシリコン半導体を用いるのが一般的で
ある。この薄膜状のシリコン半導体としては、非結晶シ
リコン半導体からなるものと、結晶性を有するシリコン
半導体からなるものの２つに大別される。
タには、薄膜状のシリコン半導体を用いるのが一般的で
ある。この薄膜状のシリコン半導体としては、非結晶シ
リコン半導体からなるものと、結晶性を有するシリコン
半導体からなるものの２つに大別される。
【０００４】非結晶シリコン半導体は、成膜温度が低
く、気相法により比較的容易に成膜することが可能で量
産性に富むため、最も一般的に用いられるが、電流駆動
能力が結晶性を有するシリコン半導体に比べて劣るた
め、今後より高速特性を得るためには、結晶性を有する
シリコン半導体からなる薄膜トランジスタの製造方法の
確立が強く求められている。
く、気相法により比較的容易に成膜することが可能で量
産性に富むため、最も一般的に用いられるが、電流駆動
能力が結晶性を有するシリコン半導体に比べて劣るた
め、今後より高速特性を得るためには、結晶性を有する
シリコン半導体からなる薄膜トランジスタの製造方法の
確立が強く求められている。
【０００５】この結晶性を有するシリコン半導体として
は、単結晶シリコン（ｃ−Ｓｉ）、多結晶シリコン（ｐ
−Ｓｉ）、微結晶シリコン（μｃ−Ｓｉ）、結晶成分を
含む非晶質シリコン、結晶性と非晶質との中間状態を有
するセミアモルファスシリコン等が知られている。
は、単結晶シリコン（ｃ−Ｓｉ）、多結晶シリコン（ｐ
−Ｓｉ）、微結晶シリコン（μｃ−Ｓｉ）、結晶成分を
含む非晶質シリコン、結晶性と非晶質との中間状態を有
するセミアモルファスシリコン等が知られている。
【０００６】これらの結晶性を有する薄膜トランジスタ
は、非晶質の薄膜トランジスタに比べ移動度が高い。そ
のため、駆動能力の向上により液晶ドライバの一体化が
可能である。また、移動度の向上により薄膜トランジス
タの微細化が可能となり、高開口率、高密度化を実現す
ることができる。
は、非晶質の薄膜トランジスタに比べ移動度が高い。そ
のため、駆動能力の向上により液晶ドライバの一体化が
可能である。また、移動度の向上により薄膜トランジス
タの微細化が可能となり、高開口率、高密度化を実現す
ることができる。
【０００７】以下、従来の結晶性を有するトップゲート
型薄膜トランジスタ（ｐ−ＳｉＴＦＴ）の製造方法は図
４（ａ）、（ｂ）に示すような製造工程であり、まず図
４（ａ）において、石英、ガラス等からなる絶縁性基板
３１上にスパッタ法により酸化シリコン（ＳｉＯ2）か
らなるベースコート膜３２が形成され、該ベースコート
膜３２上にＣＶＤ法により非晶質シリコン膜が形成さ
れ、該非晶質シリコン膜を６００℃程度でアニールする
固相成長（ＳＰＣ）法やレーザ結晶化法等により多結晶
シリコン膜が形成される。
型薄膜トランジスタ（ｐ−ＳｉＴＦＴ）の製造方法は図
４（ａ）、（ｂ）に示すような製造工程であり、まず図
４（ａ）において、石英、ガラス等からなる絶縁性基板
３１上にスパッタ法により酸化シリコン（ＳｉＯ2）か
らなるベースコート膜３２が形成され、該ベースコート
膜３２上にＣＶＤ法により非晶質シリコン膜が形成さ
れ、該非晶質シリコン膜を６００℃程度でアニールする
固相成長（ＳＰＣ）法やレーザ結晶化法等により多結晶
シリコン膜が形成される。
【０００８】次に、上記多結晶シリコン膜を図４（ａ）
に示す島状パターンにエッチングして半導体膜３３が形
成された後、全面にＣＶＤ法により酸化シリコン（Ｓｉ
Ｏ2）からなるゲート絶縁膜３４が形成され、該ゲート
絶縁膜３４上にスパッタ法によりゲート電極３５となる
アルミニウム（Ａｌ）膜が形成され、該Ａｌ膜が半導体
膜３３の領域の中央のみ残るようにエッチングして、図
４（ａ）に示すゲート電極３５が形成される。
に示す島状パターンにエッチングして半導体膜３３が形
成された後、全面にＣＶＤ法により酸化シリコン（Ｓｉ
Ｏ2）からなるゲート絶縁膜３４が形成され、該ゲート
絶縁膜３４上にスパッタ法によりゲート電極３５となる
アルミニウム（Ａｌ）膜が形成され、該Ａｌ膜が半導体
膜３３の領域の中央のみ残るようにエッチングして、図
４（ａ）に示すゲート電極３５が形成される。
【０００９】その後、上記ゲート電極３５をマスクとし
て該ゲート電極３５の領域以外のゲート絶縁膜３４がエ
ッチングされ、該ゲート電極３５をマスクとして上記半
導体膜３３に不純物元素をドープしてソース領域及びド
レイン領域が形成される。
て該ゲート電極３５の領域以外のゲート絶縁膜３４がエ
ッチングされ、該ゲート電極３５をマスクとして上記半
導体膜３３に不純物元素をドープしてソース領域及びド
レイン領域が形成される。
【００１０】この時、加速された大量のイオン（リン
（Ｐ+）、ボロン（Ｂ+）、水素（Ｈ+））が注入される
ため注入された領域の結晶性は破壊され悪くなる。そこ
で、図４（ａ）に示す矢印方向からレーザを照射して結
晶化及び不純物の活性化が行われ、ソース領域３６及び
ドレイン領域３７が形成される。
（Ｐ+）、ボロン（Ｂ+）、水素（Ｈ+））が注入される
ため注入された領域の結晶性は破壊され悪くなる。そこ
で、図４（ａ）に示す矢印方向からレーザを照射して結
晶化及び不純物の活性化が行われ、ソース領域３６及び
ドレイン領域３７が形成される。
【００１１】次に図４（ｂ）において、全面にＣＶＤ法
によりＳｉＯ2からなる層間絶縁膜３８が形成され、上
記ソース・ドレイン領域３６、３７上の層間絶縁膜３８
に各々コンタクトホールが開口された後、全面にスパッ
タ法によりＡｌ膜が形成されるとともに、図４（ｂ）に
示すようにエッチングされることによりソース電極３９
及びドレイン電極４０が形成される。
によりＳｉＯ2からなる層間絶縁膜３８が形成され、上
記ソース・ドレイン領域３６、３７上の層間絶縁膜３８
に各々コンタクトホールが開口された後、全面にスパッ
タ法によりＡｌ膜が形成されるとともに、図４（ｂ）に
示すようにエッチングされることによりソース電極３９
及びドレイン電極４０が形成される。
【００１２】最後に、全面にＣＶＤ法により窒化シリコ
ン（ＳｉＮX）からなるパッシベーション膜４１を形成
すれば、図４（ｂ）に示すようなｐ−ＳｉＴＦＴが完成
される。
ン（ＳｉＮX）からなるパッシベーション膜４１を形成
すれば、図４（ｂ）に示すようなｐ−ＳｉＴＦＴが完成
される。
【００１３】上記のように製造されたｐ−ＳｉＴＦＴ
は、ｎ型チャネル（ｎ−ｃｈ）ＴＦＴの場合、ゲート電
極３５に負のゲート電圧が印加されてＴＦＴがオフ状態
になったとき、ゲート電極３５の下にはｐ−ｃｈ層が半
導体膜３３の表面から深さ１０ｎｍ以下で形成されてし
まう。また、ｐ−ｃｈＴＦＴの場合、ゲート電極３５に
正のゲート電圧が印加されてＴＦＴがオフ状態になった
とき、ゲート電極３５の下にはｎ−ｃｈ層が半導体膜３
３の表面から深さ１０ｎｍ以下で形成されてしまう。
は、ｎ型チャネル（ｎ−ｃｈ）ＴＦＴの場合、ゲート電
極３５に負のゲート電圧が印加されてＴＦＴがオフ状態
になったとき、ゲート電極３５の下にはｐ−ｃｈ層が半
導体膜３３の表面から深さ１０ｎｍ以下で形成されてし
まう。また、ｐ−ｃｈＴＦＴの場合、ゲート電極３５に
正のゲート電圧が印加されてＴＦＴがオフ状態になった
とき、ゲート電極３５の下にはｎ−ｃｈ層が半導体膜３
３の表面から深さ１０ｎｍ以下で形成されてしまう。
【００１４】そのため、どちらのチャネルのＴＦＴの場
合にも、ゲート電圧及びドレイン電圧による電界が、ソ
ース領域３６又はドレイン領域３７とゲート領域との境
界、ドレイン接合部に集中してしまう。多結晶シリコン
の半導体膜３３には多くのトラップが含まれており、Ｔ
ＦＴがオフ状態でも、このようなトラップを介してリー
ク電流が流れることになる。
合にも、ゲート電圧及びドレイン電圧による電界が、ソ
ース領域３６又はドレイン領域３７とゲート領域との境
界、ドレイン接合部に集中してしまう。多結晶シリコン
の半導体膜３３には多くのトラップが含まれており、Ｔ
ＦＴがオフ状態でも、このようなトラップを介してリー
ク電流が流れることになる。
【００１５】このため、ｐ−ＳｉＴＦＴでは、ゲート電
圧やドレイン電圧に依存した大きなリーク電流が流れる
てしまう。そこで、図５及び図６に示すようなオフセッ
ト構造やＬＤＤ構造により、上記接合部の電界集中が緩
和されリーク電流（オフ電流）を低減する方法が提案さ
れている。
圧やドレイン電圧に依存した大きなリーク電流が流れる
てしまう。そこで、図５及び図６に示すようなオフセッ
ト構造やＬＤＤ構造により、上記接合部の電界集中が緩
和されリーク電流（オフ電流）を低減する方法が提案さ
れている。
【００１６】まず、オフセット構造のｐ−ＳｉＴＦＴは
図５に示すように構成されるものであり、尚、上記ｐ−
ＳｉＴＦＴと同一部分には同一符号を付し、その説明は
省略する。図５において、上記ｐ−ＳｉＴＦＴと相違す
る点は、半導体膜３３のゲート領域とソース・ドレイン
領域３６、３７との接合部にオフセット４２が形成され
る。
図５に示すように構成されるものであり、尚、上記ｐ−
ＳｉＴＦＴと同一部分には同一符号を付し、その説明は
省略する。図５において、上記ｐ−ＳｉＴＦＴと相違す
る点は、半導体膜３３のゲート領域とソース・ドレイン
領域３６、３７との接合部にオフセット４２が形成され
る。
【００１７】また、ＬＤＤ構造のｐ−ＳｉＴＦＴは図６
に示すように構成されるものであり、尚、上記ｐ−Ｓｉ
ＴＦＴと同一部分には同一符号を付し、その説明は省略
する。図６において、上記ｐ−ＳｉＴＦＴと相違する点
は、半導体膜３３のゲート領域とソース・ドレイン領域
３６、３７にＬＤＤ４３（ソース・ドレイン領域３６、
３７より低濃度の不純物領域）が形成される。
に示すように構成されるものであり、尚、上記ｐ−Ｓｉ
ＴＦＴと同一部分には同一符号を付し、その説明は省略
する。図６において、上記ｐ−ＳｉＴＦＴと相違する点
は、半導体膜３３のゲート領域とソース・ドレイン領域
３６、３７にＬＤＤ４３（ソース・ドレイン領域３６、
３７より低濃度の不純物領域）が形成される。
【００１８】
【発明が解決しようとする課題】しかしながら、上記の
ようなオフセット構造やＬＤＤ構造のｐ−ＳｉＴＦＴ
は、上記接合部の電界集中を緩和しリーク電流を低減す
ることができるが、この構造ではチャネル部分への寄生
抵抗の増加等によりオン電流も低減されるという問題点
がある。
ようなオフセット構造やＬＤＤ構造のｐ−ＳｉＴＦＴ
は、上記接合部の電界集中を緩和しリーク電流を低減す
ることができるが、この構造ではチャネル部分への寄生
抵抗の増加等によりオン電流も低減されるという問題点
がある。
【００１９】また、構造上複雑となるため、製造工程の
増加するとともに、製造工程の制御が困難となって歩留
まりが悪化するという問題点があった。
増加するとともに、製造工程の制御が困難となって歩留
まりが悪化するという問題点があった。
【００２０】本発明の薄膜トランジスタ及びその製造方
法は上記のような問題点を解決したもので、製造工程数
を増加させることがなく、簡単な製造工程でリーク電流
を低減することができるとともに、リーク電流を低減さ
せることでオン電流が低減するのを抑えることができる
薄膜トランジスタ及びその製造方法を提供することを目
的とするものである。
法は上記のような問題点を解決したもので、製造工程数
を増加させることがなく、簡単な製造工程でリーク電流
を低減することができるとともに、リーク電流を低減さ
せることでオン電流が低減するのを抑えることができる
薄膜トランジスタ及びその製造方法を提供することを目
的とするものである。
【００２１】
【課題を解決するための手段】上記目的を達成するため
の請求項１記載の発明は、絶縁性基板上に所定形状に形
成された半導体膜と、該半導体膜の領域に形成されたソ
ース・ドレイン領域とを備えてなる薄膜トランジスタに
おいて、該ソース・ドレイン領域中の上層に低結晶層
と、該低結晶層の下層に高結晶層とを備えてなるもので
ある。
の請求項１記載の発明は、絶縁性基板上に所定形状に形
成された半導体膜と、該半導体膜の領域に形成されたソ
ース・ドレイン領域とを備えてなる薄膜トランジスタに
おいて、該ソース・ドレイン領域中の上層に低結晶層
と、該低結晶層の下層に高結晶層とを備えてなるもので
ある。
【００２２】請求項２記載の発明は、上記請求項１記載
の発明において、上記低結晶層の厚さは、略１０ｎｍよ
り厚く形成してなるものである。
の発明において、上記低結晶層の厚さは、略１０ｎｍよ
り厚く形成してなるものである。
【００２３】請求項３記載の発明は、絶縁性基板上に所
定形状の半導体膜を形成し、該半導体膜の領域のゲート
絶縁膜上の略中央にゲート電極を形成し、該ゲート電極
をマスクとして半導体膜に不純物を注入してソース・ド
レイン領域を形成してなる薄膜トランジスタの製造方法
において、該ソース・ドレイン領域に不純物を注入後、
上記絶縁性基板の裏面からレーザ照射して上記ソース・
ドレイン領域を活性化してなる製造方法である。
定形状の半導体膜を形成し、該半導体膜の領域のゲート
絶縁膜上の略中央にゲート電極を形成し、該ゲート電極
をマスクとして半導体膜に不純物を注入してソース・ド
レイン領域を形成してなる薄膜トランジスタの製造方法
において、該ソース・ドレイン領域に不純物を注入後、
上記絶縁性基板の裏面からレーザ照射して上記ソース・
ドレイン領域を活性化してなる製造方法である。
【００２４】
【作用】本発明は上記のように、請求項１記載の発明
は、半導体膜のソース・ドレイン領域中の上層に低結晶
層と、該低結晶層の下層に高結晶層とを備えることによ
り、リーク電流の原因である反転層と境界のソース領域
又はドレイン領域の先端への電界集中を高抵抗の低結晶
層により低減しているので、ＴＦＴがオフ状態時のリー
ク電流を低減することができる。
は、半導体膜のソース・ドレイン領域中の上層に低結晶
層と、該低結晶層の下層に高結晶層とを備えることによ
り、リーク電流の原因である反転層と境界のソース領域
又はドレイン領域の先端への電界集中を高抵抗の低結晶
層により低減しているので、ＴＦＴがオフ状態時のリー
ク電流を低減することができる。
【００２５】また、上記高結晶層は低抵抗であるので、
ＴＦＴがオン状態時のオン電流が流れやすくなり、従来
のオフセット構造やＬＤＤ構造のように、オン電流が流
れにくくなることがなく、高移動度の薄膜トランジスタ
を実現することができる。
ＴＦＴがオン状態時のオン電流が流れやすくなり、従来
のオフセット構造やＬＤＤ構造のように、オン電流が流
れにくくなることがなく、高移動度の薄膜トランジスタ
を実現することができる。
【００２６】請求項２記載の発明は、上記請求項１記載
の構成において、上記低結晶層の厚さは、略１０ｎｍよ
り厚く形成することにより、電界が集中する上記ソース
領域又はドレイン領域の先端は略１０ｎｍであるため、
より最適な厚さの低結晶層に形成することができるの
で、請求項１よりも高移動度の薄膜トランジスタを実現
することができる。
の構成において、上記低結晶層の厚さは、略１０ｎｍよ
り厚く形成することにより、電界が集中する上記ソース
領域又はドレイン領域の先端は略１０ｎｍであるため、
より最適な厚さの低結晶層に形成することができるの
で、請求項１よりも高移動度の薄膜トランジスタを実現
することができる。
【００２７】請求項３記載の発明は、半導体膜のソース
・ドレイン領域に不純物を注入後、絶縁性基板の裏面か
らレーザ照射して上記ソース・ドレイン領域を活性化す
ることにより、製造工程を増加させずにレーザ光を調節
して低結晶層と高結晶層とを形成することができるた
め、製造工程が容易、且つ安定した良品数を得ることが
できる。
・ドレイン領域に不純物を注入後、絶縁性基板の裏面か
らレーザ照射して上記ソース・ドレイン領域を活性化す
ることにより、製造工程を増加させずにレーザ光を調節
して低結晶層と高結晶層とを形成することができるた
め、製造工程が容易、且つ安定した良品数を得ることが
できる。
【００２８】
【実施例】以下、本発明の薄膜トランジスタ及びその製
造方法の一実施例を図１乃至図３と共に説明する。本発
明の薄膜トランジスタの一実施例は図１に示すように構
成するものであり、図１において、トップゲート型のＳ
ｉＴＦＴは、まず、絶縁性基板１上にベースコート膜２
を形成し、該ベースコート膜２上に島状パターンに半導
体膜３を形成し、全面にゲート絶縁膜４を形成する。
造方法の一実施例を図１乃至図３と共に説明する。本発
明の薄膜トランジスタの一実施例は図１に示すように構
成するものであり、図１において、トップゲート型のＳ
ｉＴＦＴは、まず、絶縁性基板１上にベースコート膜２
を形成し、該ベースコート膜２上に島状パターンに半導
体膜３を形成し、全面にゲート絶縁膜４を形成する。
【００２９】そして、上記半導体膜３の領域のゲート絶
縁膜４上の中央にゲート電極５を形成し、該ゲート電極
５をマスクとして該ゲート電極５の領域以外のゲート絶
縁膜４をエッチングし、該ゲート電極５をマスクとして
上記半導体膜３にイオン注入を行い、低い結晶性のソー
ス領域及びドレイン領域を形成する。
縁膜４上の中央にゲート電極５を形成し、該ゲート電極
５をマスクとして該ゲート電極５の領域以外のゲート絶
縁膜４をエッチングし、該ゲート電極５をマスクとして
上記半導体膜３にイオン注入を行い、低い結晶性のソー
ス領域及びドレイン領域を形成する。
【００３０】また、上記絶縁性基板１の裏面からレーザ
アニールを行うことにより、上記ソース・ドレイン領域
６、７中の上層に低結晶層６ａ、７ａと、該低結晶層６
ａ、７ａの下層に高結晶層６ｂ，７ｂとが形成される。
アニールを行うことにより、上記ソース・ドレイン領域
６、７中の上層に低結晶層６ａ、７ａと、該低結晶層６
ａ、７ａの下層に高結晶層６ｂ，７ｂとが形成される。
【００３１】さらに、全面に層間絶縁膜８を形成し、上
記ソース・ドレイン領域６、７上の層間絶縁膜８に夫々
コンタクトホールを開口し、該コンタクトホールにソー
ス電極９及びドレイン電極１０を形成し、最後に全面に
パッシベーション膜１１を形成してなるものである。
記ソース・ドレイン領域６、７上の層間絶縁膜８に夫々
コンタクトホールを開口し、該コンタクトホールにソー
ス電極９及びドレイン電極１０を形成し、最後に全面に
パッシベーション膜１１を形成してなるものである。
【００３２】次に本発明の薄膜トランジスタの製造方法
の一実施例を図２及び図３と共に説明する。図２（ａ）
において、石英、碍子等からなる絶縁性基板１上にスパ
ッタ法によりＳｉＯ2からなるベースコート膜２を膜厚
３００ｎｍ程度形成し、該ベースコート膜２の上にＣＶ
Ｄ法により非晶質シリコン膜を膜厚５０ｎｍ形成した
後、ＳＰＣ法やレーザ結晶化法により多結晶シリコン膜
３ａを形成する。
の一実施例を図２及び図３と共に説明する。図２（ａ）
において、石英、碍子等からなる絶縁性基板１上にスパ
ッタ法によりＳｉＯ2からなるベースコート膜２を膜厚
３００ｎｍ程度形成し、該ベースコート膜２の上にＣＶ
Ｄ法により非晶質シリコン膜を膜厚５０ｎｍ形成した
後、ＳＰＣ法やレーザ結晶化法により多結晶シリコン膜
３ａを形成する。
【００３３】尚、本実施例では、図２（ａ）に示す矢印
方向からレーザ活性化法により上記多結晶シリコン膜３
ａを形成する。該レーザ活性化法の条件は、発振波長は
Ｘｅ−Ｃｌエレシマレーザの３０８ｎｍ、照射エネルギ
密度は３００ｍＪ／ｃｍ2程度で、発振時間（パルス
幅）は５０ｎｓであり、発振周波数は３００Ｈｚとした
が、レーザ照射される膜の状態（膜質、膜厚、構造）に
より条件は異なる。
方向からレーザ活性化法により上記多結晶シリコン膜３
ａを形成する。該レーザ活性化法の条件は、発振波長は
Ｘｅ−Ｃｌエレシマレーザの３０８ｎｍ、照射エネルギ
密度は３００ｍＪ／ｃｍ2程度で、発振時間（パルス
幅）は５０ｎｓであり、発振周波数は３００Ｈｚとした
が、レーザ照射される膜の状態（膜質、膜厚、構造）に
より条件は異なる。
【００３４】次に、上記多結晶シリコン膜３ａをフォト
リソグラフィ法により所定形状にパターニングするとと
もに、ドライエッチング法にてエッチングして図２
（ｂ）に示す半導体膜３を形成する。
リソグラフィ法により所定形状にパターニングするとと
もに、ドライエッチング法にてエッチングして図２
（ｂ）に示す半導体膜３を形成する。
【００３５】そして、全面にＣＶＤ法によりＳｉＯ2か
らなるゲート絶縁膜４を形成した後、ゲート電極５とな
るＡｌ膜を膜厚５００ｎｍ程度形成し、該Ａｌ膜をフォ
トリソグラフィ法により所定形状にパターニングすると
ともに、ウエットエッチング法にてエッチングして図２
（ｂ）に示すゲート電極５を形成する。
らなるゲート絶縁膜４を形成した後、ゲート電極５とな
るＡｌ膜を膜厚５００ｎｍ程度形成し、該Ａｌ膜をフォ
トリソグラフィ法により所定形状にパターニングすると
ともに、ウエットエッチング法にてエッチングして図２
（ｂ）に示すゲート電極５を形成する。
【００３６】次に、上記ゲート電極５をマスクとして該
ゲート電極５の領域以外のゲート絶縁膜４をエッチング
した後、該ゲート電極５をマスクとして上記半導体膜３
に図２（ｂ）に示す矢印方向から不純物元素をドープ
（イオン注入）して低い結晶性のソース領域６及びドレ
イン領域７を形成する。該イオン注入の条件は、ｎ−ｃ
ｈの場合、イオン種はＢ+とＨ+、注入加速電圧は３０ｋ
ｅＶ程で、全注入量は１Ｅ１６ｉｏｎｓ／ｃｍ2程度と
した。また、ｐ−ｃｈの場合、イオン種はＢ+とＨ+、注
入加速電圧は１５ｋｅＶ程で、全注入量は１Ｅ１６ｉｏ
ｎｓ／ｃｍ2程度としたがイオン注入される膜の状態
（膜質、膜厚、構造）により条件は異なる。
ゲート電極５の領域以外のゲート絶縁膜４をエッチング
した後、該ゲート電極５をマスクとして上記半導体膜３
に図２（ｂ）に示す矢印方向から不純物元素をドープ
（イオン注入）して低い結晶性のソース領域６及びドレ
イン領域７を形成する。該イオン注入の条件は、ｎ−ｃ
ｈの場合、イオン種はＢ+とＨ+、注入加速電圧は３０ｋ
ｅＶ程で、全注入量は１Ｅ１６ｉｏｎｓ／ｃｍ2程度と
した。また、ｐ−ｃｈの場合、イオン種はＢ+とＨ+、注
入加速電圧は１５ｋｅＶ程で、全注入量は１Ｅ１６ｉｏ
ｎｓ／ｃｍ2程度としたがイオン注入される膜の状態
（膜質、膜厚、構造）により条件は異なる。
【００３７】そして、図３（ａ）に示す矢印方向、即ち
上記絶縁性基板１の裏面からのレーザアニール法によ
り、該絶縁性基板１側のソース・ドレイン領域６、７の
シリコン膜は、上記ゲート絶縁膜４側のソース・ドレイ
ン領域６、７のシリコン膜よりも結晶化及び活性化が進
み、ソース・ドレイン領域６、７中に高結晶層６ｂ、７
ｂを形成することができる。該レーザアニール法の条件
は、発振波長はＸｅ−Ｃｌエキシマレーザの３０８ｎ
ｍ、照射エネルギは２００ｍＪ／ｃｍ2程度で、発振時
間（パルス幅）は約５０ｎｓであり、発振周波数は３０
０Ｈｚとしたが、レーザ照射される膜の状態（膜質、膜
厚、構造）により異なる。
上記絶縁性基板１の裏面からのレーザアニール法によ
り、該絶縁性基板１側のソース・ドレイン領域６、７の
シリコン膜は、上記ゲート絶縁膜４側のソース・ドレイ
ン領域６、７のシリコン膜よりも結晶化及び活性化が進
み、ソース・ドレイン領域６、７中に高結晶層６ｂ、７
ｂを形成することができる。該レーザアニール法の条件
は、発振波長はＸｅ−Ｃｌエキシマレーザの３０８ｎ
ｍ、照射エネルギは２００ｍＪ／ｃｍ2程度で、発振時
間（パルス幅）は約５０ｎｓであり、発振周波数は３０
０Ｈｚとしたが、レーザ照射される膜の状態（膜質、膜
厚、構造）により異なる。
【００３８】具体的には、照射エネルギ密度１５０ｍＪ
／ｃｍ2程度から照射表面の非晶質シリコンの熔融が始
まり、照射エネルギ密度が２５０ｍＪ／ｃｍ2程度で照
射表面から１００ｎｍ程度の深さまで熔融される。ま
た、照射エネルギ密度が１５０ｍＪ／ｃｍ2〜２５０ｍ
Ｊ／ｃｍ2程度までは、エネルギの増加に略比例してａ
−Ｓｉの熔融の深さが増加する。
／ｃｍ2程度から照射表面の非晶質シリコンの熔融が始
まり、照射エネルギ密度が２５０ｍＪ／ｃｍ2程度で照
射表面から１００ｎｍ程度の深さまで熔融される。ま
た、照射エネルギ密度が１５０ｍＪ／ｃｍ2〜２５０ｍ
Ｊ／ｃｍ2程度までは、エネルギの増加に略比例してａ
−Ｓｉの熔融の深さが増加する。
【００３９】ここで、照射エネルギの密度が上がれば、
上記高結晶層６ｂ、７ｂの深さが増加する。尚、結晶化
及び活性化が進まなかったソース・ドレイン領域６、７
の部分は低結晶層６ａ、７ａである。一方、上記ドレイ
ン領域７とチャネル層（ソース領域６とドレイン領域７
との間の半導体膜３）１２の表面との間の空乏層領域１
３が短くなり、ドレイン−チャネル間の電界強度が増す
とリーク電流が増加する。
上記高結晶層６ｂ、７ｂの深さが増加する。尚、結晶化
及び活性化が進まなかったソース・ドレイン領域６、７
の部分は低結晶層６ａ、７ａである。一方、上記ドレイ
ン領域７とチャネル層（ソース領域６とドレイン領域７
との間の半導体膜３）１２の表面との間の空乏層領域１
３が短くなり、ドレイン−チャネル間の電界強度が増す
とリーク電流が増加する。
【００４０】また、照射エネルギを下げることにより、
上記ドレイン領域７の膜厚を薄くしてリーク電流を減少
させることができるが、コンタクト部の低結晶層６ａ、
７ａの厚さが厚くなり、寄生抵抗増加するので、オン電
流も同時に小さくなる。本実施例では、オン、オフ電流
の両方の改善が同時に図れるように、上記高結晶層６
ｂ、７ｂの厚さを３０ｎｍとした。
上記ドレイン領域７の膜厚を薄くしてリーク電流を減少
させることができるが、コンタクト部の低結晶層６ａ、
７ａの厚さが厚くなり、寄生抵抗増加するので、オン電
流も同時に小さくなる。本実施例では、オン、オフ電流
の両方の改善が同時に図れるように、上記高結晶層６
ｂ、７ｂの厚さを３０ｎｍとした。
【００４１】次に、全面にＣＶＤ法によりＳｉＯ2から
なる層間絶縁膜８を膜厚６００ｎｍ形成した後、上記低
結晶層６ａ、７ａ上の層間絶縁膜８にフォトリソグラフ
ィ法により所定形状にパターニングするとともに、ウエ
ットエッチング法にてエッチングして夫々コンタクトホ
ールを開口し、該夫々のコンタクトホール及び全面にス
パッタ法によりソース・ドレイン電極９、１０となるＡ
ｌ膜を膜厚５００ｎｍ形成し、該Ａｌ膜をフォトリソグ
ラフィ法により所定形状にパターニングするとともに、
ウエットエッチング法にてエッチングして図２（ｂ）に
示すソース・ドレイン電極９、１０を形成する。
なる層間絶縁膜８を膜厚６００ｎｍ形成した後、上記低
結晶層６ａ、７ａ上の層間絶縁膜８にフォトリソグラフ
ィ法により所定形状にパターニングするとともに、ウエ
ットエッチング法にてエッチングして夫々コンタクトホ
ールを開口し、該夫々のコンタクトホール及び全面にス
パッタ法によりソース・ドレイン電極９、１０となるＡ
ｌ膜を膜厚５００ｎｍ形成し、該Ａｌ膜をフォトリソグ
ラフィ法により所定形状にパターニングするとともに、
ウエットエッチング法にてエッチングして図２（ｂ）に
示すソース・ドレイン電極９、１０を形成する。
【００４２】最後に、全面にＣＶＤ法によりＳｉＮ
X（窒化シリコン）からなるパッシベーション膜１１を
形成すれば、図３（ｂ）に示すようなＴＦＴが完成す
る。
X（窒化シリコン）からなるパッシベーション膜１１を
形成すれば、図３（ｂ）に示すようなＴＦＴが完成す
る。
【００４３】上記一実施例のように、ソース・ドレイン
領域６、７中にその表面からの厚さが１０ｎｍよりも厚
い高抵抗の低結晶層６ａ、７ａを形成することにより、
ＴＦＴがオフ状態でのリーク電流が低減できる。即ち電
流は、ドレイン電極１０から、ドレイン領域７、チャネ
ル層１２の表面、ソース領域６、ソース電極９の順で図
３（ｂ）に示す矢印のように流れる。
領域６、７中にその表面からの厚さが１０ｎｍよりも厚
い高抵抗の低結晶層６ａ、７ａを形成することにより、
ＴＦＴがオフ状態でのリーク電流が低減できる。即ち電
流は、ドレイン電極１０から、ドレイン領域７、チャネ
ル層１２の表面、ソース領域６、ソース電極９の順で図
３（ｂ）に示す矢印のように流れる。
【００４４】ｎ−ｃｈＴＦＴのオフ状態では、チャネル
層１２の表面には、ｐ-〜ｐ+の反転層が形成され、ドレ
イン領域７と反転層との間で、ｐ−ｎの逆バイアス状態
となる。従来の構造と異なり、このｐ−ｎの逆バイアス
状態は、図３（ｂ）に示す上記ドレイン領域７の先端か
ら反転層までの電流の流れには段差が生じるため、実際
には空乏層領域１３を間に挟んだｐ−ｉ−ｎ構造とな
り、従来のリーク電流の原因であった反転層との境界の
ドレイン領域７の先端の電界集中を低減し、リーク電流
を低減することができる。
層１２の表面には、ｐ-〜ｐ+の反転層が形成され、ドレ
イン領域７と反転層との間で、ｐ−ｎの逆バイアス状態
となる。従来の構造と異なり、このｐ−ｎの逆バイアス
状態は、図３（ｂ）に示す上記ドレイン領域７の先端か
ら反転層までの電流の流れには段差が生じるため、実際
には空乏層領域１３を間に挟んだｐ−ｉ−ｎ構造とな
り、従来のリーク電流の原因であった反転層との境界の
ドレイン領域７の先端の電界集中を低減し、リーク電流
を低減することができる。
【００４５】さらに、低結晶層６ａ、７ａの下層には低
抵抗の高結晶層が形成されている。上記空乏層領域１３
は、膜厚−反転層厚−ドレイン領域７（ソース領域６）
であり、本実施例の場合、最大４０ｎｍ程度である。従
って、ＴＦＴがオン状態でのオン電流が増加し、高移動
度のトップゲート型薄膜トランジスタが実現できる。ま
た、本発明では、以上のような構造のトップゲート型薄
膜トランジスタをレーザ活性化法により絶縁性基板１の
裏面からレーザ照射を行うことにより、製造工程を増や
さずに容易に形成することができるため、製造工程の制
御が容易、且つ安定した良品数を得ることができる。
抵抗の高結晶層が形成されている。上記空乏層領域１３
は、膜厚−反転層厚−ドレイン領域７（ソース領域６）
であり、本実施例の場合、最大４０ｎｍ程度である。従
って、ＴＦＴがオン状態でのオン電流が増加し、高移動
度のトップゲート型薄膜トランジスタが実現できる。ま
た、本発明では、以上のような構造のトップゲート型薄
膜トランジスタをレーザ活性化法により絶縁性基板１の
裏面からレーザ照射を行うことにより、製造工程を増や
さずに容易に形成することができるため、製造工程の制
御が容易、且つ安定した良品数を得ることができる。
【００４６】
【発明の効果】本発明の薄膜トランジスタ及びその製造
方法は上記のような構成であるから、請求項１記載の発
明は、半導体膜のソース・ドレイン領域中の上層に低結
晶層と、該低結晶層の下層に高結晶層とを備えることに
より、リーク電流の原因である反転層と接合するソース
領域又はドレイン領域の先端への電界集中を高抵抗の低
結晶層により低減しているので、ＴＦＴがオフ状態時の
リーク電流を低減することができる。
方法は上記のような構成であるから、請求項１記載の発
明は、半導体膜のソース・ドレイン領域中の上層に低結
晶層と、該低結晶層の下層に高結晶層とを備えることに
より、リーク電流の原因である反転層と接合するソース
領域又はドレイン領域の先端への電界集中を高抵抗の低
結晶層により低減しているので、ＴＦＴがオフ状態時の
リーク電流を低減することができる。
【００４７】また、上記高結晶層は低抵抗であるので、
ＴＦＴがオン状態時のオン電流が流れやすくなり、従来
のオフセット構造やＬＤＤ構造のように、オン電流が流
れにくくなることがなく、高移動度の薄膜トランジスタ
を実現することができる。
ＴＦＴがオン状態時のオン電流が流れやすくなり、従来
のオフセット構造やＬＤＤ構造のように、オン電流が流
れにくくなることがなく、高移動度の薄膜トランジスタ
を実現することができる。
【００４８】請求項２記載の発明は、上記請求項１記載
の発明において、上記低結晶層の厚さは、略１０ｎｍよ
り厚く形成することにより、電界が集中する上記ソース
領域又はドレイン領域の先端は略１０ｎｍであるため、
より最適な厚さの低結晶層に形成することができるの
で、請求項１よりも高移動度の薄膜トランジスタを実現
することができる。
の発明において、上記低結晶層の厚さは、略１０ｎｍよ
り厚く形成することにより、電界が集中する上記ソース
領域又はドレイン領域の先端は略１０ｎｍであるため、
より最適な厚さの低結晶層に形成することができるの
で、請求項１よりも高移動度の薄膜トランジスタを実現
することができる。
【００４９】請求項３記載の発明は、半導体膜のソース
・ドレイン領域に不純物を注入後、絶縁性基板の裏面か
らレーザ照射して上記ソース・ドレイン領域を活性化す
ることにより、製造工程を増加させずにレーザ光を調節
して低結晶層と高結晶層とを形成することができるた
め、製造工程が容易、且つ安定した良品数を得ることが
できる。
・ドレイン領域に不純物を注入後、絶縁性基板の裏面か
らレーザ照射して上記ソース・ドレイン領域を活性化す
ることにより、製造工程を増加させずにレーザ光を調節
して低結晶層と高結晶層とを形成することができるた
め、製造工程が容易、且つ安定した良品数を得ることが
できる。
【図１】本発明の薄膜トランジスタの一実施例を示す要
部断面図である。
部断面図である。
【図２】（ａ）、（ｂ）は本発明の薄膜トランジスタの
製造方法の一実施例を示す製造工程図である。
製造方法の一実施例を示す製造工程図である。
【図３】（ａ）、（ｂ）は本発明の薄膜トランジスタの
製造方法の一実施例を示す製造工程図である。
製造方法の一実施例を示す製造工程図である。
【図４】従来の薄膜トランジスタの製造方法を示す製造
工程図である。
工程図である。
【図５】従来のオフセット構造の薄膜トランジスタの要
部断面図である。
部断面図である。
【図６】従来のＬＤＤ構造の薄膜トランジスタの要部断
面図である。
面図である。
１、３１ 絶縁性基板 ２、３２ ベースコート膜 ３ａ 多結晶シリコン膜 ３、３３ 半導体膜 ４、３４ ゲート絶縁膜 ５、３５ ゲート電極 ６、３６ ソース領域 ７、３７ ドレイン領域 ６ａ、７ａ 高結晶層 ６ｂ、７ｂ 低結晶層 ８、３８ 層間絶縁膜 ９、３９ ソース電極 １０、４０ ドレイン電極 １１、４１ パッシベーション膜 １２ チャネル層 １３ 空乏層領域 ４２ オフセット ４３ ＬＤＤ
Claims (3)
- 【請求項１】 絶縁性基板上に所定形状に形成された半
導体膜と、該半導体膜の領域に形成されたソース・ドレ
イン領域とを備えてなる薄膜トランジスタにおいて、 該ソース・ドレイン領域中の上層に低結晶層と、該低結
晶層の下層に高結晶層とを備えてなることを特徴とする
薄膜トランシスタ。 - 【請求項２】 上記低結晶層の厚さは、略１０ｎｍより
厚く形成してなることを特徴とする請求項１記載の薄膜
トランジスタ。 - 【請求項３】 絶縁性基板上に所定形状の半導体膜を形
成し、該半導体膜の領域のゲート絶縁膜上の略中央にゲ
ート電極を形成し、該ゲート電極をマスクとして半導体
領域に不純物を注入してソース・ドレイン領域を形成し
てなる薄膜トランジスタの製造方法において、 該ソース・ドレイン領域に不純物を注入後、上記絶縁性
基板の裏面からレーザ照射して上記ソース・ドレイン領
域を活性化してなることを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7856095A JPH08274341A (ja) | 1995-04-04 | 1995-04-04 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7856095A JPH08274341A (ja) | 1995-04-04 | 1995-04-04 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274341A true JPH08274341A (ja) | 1996-10-18 |
Family
ID=13665298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7856095A Pending JPH08274341A (ja) | 1995-04-04 | 1995-04-04 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183509A (ja) * | 2003-12-17 | 2005-07-07 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
-
1995
- 1995-04-04 JP JP7856095A patent/JPH08274341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183509A (ja) * | 2003-12-17 | 2005-07-07 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
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