JPH08274242A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH08274242A
JPH08274242A JP7071986A JP7198695A JPH08274242A JP H08274242 A JPH08274242 A JP H08274242A JP 7071986 A JP7071986 A JP 7071986A JP 7198695 A JP7198695 A JP 7198695A JP H08274242 A JPH08274242 A JP H08274242A
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JP
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lead
protective film
plating
lead frame
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Yaichi Tanaka
弥一 田中
Eiichi Kobayashi
栄一 小林
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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Abstract

(57)【要約】 【目的】 半田レスの外装メッキを提供すると共に、電
池腐食を完全に防止することができる半導体装置を提供
する。 【構成】外部接続リード12を切断後、トリアジンジチ
オール類からなる有機化合物の水溶液に浸すことによ
り、外部接続リード12のベース金属13の表面に外部
接続リード12の切断端面16を含め保護膜15を形成
し、ベース金属の表面を被覆する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、特にリードフレームの
半田メッキを廃止した半導体装置とその製造方法に関す
る。
【0002】
【従来の技術】集積回路のリードフレームに対しては、
半導体チップの接着性、及びボンディングワイヤの接着
性を円滑に行うために、表面に内装メッキとしての金メ
ッキまたは銀メッキを施すことが多い。上記の内装メッ
キに対し、樹脂モールド後に樹脂の外部に導出されたリ
ードに対して行うメッキを外装メッキと言う(リードフ
ィニッシュとも言う)。外装メッキは半導体装置を実装
する際に実装基板の接続端子とリードとの電気的接続を
容易ならしめる目的で施すもので、材料としては安価で
信頼性の高い半田が多用されている。
【0003】ところで、近年環境問題が急浮上している
ことから、半田に含まれる鉛もその対象となりつつあ
る。従って半導体装置製造の分野においても、半田レス
の外装メッキを実現することが急務になりつつある。こ
の事情を受け、半田にとって代わる外装メッキ材料とし
て、その耐食性と信頼性の点で、Au、Ag、Pd等の
貴金属類が注目されている。特にPdはAuに比較して
コストが安く、Agマイグレーションの心配がない等の
優れた特徴を有するので、現在多様の手法が検討されて
いるものである(たとえば、特公昭63ー49382
号)。
【0004】図5を参照して、特公昭63ー49382
号に記載の技術は、リードフレームのベース金属1(銅
又は42アロイ)の表面に3〜5μのニッケルメッキ層
2を介して0.1〜0.2μのパラジウムメッキ層3を
形成するものである。パラジウムPdは貴金属類に属
し、他のメッキ析出金属に比べて析出金属粒子3aの粒
径が大きく、金属粒子3a間の隙間が大きい。このこと
は、水分が粒子間に進入しやすく、ベース金属1に到達
しやすい事を意味する。水分がベース金属1に到達した
時点でベース金属1とパラジウムメッキ層3との間で局
部電池を形成し、電気化学的腐食を発生させることにな
る。そこで、ベース金属1とパラジウムメッキ層3との
間に両者の中間の電気化学的ポテンシャルを持つニッケ
ルメッキ層2を介在させ、電気化学的腐食の進行を実用
上差し支えのない範囲に抑えている。
【0005】
【発明が解決しようとする課題】しかしながら、半田メ
ッキにしろPdメッキにしろ、いずれも重金属類を金属
塩として溶解させたメッキ槽にリードを浸漬した後、水
洗処理を伴うものであるから、水洗処理後の排水には重
金属が含まれており、該排水に含まれる重金属の濃度は
規制を受けている。近年の環境問題からこの基準は益々
厳しくなっており、該規制値をクリアするためには莫大
な設備投資が必要であるという欠点がある。
【0006】また、金属メッキを行うことはそれだけコ
スト高になり、製品のデリバリが長くなる欠点を持って
いた。
【0007】
【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、ベース金属表面に金属と共有結
合する極性基を有する有機化合物からなる保護膜を形成
することにより、リードフィニッシュとしての金属メッ
キを廃止した半導体装置とその製造方法を提供するもの
である。
【0008】
【作用】本発明によれば、保護膜がベース金属の表面と
結合して安定なバリアを構成するので、ベース金属への
水分の進入を防止でき、異種金属接合がないので、局部
電池の発生もない。
【0009】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図1はQFP型の半導体装置を示す
斜視図である。装置本体のモールド樹脂11内部には半
導体チップが封止してあり、樹脂11内部において半導
体チップの電極と内部リードとが金ワイヤでワイヤボン
ドされ、前記内部リードから連続するリードが外部接続
リード12として樹脂11の側面から外部に導出され、
外部接続リード12は表面実装用のZ字型形状にリード
フォーミングされている。外部接続リード12が実装基
板表面に形成されたプリント配線に半田付けされて固
定、および回路間接続がなされる。
【0010】図2(A)はリード12表面の断面図であ
る。リード12のベース金属13は、放熱特性に優れた
銅又は銅合金か、微細加工性に優れ多ピン又は表面実装
用に多用される鉄系の合金(42アロイなど)からな
る。ベース金属13の表面は本発明の特徴となる保護膜
15が被覆する。保護膜15は、ベース金属13を外気
から遮断する。保護膜15の膜厚は1000オングスト
ローム以下で、実用上、50〜100オングストローム
あればベース金属13を密閉できる。保護膜14の素材
については後述する。
【0011】図2(B)はリード12の先端部分を示す
斜視図である。外部接続リード12は、リードフレーム
の枠体から切断されるので、その端面16に素材が露出
するが、本発明の装置は、切断端面16をも保護膜15
で被覆する。以下、本発明による半導体装置の製造方法
を説明する。先ず図3に示すようなリードフレームを準
備する。同図は一例としてQFP(クァッド・フラット
・パッケージ)型半導体装置に使用されるリードフレー
ムを示す。DIP型、SIP型のリードフレームでも良
い。リードフレームは、一定厚みの板状材料をエッチン
グ又は打ち抜き加工することにより所望形状のパターン
に形成したものである。材料は上記したように銅または
鉄系の合金である。このリードフレームは、半導体チッ
プを固着するためのタブ部17と、チップと外部との電
気的接続をとるためのリード12群と、これらを保持す
るための枠体18、およびタブ部17を枠体18に保持
するための吊りリード19からなる。尚、図3ではリー
ドフレームの一部しか図示していないが、実際は図3と
同じパターンが複数個並列に形成された短冊状のフレー
ムである。
【0012】続いて、図4Aに示すように、金属メッキ
を施してリードフレーム表面のダイボンド及びワイヤボ
ンド用の領域に内装メッキ20を施す。内装メッキ20
は、図4の図示一点鎖線21で示すように、半導体チッ
プを搭載するタブ部17と、タブ部17に近接するリー
ド12の先端部を含むワイヤボンディングエリアの表面
である。メッキ材料は、Au、Ag等の貴金属類であ
る。この内装メッキ20は半導体チップとタブ部17と
の電気的接続を容易ならしめるほか、半導体チップ表面
の接続パッドとリード12の先端部とをワイヤボンディ
ングする際の電気的接続を容易ならしめるものである。
尚、素材との密着性その他により、前記ボンディングエ
リアに下地金属として部分的なNiメッキ等を施してか
ら前記貴金属メッキを施しても良い。
【0013】以上がリードフレームの製造フローであ
る。以降は、半導体装置の製造フローになる。図5Bを
参照して、先ず半導体チップ22をタブ部17に固着す
るダイボンド工程を行う。タブ部17上にAgペースト
等のソルダ材料を供給し、タブ部17を加熱しつつ半導
体チップ22を載置し、これを固着する。
【0014】続いて、固着した半導体チップ22上のボ
ンディングパッドとリード12とを接続するワイヤボン
ド工程を行う。Au、Alなどの金属細線23により前
記ボンディングパッドとリードの先端部を各々接続す
る。図5Cを参照して、固着した半導体チップ22を含
む主要部を熱硬化性樹脂24で封止するモールド工程を
行う。リードフレームをモールド金型にセットし、図4
の図示一点鎖線25の部分を樹脂24で封止する。内装
メッキ20部分は樹脂24の内部に封止される。
【0015】図5Dを参照して、リード12を枠体18
から切断して樹脂モールドした半導体装置本体を個々に
分離し、外部接続リード12の形状を整えるカットベン
ド工程を行う。本実施例ではリード12をZ字型の形状
にリードフォーミングして表面実装型の半導体装置とす
る。図5Eを参照して、樹脂24の側面から外部に導出
された外部接続リード12を、溶媒として水を用いた有
機化合物の槽に数秒〜数十秒浸すことによってパラジウ
ムメッキ層14の表面に膜厚50〜1000オングスト
ロームの保護膜15を形成する。溶液としては100P
PM〜0.5重量%のものを用いることができるが、濃
度の制御性などを考慮すると、0.1〜0.5重量%の
ものが適当である。液温は室温(15〜40℃)であ
る。そして、保護膜15がリードフィニッシュとなる。
【0016】その後、試験測定工程を行って組立工程が
終了する。上記本発明の製造方法によれば、ベース金属
13の表面を保護膜15が密閉する。保護膜15は、電
気陰性度の大きなN、O、P、S、等を含有した有機化
合物であり、N、O、P、S、等が極性基(親水基)を
形成し、該極性基の孤立電子対が金属表面の電子と共有
結合するものである。そして保護膜15がベース金属1
3の表面に安定なバリアを形成し、バリアの外側には非
極性基(疎水基)が露出して、電解質やその溶媒となる
水分の進入を阻止する。他にベース金属13と局部電池
を形成する金属がないので、局部電池の発生を防止でき
る。しかもリード12のカットベンド工程の後に保護膜
15で被覆するので、リード12の切断端面16を含
み、ベース金属13の腐食を完全に防止することができ
る。
【0017】ところで、半導体装置のリード12に求め
られる特性としては、上記のような耐腐食性の他に、半
導体装置をプリント基板などに実装する為の半田付け工
程における半田濡れ性を満足することが必要不可欠であ
る。また、環境問題にも対応した方が良い。半田付け工
程は、リード12を含め半導体装置をあらかじめ150
〜180℃程度にプリヒートしておき、あらかじめ半田
材料を乗せたプリント配線に当接した後、前記半田材料
に半田溶解温度である240℃程度の熱処理を与えるこ
とにより、リード12とプリント配線との半田付けを行
うものである。そのため保護膜15としては、前記プリ
ヒートの温度に耐えること、即ち沸点が200℃以上で
あることが望まれる。また、保護膜15のコーティング
工程及び洗浄工程に溶媒として水を用いることができる
水溶性であれば、環境問題への対応も容易である。この
ような特性を満足すべき有機化合物としては、イミノ基
−NH−を持つアミン類、メルカプト基−SHを持つチ
オール類が有力である。このほかにイミダゾール類、ト
リアゾール類、インドール類、ベンズアミジン類を用い
ることができる。
【0018】一例として、保護膜15として化02で表
されるトリアジンジチオール類を用いた半導体装置の耐
食性試験の結果を図6に示す。
【化02】 尚、化02で示したトリアジンジチオール類でいえば、
HSとSNaが極性基となり、置換基Rが非極性基とな
る。
【0019】図6中、試料Aは銅フレームに膜厚5μの
半田メッキを施したもの、試料Bは貴金属メッキとして
膜厚0.2μのPdメッキを施したもの、試料Cは試料
Bの表面に封孔剤処理(保護膜形成)を行ったもの、試
料Dは本発明品となる銅フレームに直接封孔剤処理を行
ったもの、試料Eは銅フレームの素材のままのもの、試
料Fは42アロイフレームに貴金属メッキとして膜厚
0.2μのPdメッキを施したもの、試料Gは試料Fに
封孔剤処理を行ったもの、試料Hは42アロイフレーム
に直接封孔剤処理を行ったものを各々示す。封孔剤処理
は、トリアジンジオールが0.1重量%の水溶液にリー
ド12を20秒間浸した後水洗処理を行ったものであ
る。試験方法は24時間の塩水噴霧試験と5時間の亜硫
酸ガス試験である。
【0020】貴金属メッキが露出する試料Bと試料F
は、塩水噴霧試験において数時間で表面の変色が見ら
れ、短時間の耐食性しか示さなかった。これに封孔剤処
理を行った試料Cと試料Gは、貴金属メッキの膜圧が同
じに関わらず良好な結果を得ている。そして、貴金属メ
ッキを廃止してベース金属13表面に直接封孔剤処理を
行った試料Dと試料Hは、どちらの試験においても、そ
してベース金属13が銅、鉄に関わらず、半田メッキ処
理品と同等の耐食性を示した。
【0021】図7は、同じくトリアジンジチオール類で
保護膜15を形成した半導体装置の半田付け性の試験結
果を示すものである。図7中、前処理1は180℃48
時間のベーキング処理を、前処理2は8時間のスチーム
エージングを各々示す。同じくF有は半田付け時にフラ
ックスを用いた場合、F無はフラックスを用いなかった
場合を示す。試料Aは膜厚5μの半田メッキを行った銅
フレームを、試料Bは貴金属メッキとして膜厚0.2μ
のPdメッキを行い、且つ封孔剤処理を行った銅フレー
ムを、試料Cは本発明品となる、銅フレームに直接封孔
剤処理を行ったものを各々示す。試験方法はメニスカス
フォース法により、ゼロクロスタイムとメニスカスフォ
ースを測定した。
【0022】従来の半田メッキ品(試料A)は、フラッ
クス有りの条件下では優れた値を示すものの、フラック
ス無しの条件下では全く濡れ性が得られない。試料Bに
おいては、フラックス有りの条件下で従来の半田メッキ
品と同等以上の良好な結果を示す。そればかりでなく、
フラックス無しの条件下でもある程度の半田濡れ性を示
すことが確認された。そして、貴金属メッキを廃止した
本発明品(試料C)は、どちらの値も半田メッキ品の半
分程度の優れた値を示し、フラックス無しの条件下にお
いても良好な値を保つ。一般的に、実装工程においては
半田濡れ性が2秒(ゼロクロスタイム試験)以下であれ
ば実用に耐えるとされているので、本発明品はフラック
スを用いずに半田付けを行うことが可能であることを示
唆する。
【0023】尚、42アロイフレームに関しても、同等
の結果が得られた。
【0024】
【発明の効果】以上に説明した通り、本発明によれば、
保護膜15を形成することにより、リード12の半田付
け性を保ちつつ、耐腐食性を大幅に向上できる利点を有
する。よって従来の半田メッキ、貴金属メッキを廃止で
きるので、異種金属の接合による局部電池が一切発生し
ない他、リードフィニッシュに要するコストと時間を大
幅に低減できる利点を有する。これらにより、環境問題
に対応した半田レスの半導体装置を提供できる利点を有
する。
【0025】また、カットベンド後に保護膜15を形成
するフローとすれば、切断端面16をも保護膜15で被
覆することができ、ベース金属13の露出がない利点を
有する。さらに、保護膜15を半田付け時のフラックス
として代用すれば、実装に要するコストを更に引き下げ
ることができる利点をも有するものである。
【図面の簡単な説明】
【図1】本発明を説明するための斜視図。
【図2】本発明を説明するための(A)断面図、(B)
斜視図。
【図3】リードフレームを示す平面図。
【図4】本発明の製造方法を説明するための断面図。
【図5】従来例を説明するための(A)断面図、(B)
斜視図。
【図6】耐腐食性を説明するための図である。
【図7】半田濡れ性を説明するための図である。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】内部に半導体チップを樹脂封止した半導体
    装置本体と、 該半導体装置本体から複数本外部に導出された外部接続
    リードと、 前記外部接続リードの切断端面を含み、その表面を被覆
    する、アミン類、チオール類、イミダゾール類、または
    トリアゾール類の有機化合物からなる封孔剤で表面処理
    した保護膜を具備することを特徴とする半導体装置。
  2. 【請求項2】前記保護膜の膜厚が50から1000オン
    グストロームであることを特徴とする請求項1記載の半
    導体装置。
  3. 【請求項3】前記外部接続リードの素材が鉄または銅系
    の素材であることを特徴とする請求項1記載の半導体装
    置の製造方法。
  4. 【請求項4】リードフレームを準備する工程と、 前記リードフレームに半導体チップを搭載し、前記半導
    体チップの電極と前記リードフレームのリードとを電気
    的に接続する工程と、 前記半導体チップを含む前記リードフレームの主要部を
    封止する工程と、 前記リードを前記リードフレームから切断して個々の半
    導体装置に分離する工程と、 前記リードの切断端面を含み、その表面を、アミン類、
    チオール類、イミダゾール類、またはトリアゾール類の
    有機化合物からなる封孔剤で表面処理して保護膜を形成
    する工程と、を具備することを特徴とする半導体装置の
    製造方法。
  5. 【請求項5】前記保護膜の膜厚が50から1000オン
    グストロームであることを特徴とする請求項7記載の半
    導体装置。
  6. 【請求項6】前記外部接続リードの素材が鉄または銅系
    の素材であることを特徴とする請求項7記載の半導体装
    置の製造方法。
  7. 【請求項7】前記保護膜が化01で表される有機化合物
    であることを特徴とする請求項1または請求項4記載の
    半導体装置。 【化01】
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1411081A1 (en) * 2002-10-18 2004-04-21 National Starch and Chemical Investment Holding Corporation Curable compounds containing reactive groups: triazine/isocyanurates, cyanate esters and blocked isocyanates
JP2007258490A (ja) * 2006-03-23 2007-10-04 Matsushita Electric Ind Co Ltd リード、リードの製造方法、パッケージ部品、パッケージ部品の製造方法、半導体装置
JP2010062301A (ja) * 2008-09-03 2010-03-18 Mitsubishi Electric Corp 電子部品、電子機器、および電子部品の製造方法
WO2014027566A1 (en) * 2012-08-17 2014-02-20 Fujifilm Corporation Method of preventing oxidation and method of producing a semiconductor product

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1411081A1 (en) * 2002-10-18 2004-04-21 National Starch and Chemical Investment Holding Corporation Curable compounds containing reactive groups: triazine/isocyanurates, cyanate esters and blocked isocyanates
JP2007258490A (ja) * 2006-03-23 2007-10-04 Matsushita Electric Ind Co Ltd リード、リードの製造方法、パッケージ部品、パッケージ部品の製造方法、半導体装置
JP2010062301A (ja) * 2008-09-03 2010-03-18 Mitsubishi Electric Corp 電子部品、電子機器、および電子部品の製造方法
WO2014027566A1 (en) * 2012-08-17 2014-02-20 Fujifilm Corporation Method of preventing oxidation and method of producing a semiconductor product
JP2014037585A (ja) * 2012-08-17 2014-02-27 Fujifilm Corp 酸化防止処理方法、これを用いた半導体製品の製造方法

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