KR101026586B1 - 반도체 장치의 개선된 습기 신뢰성 및 개선된 납땜가능성을 위한 리드프레임을 포함하는 반도체 장치 및 그제조 방법 - Google Patents

반도체 장치의 개선된 습기 신뢰성 및 개선된 납땜가능성을 위한 리드프레임을 포함하는 반도체 장치 및 그제조 방법 Download PDF

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Abstract

반도체 장치가 베이스금속(105)으로 만들어진 구조를 갖는 리드프레임을 갖고, 구조는 칩 실장 패드(302) 및 다수의 리드 세그먼트(303)로 이루어진다. 베이스금속을 덮는 것은 베이스금속 상의 연속적인 니켈 층(201), 니켈 상의 팔라듐 층이며, 구조의 칩쪽 팔라듐 층(203)이 칩의 반대쪽 팔라듐 층(202)보다 더 두껍고, 칩 반대쪽 팔라듐 층(202) 상에 금 층(204)이 있다. 반도체 칩(310)은 칩 실장 패드에 부착되고 도전성 접속부(312)들이 칩으로부터 리드 세그먼트로 뻗쳐 있다. 중합체 캡슐화 콤파운드(320)는 칩, 접속부 및 리드 세그먼트 부분들을 덮지만, 외부 부품에 대한 땜납 리플로우 부착을 위해 이용 가능한 다른 세그먼트 부분들이 남겨진다.
Figure R1020087015921
반도체, 도금, 리드프레임, 패드, 칩, 금속

Description

반도체 장치의 개선된 습기 신뢰성 및 개선된 납땜 가능성을 위한 리드프레임을 포함하는 반도체 장치 및 그 제조 방법{LEADFRAMES FOR IMPROVED MOISTURE RELIABILITY AND ENHANCED SOLDERABILITY OF SEMICONDUCTOR DEVICES}
본 발명은 일반적으로 반도체 장치 및 처리 분야에 관한 것이며, 더 자세하게는 집적 회로 장치 및 반도체 컴포넌트의 리드프레임 마감재의 재료 및 제조에 관한 것이다.
반도체 장치를 위한 리드프레임은 반도체 칩, 통상적으로 IC(integrated circuit) 칩을 패키지 내에 단단하게 배치하기 위한 안정적 지지 패드를 제공한다. 얇은(약 120 내지 250㎛) 금속 시트로부터 단일 부품 리드프레임들을 제조하는 것이 보편적인 관행이다. 용이한 제조를 위해, 보편적으로 선택되는 출발 금속은 동, 동 합금, 철-니켈 합금(예를 들어, 이른바 “합금 42”) 및 알루미늄이다. 리드프레임의 원하는 형상이 오리지널 시트로부터 스탬핑 또는 에칭된다.
칩 패드 외에, 리드프레임은 다양한 전기 전도체들을 칩에 밀접시키기 위한 다수의 도전성 세그먼트를 제공한다. 세그먼트의 내부 단부와 IC 표면 상의 접촉 패드 사이에 남아 있는 틈은 IC 접촉 패드 및 리드프레임 세그먼트에 대해 개별적으로 접합되는 접속기, 통상적으로 금 등과 같은 얇은 금속 선들에 의해 연결된다. 따라서, 내부 세그먼트 단부들의 표면은 접속기들을 스티치 부착(stitch-attaching) 하기에 야금학적으로 적합해야 한다.
IC 칩으로부터 먼 쪽의 리드 세그먼트 단부(“외부” 단부)는 인쇄 회로 기판 등과 같은 외부의 회로장치에 전기적 및 기계적으로 접속될 필요가 있다. 이 부착은 보통 200℃를 초과하는 리플로우 온도(reflow temperature)에서 주석 합금 땜납에 의해 납땜함으로써 통상적으로 수행된다. 따라서, 외부 세그먼트 단부의 표면은 외부 부품에 대한 리플로우 부착에 적합한 야금학적 구성을 가져야 한다.
마지막으로, 리드프레임은 민감한 칩 및 취약한 접속 선을 캡슐로 싸기 위한 프레임워크를 제공한다. 금속 캔 또는 세라믹보다는 플라스틱 재료를 이용하는 캡슐화는 저비용으로 인해 선호되는 방법이었다. 175℃에서의 에폭시 기반 열경화성 콤파운드를 위한 트랜스퍼 성형 처리가 수년간 수행되어왔다. 성형 및 몰드 커링(mold curing)(중합화)을 위한 175℃의 온도는 공정(eutectic) 땜납 리플로우를 위한 200℃를 초과하는 온도에 걸맞다.
습한 환경에서의 신뢰성 테스트는 성형 콤파운드가 그것이 캡슐화하는 리드프레임 및 장치 부품에 대한 양호한 접착성을 가질 것을 요구한다. 양호한 접착성에 대한 두 개의 주요한 기여자는 성형 콤파운드와 리드프레임의 금속 마감재 사이의 화학적 친화성 및 리드프레임의 표면 거칠기이다.
최근 수년간, 여러 기술적 경향들이 그러한 별개의 요구조건들을 위한 만족스러운 해결책을 찾는 것을 더욱 더 복잡하게 해왔다. 예컨대, 패키지 치수가 줄어들어 점착을 위한 표면을 줄이고 있다. 그리고, 납 없는 땜납을 사용하려는 요 구조건은 리플로우 온도 범위를 약 260℃ 가까이로 이동시켜 리드프레임에 대한 성형 콤파운드 접착성을 유지하기가 더 어렵게 한다. 이것은 QFN(Quad Flat No-lead) 및 SON (Small Outline No-lead) 장치들에서 이용 가능한 매우 작은 리드프레임 표면으로 인해 특히 그렇다.
또한, 시장 압력은 리드프레임의 비용 감축을 강요하고, 따라서 리드프레임을 위해 이용되는 어떤 고가의 금속이든 감축하게 하고 있다. 이것은 특히 금 또는 팔라듐 등과 같이 리드프레임에 통상적으로 이용될 어떤 귀금속이든 최소화하게 하고 있다.
출원인은 반도체 장치의 고도의 신뢰성을 위한 맞춤식 리드프레임 구조를 이용하여 저비용 장치 제조를 이룰 새로운 개념이 필요함을 알았다. 저비용 리드프레임들은 성형 콤파운드에 대한 접착성, 접속 선을 위한 접합성, 노출된 리드프레임 세그먼트들의 납땜 가능성 및 주석 덴드라이트 성장 우려 없음을 겸비해야 한다.
리드프레임 및 그 제조 방법이 상이한 반도체 제품군 및 광범위한 설계 및 조립 다양성을 위해 적용되기에 충분하게 유연하고 개선된 처리 수율 및 장치 신뢰성의 목표를 향한 진보를 이룰 때 기술적 이점이 있다. 이러한 기술혁신이 설치된 장치 기반을 이용하여 이루어져 새로운 제조기계에 대한 투자가 요구되지 않고 혁신적 처리가 생산량 증대 및 사이클 타임 감축을 가져올 때 기술적 이점이 더 있다.
본 발명의 한 실시예는 베이스금속 시트로 만들어진 구조를 갖는 리드프레임 스트립이며, 시트는 제1 및 제2 표면을 갖는다. 양호하게는 니켈인 연속적인 금속층이 제1 및 제2 시트 표면과 접촉하고 있다. 니켈 층 두께는 0 내지 약 2㎛의 범위를 갖는다. 양호하게는 팔라듐인 제1 귀금속의 제1 층은 제1 시트 표면 상의 금속층과 접촉하고 있고, 이 제1 층은 양호하게는 약 10㎚의 두께를 갖는다. 제1 귀금속의 제2 층은 제2 시트 표면 상의 금속층과 접촉하고 있고, 이 제2 층은 제1 층의 두께보다 더 두꺼운, 양호하게는 약 75㎚인 두께를 갖는다. 양호하게는 금인 제2 귀금속의 층은 제1 귀금속의 제1 층과 접촉하고 있다.
본 발명의 다른 한 실시예는 베이스금속으로 만들어진 구조를 갖는 리드프레임을 갖는 반도체 장치이며, 구조는 칩 실장 패드 및 다수의 리드 세그먼트를 포함하고, 시트는 제1 및 제2 표면을 갖는다. 베이스금속 표면을 덮고 있는 것은 연속적인 니켈 층이다. 제1 시트 표면 위의 니켈 층 상에는 일정한 두께를 갖는 팔라듐의 제1 층이 있다. 제2 시트 표면 위의 니켈 층 상에는 제1 시트 표면 위의 층 두께보다 더 두꺼운 두께를 갖는 팔라듐의 제2 층이 있다. 또한, 금 층이 제1 시트 표면 위의 팔라듐 층과 접촉하고 있다. 반도체 칩은 칩 실장 패드에 부착되고 리드 세그먼트에 접속되어 있으며, 중합체 캡슐화 재료는 칩, 접속부 및 리드 세그먼트의 부분들을 덮고 있다.
본 발명의 다른 한 실시예는 리드프레임 스트립을 제조하기 위한 방법이다. 제1 및 제2 표면을 갖는 베이스금속 시트가 제공된다. 연속적인 니켈 층(0과 약 2㎛ 사이의 두께)이 제1 및 제2 시트 표면 상에 도금된다. 제어된 두께들을 갖는 연속적인 팔라듐 층들이 니켈 층을 덮도록 동시에 도금되어 제2 시트 표면 상의 팔라듐 층 두께(양호하게는 약 75㎚)가 제1 시트 표면 상의 팔라듐 층 두께(양호하게는 약 10㎚)보다 더 두꺼워지게 한다. 동일한 전해조 속에서 도금하는 팔라듐을 위해, 베이스금속 시트가 음극으로서 이용되고, 제1 및 제2 시트 표면의 맞은편에 독립적 양극들이 배치되어 각각의 시트 표면 위의 팔라듐 층 두께가 양극 전위, 양극 간격, 양극 길이, 양극 실딩(shielding) 및 조 유체 흐름(bath fluid flow)으로부터 선택된 적어도 하나의 처리 제어에 의해 결정되게 한다. 또한, 금 층(양호하게는 약 3㎚ 두께)이 제1 시트 표면 위의 팔라듐 층을 덮도록 도금된다.
무독성 또는 휘스커링(whiskering) 없는 재료들이 도금 단계를 위해 이용되고, 다운 본딩 능력(down-bonding capability)이 향상되며, 성형 콤파운드에 대한 접착성이 향상되고, 습기 레벨 장치 품질이 개선되는 것은 본 발명의 기술적 이점에 속한다. 또한, 요구되는 도금 처리는 저렴하고 제조가 용이하다.
본 발명의 특정한 실시예들에 의해 표현된 기술적 진보는 아래에 있는 본 발명의 양호한 실시예들을 첨부된 도면 및 첨부된 특허청구의 범위에 기재된 신규한 특징들과 관련하여 살펴보면 명백해질 것이다.
도 1은 형성된 리드프레임 구조를 갖는 리드프레임 스트립의 일부의 베이스금속 구조의 개략적 횡단면도이다.
도 2는 베이스금속 구조 및 다수의 표면을 갖는 리드프레임 스트립 부분의 개략적 횡단면도를 예시하며, 표면은 본 발명의 한 실시예에 따른 한 스택의 접착 성 층들로 도금되어 있다.
도 3은 본 발명의 한 실시예에 따라 제공되는 리드프레임 스트립의 일부 및 한 쪽 리드프레임 표면 상에 조립 및 캡슐화된 다수의 반도체 칩을 도시하는 본 발명의 장치 실시예의 개략적 횡단면도를 예시한다.
도 4는 본 발명에 따라 제공되는 리드프레임을 포함하는 QFN/SON 유형의 단일화된 장치의 개략적 횡단면도를 예시한다.
도 5는 본 발명의 한 실시예에 따른 리드프레임 베이스금속 시트 상에 니켈, 팔라듐, 및 금 층을 도금하기 위한 일련의 전해조들을 개략적으로 예시한다. 도금 제어: 양극 전위.
도 6 내지 9는 본 발명에 따라 특정한 금속층을 도금하기 위해 필요한 제어를 제공하기 위한 도금조들의 변화를 개략적으로 예시하며,
도 6은 합금 인터라이너를 포함하는 니켈 층을 제어하는 것이고,
도 7은 양극 간격에 의해 팔라듐 층을 제어하는 것이며,
도 8은 양극 길이에 의해 팔라듐 층을 제어하는 것이고,
도 9는 양극 실딩에 의해 팔라듐 층을 제어하는 것이다.
도 1은 반도체 장치의 제조시에 사용될 리드프레임 부분의 개략적 횡단면도를 예시하며, 전체적으로 100이라고 지칭된다. 리드프레임은 금속 시트로부터 스탬핑 또는 에칭에 의해 만들어진 구조를 가지며, 시트는 제1 표면(101) 및 제2 표면(102)을 갖는다. 도 1의 예에서는, 도시된 리드프레임 부분이 칩 실장 패드로 될 다수의 부분((103) 및 형성될 장치의 리드 세그먼트로 될 다수의 부분(104)을 갖는다. 리드프레임은 베이스금속(105)으로 만들어진다.
본원에서 정의되는 바와 같이, 리드프레임의 출발 재료는 금속의 유형을 나타내는 “베이스금속”이라고 지칭된다. 따라서, “베이스금속”이라는 용어는 전기화학적 개념(‘귀금속’의 반대인 것처럼) 또는 구조적 개념으로 해석되지 않아야 한다.
베이스금속(105)은 통상적으로 동 또는 동 합금이다. 다른 선택적 금속들은 황동, 알루미늄, 철-니켈 합금(“합금 42”), 및 코바(Kovar)를 포함한다.
베이스금속(105)은 100 내지 300㎛인 양호한 두께 범위의 금속 시트에서 비롯된 것이고, 더 얇은 시트도 가능하다. 이 두께 범위에서의 연성은 마감된 장치의 일부(예를 들어, 표면 장착 장치)를 위해 요구되는 세그먼트 벤딩 및 포밍(forming) 작업을 수월하게 하는 5 내지 15%의 신장(elongation)을 제공한다. 칩 실장 패드, 리드 세그먼트, 접속 레일(도 1에 도시되지 않았지만, 대시 라인들로 암시됨) 등과 같은 리드프레임 부품들이 출발 금속 시트로부터 스탬핑 또는 에칭된다.
도 2는 본 발명의 한 실시예에 따른 리드프레임 스트립을 예시한다. 리드프레임 구조는 스탬핑 또는 에칭 처리에 의해 시트 베이스금속(105)으로 만들어지고, 시트는 제1 표면(101) 및 제2 표면(102)을 갖는다. 바탕을 위해 선호되는 금속은 동 또는 동 합금이다. 앞서 말했듯이, 대안적으로는 베이스금속이 알루미늄, 철-니켈 합금(합금 42 등) 및 코바로 이루어진 그룹으로부터 선택된다.
연속적인 금속층(201)은 제1 및 제2 시트 표면에 부착한다. 한 실시예에서는, 금속층(201)이 니켈로 만들어지고 0 내지 약 2㎛ 범위의 두께(201a)를 갖는다. 도 2가 지시하듯이, 층(201)은 제1 시트 표면(101) 및 제2 시트 표면(102) 상에서 사실상 동일한 두께(201a)를 갖는다. 다른 한 실시예에서는, 추가적 부식 보호를 위해 팔라듐/니켈 합금 인터라이너가 니켈 층에 추가된다. 이 실시예에서는, 층들의 순서가 베이스금속 표면으로부터 시작해서, 베이스금속에 대해 부착한 시드 층으로부터의 니켈 층(예를 들어 2 내지 5㎚ 두께), 시드 층에 부착한 니켈/팔라듐 합금 층(예를 들어 2 내지 10㎚ 두께), 및 약 0.5 내지 2㎛ 두께 범위의 니켈 층 순서이다.
제1 귀금속의 연속적인 층은 금속층(201)에 부착하고, 양호한 제1 귀금속은 팔라듐이다. 이 귀금속층은 두 개의 다른 두께를 가지며 그래서 두 개의 층(202 및 203)이라고 기술될 수 있을 것이다. 층(202)은 제1 시트 표면(101) 상의 층(201)에 부착하고 양호하게는 약 5 내지 15㎚의 범위인 두께(201a)를 가지며, 가장 양호한 두께는 약 10㎚이다.
층(203)은 제2 시트 표면(102) 상의 층(201)에 부착하며 양호하게는 약 20 내지 100㎚의 범위인 두께(202a)를 가지며, 가장 양호한 두께는 약 75㎚이다. 층(203)은 층(202)의 두께보다 더 두꺼운 두께를 갖는다.
제1 귀금속의 층(202)과 접촉하고 있는 것은 제2 귀금속의 층(204)이고, 양호한 제2 귀금속은 약 2 내지 5㎚ 두께 범위의 금이며, 가장 양호한 두께는 약 3㎚이다.
두 개의 귀금속층(202 및 204)이 모두 얇을지라도, 두 개의 층의 스택은 리드프레임을 포함하는 마감된 장치의 균일하고 신뢰할 만한 납땜 가능성을 위한 산화되지 않은 니켈 표면을 제공하기 위해 사실상 핀홀(pinhole)이 없다. 귀금속층(203)은 장치 캡슐화를 위해 양호하게 이용되는 중합된 성형 콤파운드에 대한 강하고 신뢰할 만한 접착성을 제공하며, 팔라듐은 플라스틱 캡슐화 재료에 대한 점착을 위해 양호한 금속이다. 층(203)은 또한 신뢰할 만한 선 스티치 접합, 특히 금 접합선을 위한 양호한 접합성을 지원한다.
모든 리드프레임 표면들이 금속층들의 스택에 의해 덮여 있으므로, 양호한 층 부착 처리는 전해 도금이다. 모든 리드프레임 스트립이 도금조들의 연속적인 배열을 통해 이동되고(상세사항은 아래 참조), 마스킹 단계가 회피될 수 있다. 대안적으로, 특정한 장치 유형, 또는 성형 후 처리를 위해 무전해 도금이 선택될 수도 있을 것이다.
본 발명의 다른 한 실시예는 칩을 담고 있는 캡슐로부터 돌출된 벤딩된 리드를 갖는 표면 장착 장치, 또는 도 3에서는 여전히 스트립 형태로 예시된 바와 같은, QFN(Quad Flat No-lead) 또는 SON(Small Outline No-lead) 장치 등과 같은 반도체 장치이다. 도 3은 장치 단일화 전의 다수의 조립 및 패키지된 장치들을 갖는 리드프레임 스트립을 도시한다. 본 발명의 실시예에서는, 장치가 베이스금속(105)의 시트로부터 만들어진 구조를 갖는 리드프레임을 갖고, 시트는 제1 표면(101) 및 제2 표면(102)을 갖는다. 베이스금속을 위한 양호한 예는 동 또는 동 합금이다. 도 3에서의 리드프레임 구조는 칩 실장 패드(302) 및 다수의 리드 세그먼트(303)를 포함한다.
제1 시트 표면(101) 및 제2 시트 표면(102)은 중합체 재료에 대한 신뢰할 만한 접착성 및 접합선 금속 및 리플로우 금속에 대한 야금학적 친화성을 갖는 리드프레임을 제공하는 층들의 스택으로 덮여 있다. 도 3에 도시된 예에서는, 층들의 스택이 베이스금속(105)과 접촉하고 있는 연속적인 니켈 층(201)에 의해 시작된다. 추가적인 부식 보호를 위해, 접착성 니켈-팔라듐 합금 층에 의해 계속되는 베이스금속(105) 상의 니켈 시드 층으로 이루어진 인터라이너가 채택될 수 있을 것이며, 다음에, 앞서 기술된 니켈 층(201)이 합금 층에 부착되어 있다.
양호하게는 팔라듐인 제1 귀금속의 연속적인 층이 니켈 층(201)에 대해 부착되어 있다. 이 귀금속층은 두 개의 다른 두께를 가지며, 따라서, 두 개의 층(202 및 203)이라고 기술될 수 있을 것이다. 층(202)은 제1 시트 표면(101) 상의 층(201)에 부착하고 양호하게는 약 5 내지 15㎚의 범위인 두께를 가지며, 가장 양호한 두께는 약 10㎚이다. 층(203)은 제2 시트 표면(102) 상의 층(201)에 부착하고 양호하게는 약 20 내지 100㎚의 범위인 두께를 가지며, 가장 양호한 두께는 약 75㎚이다. 층(203)은 층(202)의 두께보다 더 두꺼운 두께를 갖는다. 또한, 최외부의 금 층(204)은 팔라듐 층(202) 상에 있다.
예를 들어 실리콘 집적 회로 칩인 반도체 칩(310)은 접착제 층(311)에 의해 각각의 칩 실장 패드(302)에 부착된다. 금 또는 금 합금으로 만들어진 접합선 등과 같은 도전성 접속부(312)는 칩을 리드 세그먼트들과 상호접속하기 위해 칩(310)으로부터 리드 세그먼트(303)로 뻗쳐있다. 신뢰할 만한 스티치 부착을 위해 스티 치 접합부(312a)들이 귀금속층(203)(팔라듐)에 대해 가압 접합된다.
예를 들어 에폭시 기반 성형 콤파운드인 중합체 캡슐화 재료(320)가 칩(310), 접합선(312) 및 리드 세그먼트의 팔라듐 층(203)을 덮고 있다. 또한 중합체 재료(320)가 칩(310)과 리드 세그먼트 사이의 틈을 채운다. QFN/SON 장치에서는, 중합체 콤파운드(320)가 최외부의 금 층(204)과 공통 평면인(동일한 평면에 있는) 표면(321)을 형성하며, 따라서, 중합체 재료(320)는 금 층(204)의 외부 표면을 덮지 않은 채로 둔다.
따라서, 리드프레임 표면의 이러한 노출된 부분은 땜납 리플로우 금속에 의해 접촉되도록 이용될 수 있다. 예컨대, 주석 또는 주석 합금은 리드 세그먼트의 일부 또는 전부 및 노출된 외부 칩 패드 표면을 덮을 수 있을 것이다. 리플로우 금속은 반도체 장치를 회로 기판 등과 같은 외부 부품에 기계적 및 전기적으로 상호접속하는 작용을 한다.
도 3에서, 대시 라인(330)은 톱이 완전한 리드프레임 스트립을 QFN/SON 패키지 유형의 개별적인 장치들로 분리(단일화)하는 위치를 나타낸다. 톱은 캡슐화 재료(320)뿐만 아니라 리드프레임 세그먼트를 통해 절단하고 있다. 곧은 측부(401)를 갖는 최종 단일화된 QFN/SON 장치가 도 4에 예시되어 있다. 표면 장착 장치에서는, 표준 트리밍 및 포밍 단계가 톱에 의한 절단 단계를 대체한다.
이제 도 5를 보면, 본 발명의 다른 한 실시예는 제1 표면(500a) 및 제2 표면(500b)을 갖는 구조화된 베이스금속 시트(500)를 제공하는 단계에 의해 시작되며 이러한 표면 상에 금속층들을 도금하는 단계들에 의해 계속되는 리드프레임 스트립 을 제조하기 위한 방법이다. 많은 장치 유형들의 경우에, 리드프레임 스트립의 전해 도금이 양호한 방법이다. 다른 장치 유형들은 무전해 도금을 요구할 수도 있을 것이다. 예컨대, 도 3 및 4의 QFN/SON 장치에서 이용하기 위한 도 2의 리드프레임 스트립을 제조하기 위해, 전해 기술을 이용하는 연속되는 도금 단계들의 순서가 다수의 가능한 제어들을 강조하면서 도 5 내지 9에 예시되어 있다.
도 5는 제1 및 제2 표면을 갖는 베이스금속 시트를 위한 도금조들의 기본 라인을 표시하고 있다. 각각의 조는 제1 및 제2 시트 표면들의 맞은편에 있는 두 독립적 양극을 포함하며, 리드프레임 스트립은 음극으로서 작용한다(조 유체 흐름 및 유체 온도를 위한 제어는 도 5에서 강조되어 있지 않음). 처리는 베이스금속 시트의 제1 및 제2 표면 상에 균일한 두께의 니켈 층을 도금하기 위해 “입구”에서 리드프레임 스트립(500)을 조(501) 속에 삽입함으로써 시작되며, 양호한 층 두께 범위는 약 0.5 내지 2.0㎛이다. 니켈 층이 필요 없는(니켈 층 두께가 0) 리드프레임의 경우에, 조(501)는 건너뛰어질 수 있을 것이다.
제2 바탕 시트 표면(500b) 위의 팔라듐 층이 제1 바탕 시트 표면(500a) 위의 팔라듐 층보다 더 두껍게 되도록 조(502) 속에서 니켈 층 상에 팔라듐을 도금함으로써 처리가 계속된다. 본 발명에 따르면, 상이한 예정된 층 두께들을 이루도록 동시적 팔라듐 도금을 하기 위한 다수의 제어 수단이 있다. 도금 처리의 효과적인 실제적 제어를 위해, 이러한 제어 수단들 중 적어도 하나가 선택된다. 도 5는 독립적 양극들의 전위들의 제어를 표시한다. 제2 시트 표면에 대한 양극(502b) 상의 전위는 제1 시트 표면에 대한 양극(502a) 상의 전위보다 더 크고, 제2 시트 측에서 의 팔라듐 두께가 더 두꺼워지게 된다. 제2 시트 표면(500b) 위의 팔라듐 층 두께는 약 20 내지 100㎚ 사이이고, 양호하게는 약 75㎚이며, 제1 시트 표면(500a) 위의 두께는 약 5 내지 15㎚ 사이이고, 양호하게는 약 10㎚이다.
조(503) 속에서 금을 도금함으로써 처리가 종료된다. 양극(503a)을 이용한 제1 시트 표면 상의 금 도금만 원하므로, 제2 스트립 시트 측은 편평한 전체적인 보호부(510)에 의해 실딩 또는 마스킹된다. 실제의 실드는 고정되거나 또는 도 5에 나타낸 바와 같이 벨트형일 수 있을 것이다. 제1 시트 측의 금 두께는 약 2 내지 5㎚ 사이이고, 양호한 두께는 약 3㎚이다. 마감된 리드프레임 스트립은 도금라인의 “출구”에 있다.
도 6에서는, 인터라이너를 도금하기 위해 제1 니켈 도금조(도 5에서의 501)가 3개의 도금조로 분리되어 있다. 조(601A)는 약 2 내지 5㎚ 두께의 얇은 시드 층을 도금하는 니켈을 위한 것이며, 조(601B)는 약 2 내지 10㎚ 두께의 층을 도금하는 니켈-팔라듐 합금을 위한 것이며, 조(601C)는 약 0.5 내지 2㎛ 두께의 층을 도금하는 니켈을 위한 것이다. 조(601C)는 조(501)과 동일할 수 있을 것이다.
또한, 팔라듐 도금조(502)를 위해 도 5에서 이용되는 양극 전위 제어 방법에 대하여, 동시적 도금으로 상이한 팔라듐 층 두께들을 얻기 위한 팔라듐 조에 대한 여러 가지 다른 제어 방법들이 있다. 도 7은 조(502) 속의 양극 간격 제어를 예시한다. 음극 리드프레임 스트립에 대한 양극(702a)의 거리(712)가 양극(702b)의 거리(713)보다 더 크고, 따라서, 베이스금속 시트 표면(500a) 상에 더 얇은 팔라듐 층을 도금하고 있다.
도 8은 제1 베이스금속 시트 표면(500a)의 맞은편에 있는 양극을 위해 제어된 길이(802a)를 갖는 팔라듐 조(502)를 예시하고 있다. 양극(802a)은 양극(802b)에 비해 더 짧고, 따라서, 표면(500a) 상에 도금된 팔라듐 층 두께는 표면(500b) 상에 도금된 팔라듐 층 두께에 비해 더 얇을 것이다.
도 9는 제1 베이스금속 시트 표면(500a)의 맞은편에 있는 도금 실드 또는 벨트(910)를 갖는 팔라듐 조(502)를 예시한다. 따라서, 표면(500a) 상에 도금된 팔라듐 층 두께는 표면(500b) 상에 도금된 팔라듐 층 두께보다 더 얇을 것이다.
전해질을 젓는 것 및 조 온도를 제어하는 것을 포함하여 조 유체 흐름을 제어함으로써 도금된 층의 다른 한 두께 제어가 제공된다.
본 발명이 예시적 실시예를 참조하여 기술되었지만, 이 기술은 제한적 개념으로 해석되려는 것이 아니다. 본 발명의 다른 실시예들과 마찬가지로, 예시적 실시예들의 다양한 변화 및 결합들이 본원의 기술들을 참고하는 당 기술분야에서 숙련된 자에게 명백해질 것이다. 예컨대, 본 발명은 별개 또는 집적 회로인 어떤 유형의 반도체 칩을 이용하는 제품에든 적용되고, 반도체 칩의 재료는 실리콘, 실리콘 게르마늄, 갈륨 아르세나이드, 또는 집적 회로 제조에 이용되는 어떤 다른 반도체 또는 콤파운드 재료든 포함할 수 있을 것이다.
다른 한 예로, 본 발명은 표면 장착 장치, 작은 외형을 갖는 장치 및 리드(lead)를 가진 장치 등과 같이, 기술된 QFN/SON 장치들의 예와 다른 많은 반도체 장치 유형에 적용된다.
다른 한 예로, 베이스금속 시트로부터 리드프레임을 스탬핑하는 처리 단계는 성형 콤파운드에 대한 개선된 접착성을 위해 큰 면적의 요철 표면을 생성하기 위한 노출된 베이스금속 표면에 대한 선택적 에칭 처리 단계로 이어질 수 있을 것이다. 본 발명에 따라 도금되는 층들의 순서는 그렇게 특수하게 에칭되는 어떤 리드프레임 바탕 구조든 수용할 수 있다.
그러므로, 청구되는 발명은 어떤 그러한 변화예 또는 실시예든 포함하고자 한다.

Claims (10)

  1. 반도체 장치에 있어서,
    베이스금속 시트(base metal sheet)로 만들어진 구조를 갖는 리드프레임 - 상기 구조는 칩 실장 패드 및 다수의 리드 세그먼트를 포함하고, 상기 시트는 제1 및 제2 시트 표면을 가짐 -,
    상기 제1 및 제2 시트 표면과 접촉하고 있는 연속적인 금속층,
    상기 제1 시트 표면 상의 상기 금속층과 접촉하고 있는 제1 귀금속의 제1 층 - 상기 제1 층은 두께를 가짐,
    상기 제2 시트 표면 상의 상기 금속층과 접촉하고 있는 상기 제1 귀금속의 제2 층 - 상기 제2 층은 상기 제1 층의 두께보다 더 큰 두께를 가짐,
    상기 제1 귀금속의 상기 제1 층과 접촉하고 있는 제2 귀금속의 층,
    상기 칩 실장 패드에 부착된 반도체 칩,
    상기 칩과 상기 리드 세그먼트 사이의 도전성 접속부, 및
    상기 칩, 상기 접속부 및 상기 리드 세그먼트의 부분들을 덮고 있는 중합체 캡슐화 재료
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 연속적인 금속층의 금속이 니켈인 반도체 장치.
  3. 제1항에 있어서,
    상기 시트 표면들과 상기 제1 금속층 사이의 연속적인 합금 인터라이너를 더 갖는 반도체 장치.
  4. 제3항에 있어서,
    상기 합금 인터라이너는, 상기 베이스금속과 접촉하고 있는 니켈 층과, 상기 니켈층에 후속하여 상기 니켈 층과 접촉하고 있는 접착성 니켈-팔라듐 층을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 귀금속이 팔라듐인 반도체 장치.
  6. 제1항 또는 제5항에 있어서,
    상기 제2 귀금속이 금인 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 귀금속의 상기 제1 층이 5 내지 15㎚ 사이의 두께를 갖고, 상기 제1 귀금속의 상기 제2 층은 20 내지 100㎚ 사이의 두께를 가지며, 상기 제2 귀금속의 두께는 2 내지 5㎚ 사이인 반도체 장치.
  8. 리드프레임 스트립을 제조하기 위한 방법에 있어서,
    제1 및 제2 시트 표면을 갖는 구조화된 베이스금속 시트를 제공하는 단계,
    상기 제1 및 제2 시트 표면 상에 연속적인 니켈 층을 도금하는 단계,
    상기 제1 시트 표면 상의 상기 니켈 층을 덮기 위해 제1 팔라듐 층을 제어된 두께까지 도금하는 단계,
    상기 제2 시트 표면 상의 상기 니켈 층을 덮기 위해 제2 팔라듐 층을 상기 제1 층 두께보다 더 두꺼운 두께까지 동시에 도금하는 단계, 및
    상기 제1 시트 표면 상의 상기 팔라듐 층을 덮기 위해 금 층을 도금하는 단계
    를 포함하는 리드프레임 스트립 제조 방법.
  9. 제8항에 있어서,
    상기 니켈 층 도금 단계 전에 상기 베이스금속 표면 상에 합금 인터라이너 층을 도금하는 단계를 더 포함하고, 상기 인터라이너 도금은 상기 시트 금속 표면 상에 니켈 시드 층을 도금하고, 다음에 상기 니켈 시드 층 상에 팔라듐-니켈 합금 층을 도금하는 것으로 이루어지는 리드프레임 스트립 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 및 제2 팔라듐 층은 상기 베이스금속 시트를 음극(cathode)으로서 이용하고 상기 제1 및 상기 제2 시트 표면의 맞은편에 독립적인 양극(anode)들을 배치하여, 각각의 팔라듐 층 두께가 양극 전위 제어, 양극 간격 제어, 양극 길이 제어, 양극 실딩 제어 및 조 유체 흐름(bath fluid flow) 제어로 이루어지는 그룹으로부터 선택된 적어도 하나의 처리 제어에 의해 결정되도록 동일한 전해조 속에서 동시에 도금되는 리드프레임 스트립 제조 방법.
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