JPH08274177A - 半導体集積回路の論理素子配置処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路を構成する論理回路の動作速
度に基づいた配線長を最適に実現することができる論理
素子配置処理方法を得る。 【構成】 まず、配置領域の分割位置を決定する。配置
領域内部に配置論理素子について、領域外部の素子と繋
がりをもつ論理素子を抽出する。次に、配置領域の分割
位置と領域外部の素子の位置とに基づいて領域内部の論
理素子の分類を行う。分類に基づいて、各論理素子を分
割線に対して領域外部の素子との距離が近い位置に配置
し、領域を分割することにより配置を求める。 【効果】 本発明によれば、ほぼ均等な大きさに配置領
域を分割可能なように論理ブロックを分割しておくと、
ブロック間ネットの配線長のばらつきをブロックの外接
矩形の１辺の長さ程度抑止することが可能である。この
ため、論理素子のドライバビリティのバリエーション設
定上バッファ一段相当分節約可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の論理
素子配置処理方法に係り、特に、半導体集積回路の実装
設計において、結線関係のある論理素子間の距離の最小
化を図り、信号伝幡遅延時間に関して論理素子の配置を
最適とするために使用して好適な半導体集積回路の論理
素子配置処理方法に関する。

【０００２】

【従来の技術】半導体集積回路の論理素子配置処理に関
する従来技術として、例えば、米国特許明細書第４５７
７２７６号に記載された技術が知られている。この従来
技術は、エッジプロパゲーション法と呼ばれるもので、
論理素子の配置領域を領域分割し、それぞれの領域に配
置する論理を決定する処理を繰り返し実行して論理素子
の配置を行うというものである。その際、配置領域の境
界線上に存在するエッジピンとの位置関係から配置領域
外部との関係を評価し、エッジピンに接続される論理素
子をエッジピンのある側に配置するように考慮される。
また、処理対象以外の領域との関係は、領域の境界上に
端子を設定することによって考慮し、論理素子間の配線
長を短縮する。

【０００３】論理素子配置処理方法に関する他の従来技
術として、例えば、２７th ＡＣＭ／ＩＥＥＥ Ｄesign
Ａutomation Ｃonference Ｐaper６．１ ［ＴＩＭＩ
ＮＧＤＲＩＶＥＮ ＰＬＡＣＥＭＥＮＴ ＵＳＩＮＧ
ＣＯＭＰＵＴＥＲ ＰＡＴＨ ＤＥＬＡＹＳ］に記載さ
れた技術が知られている。この従来技術は、論理素子を
配置する領域をサブ領域に領域分割し、論理素子群をサ
ブ論理ブロックに論理分割し、それらのサブ論理ブロッ
クをサブ領域に対して対応付け、この対応関係に基づい
てサブ論理ブロックに属する論理素子群をサブ領域に配
置することによって半導体集積回路の基板上における論
理素子の配置を行うというものである。

【０００４】

【発明が解決しようとする課題】前述した米国特許明細
書第４５７７２７６号に記載された従来技術は、領域分
割及び論理分割、論理分割によってできたサブ論理ブロ
ックの配置決定を、端子との接続に着目してミニカット
法を用いて行うものである。すなわち、この従来技術
は、領域の分割線を横断するネット数が最小となるよう
にサブ論理ブロックの配置を決定するもので、その際に
取り扱い可能なエッジピンの位置が配置領域の境界線上
に存在するモデルである。

【０００５】前記従来技術は、前記モデルの領域の境界
線を横断するネットに関してスタイナ木により配線経路
を推定し、推定した配線経路と境界線との交点に仮想的
に端子を設定し、この仮想端子を基に、次の領域分割、
論理素子の配置領域の決定、仮想端子の決定処理を繰り
返すことにより論理素子の配置を行っている。

【０００６】一般に、大規模な半導体集積回路は、その
論理設計を複数のブロックに論理分割して階層設計を行
う場合が多い。このような手法を用いて論理設計された
論理素子群を配置する場合、ディレイ設計の観点から同
一ブロックに属する論理素子群を固めて配置することが
多い。

【０００７】しかし、エッジプロパゲーション法を用い
る前記従来技術は、領域の分割線を横断するネットの本
数が最小となるようにサブ論理ブロックの配置を決定す
るため、必ずしも同一ブロック内部に属する論理素子を
固めて配置することができない。また、エッジプロパゲ
ーション法による場合、ブロック間ネットとブロック内
ネットとを同等に扱って全ての論理素子を対象としてミ
ニカット法によってサブマクロのサブ領域への配置を決
定するため、同一ブロック内に属する論理素子間の接続
関係（ブロック内ネット）と異なるブロックに属する論
理素子間の接続関係（ブロック間ネット）との差別化を
行うことはできない。

【０００８】従って、前記従来技術は、各論理素子間の
接続の配線長に関し、ブロック内ネットとブロック間ネ
ットに分けて配線長のばらつきを抑止した配置結果を得
ることができず、このため、大規模な半導体集積回路の
論理素子配置処理を行う場合に、半導体集積回路のディ
レイ設計を戦略的に実行することが困難であるという問
題点を有している。

【０００９】本発明の目的は、前記従来技術の問題点を
解決し、論理回路をブロックと呼ばれる単位に論理分割
し、階層的に論理設計されている論理素子群を半導体集
積回路の基板上に、同一ブロックに属する論理素子同士
を固めて配置しながら、ブロック間ネットの配線長のば
らつきをブロック内ネットの配線長相当分だけ短縮可能
に論理素子を配置することができる半導体集積回路の論
理素子配置処理方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明によれば前記目的
は、論理素子群を論理分割するステップと、半導体集積
回路の基板を領域分割するステップと、前記論理分割に
よって生成したサブ論理ブロックを領域分割によって生
成したサブ領域に配置するステップとを有し、前記領域
分割によって生成した各サブ領域内部に配置する論理素
子群の持つべき接続関係の方向性を、領域外部に配置さ
れている論理素子または端子との接続関係から規定し、
ある論理ブロックに属する論理素子群を論理分割する際
に、当該論理素子群の配置される領域外部に配置されて
いる論理素子または端子との接続関係の方向性に基づい
て、前記論理素子群をサブ論理ブロックに論理分割し、
それらのサブ論理ブロックを接続関係の方向性に基づい
て対応するサブ領域に配置することにより達成される。

【００１１】具体的には前記目的は、次の８つのステッ
プの処理を順次実行することにより、同一ブロックに属
する論理素子を固めて配置しながら、ブロック間ネット
の配線長のばらつきをブロック内ネットの配線長相当分
短縮可能な配置結果を得るようにすることにより達成さ
れる。

【００１２】（１）領域分割方法及び領域分割位置を決
定する。

【００１３】（２）領域分割により生成したサブ領域に
対して配置するべき論理素子の持つ接続関係の方向性を
定義する。

【００１４】（３）領域外部に配置されている論理素子
あるいは端子との接続関係を持つ論理素子を抽出し、接
続関係の方向性に対応する属性を付与する。

【００１５】（４）接続関係の方向性に基づいて付与さ
れた属性に基づいて、接続関係の方向性と一意に対応付
けられる属性を持つ論理素子群よりなるサブ論理ブロッ
クと、複数の方向性と対応付けられる論理素子及び当該
領域内部の論理素子とのみ接続関係を持つ論理素子群と
よりなるサブ論理ブロックとに論理素子群を論理分割す
る。

【００１６】（５）接続関係の方向性と一意に対応付け
られるサブ論理ブロックに関してサブ論理ブロックに属
する論理素子群を配置するのに必要な容量を求める。

【００１７】（６）対応するサブ論理ブロックの容量に
応じてサブ領域の分割位置の調整を行う。

【００１８】（７）サブ論理ブロックに属する論理素子
群を接続関係の方向性の対応するサブ領域内部に配置す
る。

【００１９】（８）接続関係の方向性から対応するサブ
領域の定まらない論理素子群を、既存配置アルゴリズム
を使用して配置する。

【００２０】

【作用】本発明による半導体集積回路の論理素子配置処
理方法は、ある論理ブロックに属する論理素子群を論理
分割する際に、当該論理素子群の配置されている領域外
部に配置されている論理素子あるいは端子との接続関係
に基づいて前記論理素子群をサブ論理ブロックに分割し
ている。このため、本発明は、ブロック間ネットにつな
がる論理素子群とブロック内ネットにのみつながる論理
素子群とを差別化して取り扱うことが可能である。

【００２１】また、本発明は、領域分割の結果生成され
るサブ領域と論理分割の結果生成されるサブ論理ブロッ
クとの対応付けを、領域外部に配置されている論理素子
あるいは端子との接続関係により規定し、当該サブ論理
ブロックに属する論理素子群を対応するサブ領域内部に
配置しているので、ブロック間ネットとブロック内ネッ
トとを差別化し、意図的に論理素子群を配置することが
可能である。このために、本発明による論理素子配置処
理方法は、意図的に同一論理ブロックに属する論理素子
を固めて配置しながら、ブロック間ネットの配線長のば
らつきをブロック内ネットの配線長相当分短縮可能に論
理素子の配置結果を求めることができる。

【００２２】

【実施例】以下、本発明による半導体集積回路の論理素
子配置処理方法の実施例を図面により詳細に説明する。

【００２３】図１は本発明の第１の実施例による論理素
子群を配置する領域と分割線とを説明する図、図２は領
域内部及び領域外部に配置される論理素子の定義を説明
する図、図３は領域分割とサブ領域とを説明する図、図
４は接続関係の方向性の定義を説明する図、図５はサブ
領域と接続関係の方向性との関係を説明する図、図６は
論理素子の配置処理を説明するフローチャートである。
以下に説明する本発明の第１の実施例は、１ブロックよ
りなる論理素子群を半導体基板上に配置する例である。

【００２４】本発明の第１の実施例においては、原点を
（０，０）とし、水平方向にＸ軸、垂直方向にＹ軸をと
る直交座標系を設定し、Ｘ軸が右方向に増加し、Ｙ軸が
上方向に増加する第１象限の平面に領域を設定するもの
とする。

【００２５】図１に示すように、一般的な領域Ａがある
とすると、領域Ａの外接矩形は、図１において次の４頂
点で表現することができる。すなわち、 （ＸＭＩＮ，ＹＭＩＮ），（ＸＭＡＸ，ＹＭＩＮ）， （ＸＭＩＮ，ＹＭＡＸ），（ＸＭＡＸ，ＹＭＡＸ） で表される。以下、この領域Ａを、 （ＸＭＩＮ，ＹＭＩＮ）−（ＸＭＡＸ，ＹＭＡＸ） と表現する。

【００２６】そして、位置（Ｘｄ，Ｙｄ）に配置されて
いる論理素子Ｇが、図２（ａ）に示すように領域Ａの内
部に配置されているとすれば、論理素子Ｇ（Ｘｄ，Ｙ
ｄ）は次の条件を満足する。 ＸＭＩＮ≦Ｘｄ≦ＸＭＡＸ ａｎｄ ＹＭＩＮ≦Ｙｄ≦
ＹＭＡＸ また、図２（ｂ）に示すように領域Ａの外部に配置され
ている論理素子Ｈ（Ｘｄ，Ｙｄ）は次の条件を満足す
る。 Ｘｄ＜ＸＭＩＮ ｏｒ ＸＭＡＸ＜Ｘｄ ｏｒ Ｙｄ＜ＹＭＩＮ ｏｒ ＹＭＡＸ＜Ｙｄ さらに、それぞれの論理素子に対しては、その論理素子
の属する座標として、領域の中心座標を定義する。すな
わち、領域Ａに属する論理素子の座標は｛（ＸＭＩＮ＋
ＸＭＡＸ）／２，（ＹＭＩＮ＋ＹＭＡＸ）／２｝とな
る。

【００２７】また、エッジピンの座標は、座標が予め与
えられているものはその実座標を用い、また、座標が求
まっていないものは属する領域の中心、すなわち、
｛（ＸＭＩＮ＋ＸＭＡＸ）／２，（ＹＭＩＮ＋ＹＭＡ
Ｘ）／２｝とする。

【００２８】前述した領域Ａは、図３に示すように、次
の２直線Ｌ１，Ｌ２により、４サブ領域Ａ１，Ａ２，Ａ
３，Ａ４に領域分割される。 Ｌ１：ＸＬ＝（ＸＭＩＮ＋ＸＭＡＸ）／２ Ｌ２：ＹＬ＝（ＹＭＩＮ＋ＹＭＡＸ）／２ 次に、図３に示すような領域分割によって規定される領
域Ａの外部に配置されている論理素子または端子と、領
域Ａの内部に配置される論理素子Ｇとの接続関係の方向
性の定義を図４により説明する。すなわち、いま、領域
Ａの内部に配置されるある論理素子Ｇと接続関係を持つ
領域Ａの外部の論理素子あるいは端子を、Ｈ（Ｘｈ，Ｙ
ｈ）とするとき、接続関係の方向性は、 （１）左 ：Ｘｈ≦ＸＭＩＮ （２）右 ：ＸＭＡＸ≦Ｘｈ （３）上 ：ＹＭＡＸ≦Ｙｈ （４）下 ：Ｙｈ≦ＹＭＩＮ （５）左上：Ｘｈ≦ＸＭＩＮ ａｎｄ ＹＭＡＸ≦Ｙｈ （６）右上：ＸＭＡＸ≦Ｘｈ ａｎｄ ＹＭＡＸ≦Ｙｈ （７）左下：Ｘｈ≦ＸＭＩＮ ａｎｄ Ｙｈ≦ＹＭＩＮ （８）右下：ＸＭＡＸ≦Ｘｈ ａｎｄ Ｙｈ≦ＹＭＩＮ の８項で規定することができる。

【００２９】これらは、論理素子Ｇから見て、論理素子
Ｇと接続関係を持つ論理素子あるいは端子Ｈがどの方向
にあるかを定義したものであり、この定義に基づいて、
論理素子Ｇを分割されたサブ領域Ａ１〜Ａ４のどのサブ
領域内に配置すればよいかを決定することができる。

【００３０】前述した接続関係の方向性に基づいて、論
理素子Ｇをサブ領域Ａ１〜Ａ４に配置する場合の論理素
子の配置が図５に示されている。図５から判るように、
前述の８項のそれぞれに対応させた配置は次のようにな
る。

【００３１】（１）左 ：Ａ１ｏｒＡ３に配置する。 （２）右 ：Ａ２ｏｒＡ４に配置する。 （３）上 ：Ａ１ｏｒＡ２に配置する。 （４）下 ：Ａ３ｏｒＡ４に配置する。 （５）左上：Ａ１に配置する。 （６）右上：Ａ２に配置する。 （７）左下：Ａ３に配置する。 （８）右下：Ａ４に配置する。

【００３２】本発明は、前述したように、ある領域内に
配置される論理素子と接続関係がある他の論理素子また
は端子との接続関係の方向性に基づいて、ある領域内に
配置される論理素子をその領域内のどのサブ領域に配置
するかを決定するものであり、次に、図６に示すフロー
を参照して、配置処理の流れを説明する。

【００３３】（１）各論理素子及び端子に対して、座標
を初期設定する。論理素子の属性をクリアする（ステッ
プ６−１）。

【００３４】（２）領域分割を行ってサブ領域を求め、
その領域に配置する論理素子Ｇを１つ選択する（ステッ
プ６−２、６−３）。

【００３５】（３）ステップ６−３で選択した論理素子
Ｇと接続関係を持つ論理素子Ｈを１つ選択し、その論理
素子Ｈが領域の外部に存在するものか否かをチェックす
る（ステップ６−４、６−５）。

【００３６】（４）ステップ６−５のチェックで、論理
素子Ｈが領域の外部に存在していると判定された場合、
論理素子Ｇと論理素子Ｈとの接続関係の方向性Ｘを求
め、論理素子Ｇの属性と方向性Ｘとの論理和演算を行
い、その結果を論理素子Ｇの属性としてセットする（ス
テップ６−６、６−７）。

【００３７】（５）ステップ６−５のチェックで、論理
素子Ｈが領域の外部にではなく内部に存在すると判定さ
れた場合、及び、ステップ６−７の処理の終了後、論理
素子Ｇと接続関係を持つ論理素子が残っているか否かを
チェックし、残っていれば、ステップ６−４に戻って、
論理素子Ｇと接続関係を持つ全ての論理素子についてス
テップ６−７までの処理を行う（ステップ６−８）。

【００３８】（６）論理素子Ｇと接続関係を持つ論理素
子の残りがなくなった場合、領域内に配置する他の論理
素子に残りがあるか否かをチェックし、あれば、ステッ
プ６−３に戻って、それらの論理素子に対する前述の処
理を繰返し実行する（ステップ６−９）。

【００３９】（７）領域内に配置する論理素子に残りが
なくなった場合、各論理素子について同一属性のもの毎
にグルーピングし、グループに基づいて論理素子群を、
接続関係の方向性と１対１に対応する論理素子群よりな
るサブ論理ブロックＳ１と、複数あるいは１つも対応し
ない論理素子群よりなるサブ論理ブロックＳ２とに論理
分割する（ステップ６−１０）。

【００４０】（８）サブ論理ブロックＳ１のうち接続関
係の方向性と１対１に対応するもについて、各サブ論理
ブロックに属する論理素子を配置するのに必要な領域面
積を算出し、その結果により、サブ領域の領域調整を行
う（ステップ６−１１、６−１２）。

【００４１】（９）サブ論理ブロックＳ１に属する論理
素子群を、図５により説明した対応するサブ領域に配置
する（ステップ６−１３）。

【００４２】（10）サブ論理ブロックＳ２に属する論理
素子群を既存の配置アルゴリズムに従って、サブ領域内
に配置する（ステップ６−１４）。

【００４３】前述した本発明の第１の実施例によれば、
ある領域内に配置される論理素子と接続関係がある他の
論理素子または端子との接続関係の方向性に基づいて、
ある領域内に配置される論理素子をその領域内のどのサ
ブ領域に配置するかを決定することができ、これによ
り、結線関係のある論理素子間の距離の最小化を図るこ
とができる。

【００４４】図７は本発明の第２の実施例を説明する４
つの論理ブロックよりなる論理素子群の階層構造を示す
図、図８は図７に示す論理ブロックの論理素子の接続関
係を説明する図、図９はサブ領域の配置を説明する図、
図１０はサブ領域をさらに領域分割したサブ分割領域の
配置を説明する図、図１１はサブ分割領域の接続関係の
方向性を示す図である。

【００４５】本発明の第２の実施例は、サイズがほぼ均
等な４つのブロックよりなる論理素子群を半導体集積回
路の基板上に配置する例である。そして、この実施例
は、簡単のために、４つのブロックの半導体集積回路の
基板上での配置領域が予め与えられているものとする。

【００４６】本発明の第２の実施例により、半導体集積
回路の基板上に配置しようとしている論理回路は、図７
に示すように、論理素子の複数個による論理ブロックＡ
〜Ｄにより構成される階層構造を持っており、論理回路
のブロック分けは、論理回路の設計時に、図示のように
行われているものとする。そして、論理ブロックＡ〜Ｄ
のそれぞれのブロックを配置する領域は、図９に示すよ
うに、対応する矩形状の領域を互いに直交する水平、垂
直の２直線によってサイズがほぼ均等な４領域に領域分
割されたサブ領域Ａ〜Ｄである。

【００４７】この場合の図９に示すサブ領域Ａ〜Ｄの外
接矩形は、 サブ領域Ａ：（Ｘ０，Ｙ１）−（Ｘ１，Ｙ２） サブ領域Ｂ：（Ｘ１，Ｙ１）−（Ｘ２，Ｙ２） サブ領域Ｃ：（Ｘ０，Ｙ０）−（Ｘ１，Ｙ１） サブ領域Ｄ：（Ｘ１，Ｙ０）−（Ｘ２，Ｙ１） となる。

【００４８】さらに、図９に示す４つのサブ領域は、図
１０に示すように、４つの直線Ｌ１〜Ｌ４により１６個
のサブ分割領域に分割される。すなわち、サブ領域Ａ
は、Ａ１、Ａ２、Ａ３、Ａ４の４サブ分割領域に、サブ
領域Ｂは、Ｂ１、Ｂ２、Ｂ３、Ｂ４の４サブ分割領域
に、サブ領域Ｃは、Ｃ１、Ｃ２、Ｃ３、Ｃ４の４サブ分
割領域に、サブ領域Ｄは、Ｄ１、Ｄ２、Ｄ３、Ｄ４の４
サブ分割領域にそれぞれ領域分割される。

【００４９】このようなサブ領域Ａ〜Ｄに論理ブロック
Ａ〜Ｄを配置し、さらに、各サブ領域Ａ〜Ｄ内に配置す
る論理ブロックＡ〜Ｄを構成する論理素子を前述したサ
ブ分割領域Ａ１〜Ｄ４に配置する。この場合、図１１に
示すような、各サブ分割領域における前述した接続関係
の方向性に基づいて、各サブ分割領域Ａ１〜Ｄ４に、各
論理ブロックＡ〜Ｄ内の論理素子を配置する。これによ
り、チップ全体で、結線関係のある論理素子間の距離の
最小化を図ることができる。

【００５０】図１２は本発明の第３の実施例を説明する
サブ領域の配置を示す図、図１３はサブ領域をさらに領
域分割したサブ分割領域の配置を説明する図、図１４は
サブ分割領域の接続関係の方向性を示す図である。

【００５１】本発明の第３の実施例は、図１２に示すよ
うに、大きさがほぼ均等なｎ×ｎ個のサブ領域を形成し
て論理素子群を配置する例である。すなわち、半導体集
積回路の基板を縦横ともほぼ均等の間隔でｎ等分するこ
とによってｎ×ｎ個の領域に領域分割してサブ領域を生
成し、各サブ領域に対して１つの論理ブロックを対応さ
せて論理ブロックの配置領域が与えられる。

【００５２】また、図１３に示すように、各サブ領域
は、互いに直交する２直線によって４つのサブ分割領域
に領域分割される。このように領域分割されたサブ領域
によって規定される接続関係の方向性は、図４により説
明した場合と同一であり、また、各サブ分割領域の接続
関係の方向性は、図１４に示すようになる。そして、各
論理ブロックに属する論理素子群をサブ論理ブロックに
論理分割して、図１４に示すような接続関係の方向性に
従って、論理素子群のサブ論理ブロックを図５により説
明したと同様にサブ分割領域に配置する。

【００５３】図１５は前述した本発明の実施例による論
理素子配置処理によりグラフィックディスプレイ上に表
示された配置例を示す図であり、以下、図１５を参照し
て本発明による配置処理について説明する。図１５にお
いて、１６は半導体集積回路、１７は論理素子配置可能
なエリア、１８は領域設定用の格子を生成する分割線、
１９は領域１８を２等分する配置ガイドライン、２０は
選択した着目領域、２１は着目領域２０内の外部領域と
の結線関係をもつ論理素子、２２は着目領域２０と結線
関係を持つ論理素子、２３はネット、２４は領域２０内
の論理素子とのみ結線関係を有する論理素子である。

【００５４】図示配置例は、帯状の複数の論理素子配置
可能なエリア１７を有する半導体集積回路１６を、ドラ
イバビリティ、ディレイ特性及びディレイの目標値より
定まる配線長を２辺長とする領域設定用の格子を生成す
る分割線１８、分割線１８で分割される領域を２等分す
る配置ガイドライン１９と共に表示したものである。

【００５５】そして、いま、太い線で囲んだ領域を着目
領域２０として選択したものとする。この領域２０内に
は、領域２０の外部の素子、図示例の場合素子２２との
結線関係を持つ論理素子２１と、領域２０内の論理素子
とのみ結線関係を有する論理素子２４とが存在し、それ
らがネット２３により接続されているものとする。

【００５６】前述のような配置例に対して、本発明の実
施例を適用して処理を行う場合の手順は、次のようにな
る。

【００５７】（１）選択した着目領域の内部にある全論
理素子について、当該着目領域内部に存在する論理素子
のみと接続される論理素子と、当該領域外部の論理素子
と接続関係を持つ論理素子とに分類し、当該領域外部の
論理素子と接続関係を持つ論理素子、図示例の場合、論
理素子２１を抽出する。

【００５８】（２）抽出された論理素子２１に関し、こ
の論理素子２１及び論理素子２１に接続されている全論
理素子を強調表示する。図示例では、論理素子２１、２
２、２４、及び、ネット２３が強調表示される。

【００５９】（３）図示例では、論理素子２１が、配置
ガイドライン１９で分割されて得られる左上のサブ領域
内にあるが、前述で説明した本発明の実施例による処理
を行い、論理素子２１を論理素子２２の方向に論理素子
２２に近い右下のサブ領域に移動させる。

【００６０】前述により、本発明に基づいた論理素子の
配置の改善を行うことができ、論理素子間を最適なネッ
ト長を有するネットにより接続することができる。

【００６１】図１６は前述した実施例で説明した、ある
いは、前述した実施例では説明していない各種の領域分
割と分割により得られたされたサブ領域に配置される論
理素子の接続関係の方向性を纏めて説明する図である。

【００６２】図１６（ａ）〜図１６（ｃ）のそれぞれ
は、すでに図４により説明したものである。図１６
（ｄ）に示す例は、論理ブロックを配置する領域を内側
と外側とに領域分割したものであり、図には接続関係を
示す方向を示していないが、内側のサブ領域に配置され
る論理素子における方向性は、全方向に対して均等であ
ると考えることができる。また、外側のサブ領域に配置
される論理素子における方向性は、この外側のサブ領域
全体に１つの論理素子が配置されることがないと考える
と、さらに複数に領域分割されることになり、それらの
サブ領域と、各サブ領域に配置される論理素子の方向性
は、図１６（ｅ）に示すようなものとなる。

【００６３】図１６（ｆ）に示す例は、領域分割をＸ
軸、Ｙ軸に平行な分割線により行うのではなく、４５度
傾いた分割線により均等な４つのサブ領域に分割したも
のであり、各サブ領域に配置される論理素子の方向性
は、図示のようなものとなる。また、図１６（ｇ）に示
す例は、図１６（ｆ）に示す例と同様に、４５度傾いた
分割線により領域分割したものであるが、内側と外側と
にサブ領域を形成したものであり、うち側のサブ領域に
ついては、図１６（ｄ）に説明したと同様であり、外側
のサブ領域に配置される論理素子の方向性は、図１６
（ｇ）に示すようなものとなる。

【００６４】次に、前述した本発明の実施例により論理
素子を配置した場合の具体例を従来技術の場合と比較し
て説明する。

【００６５】図１７は配置しようとする複数の論理素子
よりなる論理ブロックの例を示す図、図１８は図１７に
示す論理ブロックの論理素子の配置を示す図、図１９は
図１８に示す論理素子の配置による最大配線長を説明す
る図である。

【００６６】前述した本発明の第１の実施例１により、
１領域に１ブロックよりなる論理素子群を配置する例と
して、図１７に示すような接続関係を持つ論理素子群を
配置する場合を例とする。

【００６７】この例の場合、従来技術であるミニカット
法により論理素子を配置すると、領域の分割線を横断す
るネットが最小になるように、また、エッジピンの位置
が領域の境界線上になるようにされるので、図１８
（ａ）に示すような配置になる。これ対して、本発明に
よる配置処理を行った場合、図１８（ｂ）に示すような
配置が得られる。このため、本発明による配置処理を行
った場合、図１７に示す全ネットの配線長の合計は、従
来技術であるミニカット法を使用した場合より長くなる
可能性があるが、端子あるいは領域外部の論理素子との
ネット、例えば、ネットＮ１の最大配線長は、図１９に
示すように領域の辺長をＬとし、２ピンのネットである
とすると、従来技術であるミニカット法による場合、図
１９（ａ）に示すように２Ｌとなり、本発明による処理
の場合、図１９（ｂ）に示すようにＬとなって、従来技
術の場合の半分となる。

【００６８】図２０は本発明の第２の実施例により説明
した大きさがほぼ均等な４つの論理ブロックを４つのサ
ブ領域に配置した場合のブロック内ネットとブロック間
ネットとの最大配線長を説明する図であり、以下、これ
について説明する。

【００６９】図２０（ａ）、（ｂ）に示すように、従来
技術による配置では、ブロック内ネットの最大配線長は
Ｌ、ブロック間ネットの最大配線長は２Ｌとなる。これ
に対して、本発明による配置では、図２０（ｃ）、
（ｄ）に示すように、ブロック内ネット、ブロック間ネ
ットとも最大配線長はＬとなり、本発明の場合、ブロッ
ク間ネットを従来技術の場合の半分にすることができ
る。

【００７０】図２１、図２２は本発明の第３の実施例に
より説明した大きさがほぼ均等な論理ブロックをｎ×ｎ
個のサブ領域に配置した場合のブロック内ネットとブロ
ック間ネットとの最大配線長を説明する図である。この
場合、ブロック内ネットの最大配線長は、図２１に示す
ように、２Ｌ／ｎとなり、また、ブロック間ネットの最
大配線長は、図２２に示すように、２Ｌ−２Ｌ／ｎとな
る。

【００７１】一般に、大規模なＬＳＩの論理設計は、Ｌ
ＳＩの論理を複数のブロックに分割して分割階層設計に
より行われている。その際ＬＳＩの論理をほぼ均等なブ
ロックサイズに分割し、そのブロックをチップ上にマト
リックス状に配置するものと仮定しておき、前述した本
発明の実施例を適用すると、隣接するブロック同志を渡
る配線の配線長をほぼブロック内部と同等の長さにする
ことができる。すなわち、ブロックを渡る配線も、隣接
するブロック間であればほぼブロック内部と同様の扱い
が可能であることになる。また、隣接しないブロックを
渡るネットについても、ほぼブロック内ネットに相当す
る配線長分だけ配線長のばらつきを抑止することが可能
である。

【００７２】前述した本発明の第１〜第３の実施例は、
説明を簡単化するために単純な論理ブロックのモデルを
想定した。しかし、一般に存在する配置問題は、論理ブ
ロックサイズも領域サイズも均等ではなく、また、論理
ブロックを縦横均等なマトリックス状に配置するとは限
らない。このため、このような場合、前述した本発明の
第１〜第３の実施例と同様な効果を得られるとは限らな
いが、本発明の実施例と類似の例においては、これまで
に説明したと同様の傾向があり、前述した本発明の各実
施例は、実際の半導体集積回路の配置処理においても効
果的なものである。

【００７３】

【発明の効果】以上説明したように本発明によれば、論
理回路をブロックと呼ばれる単位に論理分割し、階層的
に論理設計されている論理素子群を半導体集積回路の基
板上に、同一ブロックに属する論理素子同士を固めて配
置したときに、ブロック間ネットの配線長のばらつき
を、ブロック内ネットの配線長相当分だけ短縮可能に論
理素子を配置することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による論理素子群を配置
する領域と分割線とを説明する図である。

【図２】領域内部及び領域外部に配置される論理素子の
定義を説明する図である。

【図３】領域分割とサブ領域とを説明する図である。

【図４】接続関係の方向性の定義を説明する図である。

【図５】サブ領域と接続関係の方向性との関係を説明す
る図である。

【図６】論理素子の配置処理の動作を説明するフローチ
ャートである。

【図７】本発明の第２の実施例を説明する４つの論理ブ
ロックよりなる論理素子群の階層構造を示す図である。

【図８】図７に示す論理ブロックの論理素子の接続関係
を説明する図である。

【図９】サブ領域の配置を説明する図である。

【図１０】サブ領域をさらに領域分割したサブ分割領域
の配置を説明する図である。

【図１１】サブ分割領域の接続関係の方向性を示す図で
ある。

【図１２】本発明の第３の実施例を説明するサブ領域の
配置を示す図である。

【図１３】サブ領域をさらに領域分割したサブ分割領域
の配置を説明する図である。

【図１４】サブ分割領域の接続関係の方向性を示す図で
ある。

【図１５】前述した本発明の実施例による論理素子配置
処理によりグラフィックディスプレイ上に表示された配
置例を示す図である。

【図１６】各種の領域分割と分割により得られたされた
サブ領域に配置される論理素子の接続関係の方向性を説
明する図である。

【図１７】配置しようとする複数の論理素子よりなる論
理ブロックの例を示す図である。

【図１８】図１７に示す論理ブロックの論理素子の配置
を示す図である。

【図１９】図１８に示す論理素子の配置による最大配線
長を説明する図である。

【図２０】大きさがほぼ均等な４つの論理ブロックを４
つのサブ領域に配置した場合のブロック内ネットとブロ
ック間ネットとの最大配線長を説明する図である。

【図２１】大きさがほぼ均等な論理ブロックをｎ×ｎ個
のサブ領域に配置した場合のブロック内ネットの最大配
線長を説明する図である。

【図２２】大きさがほぼ均等な論理ブロックをｎ×ｎ個
のサブ領域に配置した場合のブロック間ネットの最大配
線長を説明する図である。

【符号の説明】

１６ 半導体集積回路 １７ 論理素子配置可能なエリア １８ 領域設定用分割線 １９ サブ領域を２等分する配置ガイドライン ２０ 選択した着目領域 ２１、２２、２４ 論理素子 ２３ ネット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 建基 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 檜山 徹 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 遠藤 潔 神奈川県横浜市中区尾上町６丁目81番地 日立ソフトウェアエンジニアリング株式会 社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 論理ブロック単位に論理分割して階層的
   に論理設計されている論理素子群の各論理素子を、半導
   体集積回路の基板上に配置する半導体集積回路の論理素
   子配置処理方法において、論理素子群を論理分割するス
   テップと、半導体集積回路の基板を領域分割するステッ
   プと、前記論理分割によって生成したサブ論理ブロック
   を領域分割によって生成したサブ領域に配置するステッ
   プとを有し、前記領域分割によって生成した各サブ領域
   内部に配置する論理素子群の持つべき接続関係の方向性
   を、領域外部に配置されている論理素子または端子との
   接続関係から規定し、ある論理ブロックに属する論理素
   子群を論理分割する際に、当該論理素子群の配置される
   領域外部に配置されている論理素子または端子との接続
   関係の方向性に基づいて、前記論理素子群をサブ論理ブ
   ロックに論理分割し、それらのサブ論理ブロックを接続
   関係の方向性に基づいて対応するサブ領域に配置するこ
   とを特徴とする半導体集積回路の論理素子配置処理方
   法。
2. 【請求項２】 前記サブ論理ブロックの接続関係の方向
   性に基づいたサブ領域への配置は、前記領域分割により
   生成されたサブ領域で、かつ、配置しようとしているサ
   ブ論理ブロックと接続関係のある領域外部に配置されて
   いる論理素子または端子に近い側のサブ領域に、そのサ
   ブ論理ブロックを配置するように行われることを特徴と
   する請求項１記載の半導体集積回路の論理素子配置処理
   方法。
3. 【請求項３】 前記領域分割が、１本の分割線により、
   または、互いに直行するそれぞれｎ本の分割線により行
   われることを特徴とする請求項１または２記載の半導体
   集積回路の論理素子配置処理方法。