JPH08272734A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH08272734A JPH08272734A JP7643495A JP7643495A JPH08272734A JP H08272734 A JPH08272734 A JP H08272734A JP 7643495 A JP7643495 A JP 7643495A JP 7643495 A JP7643495 A JP 7643495A JP H08272734 A JPH08272734 A JP H08272734A
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- data
- transfer
- address
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Abstract
(57)【要約】
【目的】本発明は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙ Ａｃｃｅｓｓ）コントローラに関し、回路規模の縮
小化を図る。 【構成】現在迄のデータ転送数を表わすデータを格納す
るカレントレジスタを備え、アドレスを出力するにあた
っては、アドレスレジスタのデータとカレントレジスタ
のデータとに基づいて、アドレスを生成して出力する。
ｙ Ａｃｃｅｓｓ）コントローラに関し、回路規模の縮
小化を図る。 【構成】現在迄のデータ転送数を表わすデータを格納す
るカレントレジスタを備え、アドレスを出力するにあた
っては、アドレスレジスタのデータとカレントレジスタ
のデータとに基づいて、アドレスを生成して出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵを介さずに、メ
モリどうし、Ｉ／Ｏどうし、あるいはメモリとＩ／Ｏと
の間でデータの転送を行なわせるＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラに関す
る。
モリどうし、Ｉ／Ｏどうし、あるいはメモリとＩ／Ｏと
の間でデータの転送を行なわせるＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラに関す
る。
【０００２】
【従来の技術】データを、例えばメモリからＩ／Ｏ等に
転送する場合にＣＰＵを介在させると時間がかかるた
め、ＣＰＵを介在させずにそれらのメモリ、Ｉ／Ｏ間の
データ転送を行なわせるＤＭＡコントローラが広く用い
られている。図４は、ＤＭＡコントローラを用いてメモ
リからＩ／Ｏにデータを転送する際のタイミングチャー
トの一例である。
転送する場合にＣＰＵを介在させると時間がかかるた
め、ＣＰＵを介在させずにそれらのメモリ、Ｉ／Ｏ間の
データ転送を行なわせるＤＭＡコントローラが広く用い
られている。図４は、ＤＭＡコントローラを用いてメモ
リからＩ／Ｏにデータを転送する際のタイミングチャー
トの一例である。
【０００３】先ず、クロックＣＬＫの立ち下がりＴ0 の
タイミングでアドレスバスに転送元のメモリのアドレス
ＡＤＲを出力するとともに、転送先のＩ／Ｏに接続され
た、そのＩ／Ｏが転送先であることを表わすデータアク
ノリッジ信号ＤＡＣＫを出力する。次いで、クロックＣ
ＬＫの次の立ち下がりＴ1 のタイミングで、Ｉ／Ｏにデ
ータを書き込むことを要求するＩ／Ｏライト信号ＩＯＷ
Ｒ_ をアサート（‘Ｌ’レベル）する。これは、Ｉ／Ｏ
の方がデータのリード／ライトのための準備に時間を要
するためＩ／Ｏの方を先にアサートするものである。さ
らに、クロック信号の次の立ち下がりＴ2 のタイミング
でメモリからデータを読み出すことを指示するメモリリ
ード信号ＭＲＤ_ をアサート（‘Ｌレベル）する。する
と、メモリの、指定されたアドレスからデータが読み出
されて、そのデータが、ＤＡＣＫ信号により指定された
Ｉ／Ｏに格納される。クロックＣＬＫの立ち下がりＴ3
のタイミングでＤＡＣＫ，ＩＯＷＲ_ ，ＭＲＤ_ の各信
号がネゲートされ、データ転送サイクルが終了する。こ
の図４に示す転送方式は、ここの例では３つのクロック
パルスからなる１バスサイクルでデータ転送が終了する
ため、シングルバスサイクル転送と呼ばれている。
タイミングでアドレスバスに転送元のメモリのアドレス
ＡＤＲを出力するとともに、転送先のＩ／Ｏに接続され
た、そのＩ／Ｏが転送先であることを表わすデータアク
ノリッジ信号ＤＡＣＫを出力する。次いで、クロックＣ
ＬＫの次の立ち下がりＴ1 のタイミングで、Ｉ／Ｏにデ
ータを書き込むことを要求するＩ／Ｏライト信号ＩＯＷ
Ｒ_ をアサート（‘Ｌ’レベル）する。これは、Ｉ／Ｏ
の方がデータのリード／ライトのための準備に時間を要
するためＩ／Ｏの方を先にアサートするものである。さ
らに、クロック信号の次の立ち下がりＴ2 のタイミング
でメモリからデータを読み出すことを指示するメモリリ
ード信号ＭＲＤ_ をアサート（‘Ｌレベル）する。する
と、メモリの、指定されたアドレスからデータが読み出
されて、そのデータが、ＤＡＣＫ信号により指定された
Ｉ／Ｏに格納される。クロックＣＬＫの立ち下がりＴ3
のタイミングでＤＡＣＫ，ＩＯＷＲ_ ，ＭＲＤ_ の各信
号がネゲートされ、データ転送サイクルが終了する。こ
の図４に示す転送方式は、ここの例では３つのクロック
パルスからなる１バスサイクルでデータ転送が終了する
ため、シングルバスサイクル転送と呼ばれている。
【０００４】図５は、ＤＭＡコントローラを用いてメモ
リどうしの間のデータ転送を行なう場合のタイミングチ
ャートの一例である。クロックＣＬＫの立ち下がりＴ0
のタイミングで、アドレスバスに、メモリのどのアドレ
スのデータを転送するかを示す転送元アドレスが出力さ
れ、それとともにメモリリード信号ＭＲＤ_ がアサート
される。するとデータバスに、メモリの転送元アドレス
のデータが出力される。このデータは、一旦、ＤＭＡコ
ントローラ内部のレジスタに格納される。
リどうしの間のデータ転送を行なう場合のタイミングチ
ャートの一例である。クロックＣＬＫの立ち下がりＴ0
のタイミングで、アドレスバスに、メモリのどのアドレ
スのデータを転送するかを示す転送元アドレスが出力さ
れ、それとともにメモリリード信号ＭＲＤ_ がアサート
される。するとデータバスに、メモリの転送元アドレス
のデータが出力される。このデータは、一旦、ＤＭＡコ
ントローラ内部のレジスタに格納される。
【０００５】次いで、クロックＣＬＫの立ち下がりＴ1
のタイミングで、アドレスバスに、メモリのどのアドレ
スにデータを転送するかを示す転送先アドレスが出力さ
れ、それとともに、メモリライト信号ＭＷＲ_ がアサー
トされ、ＤＭＡコントローラ内部に一旦格納されたデー
タが、メモリの転送先アドレスに格納される。この図５
に示す転送方式は１クロックパルスからなる１バスサイ
クルを２つ使ってデータ転送が行なわれることから、２
バスサイクル転送と呼ばれる。
のタイミングで、アドレスバスに、メモリのどのアドレ
スにデータを転送するかを示す転送先アドレスが出力さ
れ、それとともに、メモリライト信号ＭＷＲ_ がアサー
トされ、ＤＭＡコントローラ内部に一旦格納されたデー
タが、メモリの転送先アドレスに格納される。この図５
に示す転送方式は１クロックパルスからなる１バスサイ
クルを２つ使ってデータ転送が行なわれることから、２
バスサイクル転送と呼ばれる。
【０００６】図６は、ＤＭＡコントローラの構成図であ
る。尚、これ以降は、特に断らない限り、２バスサイク
ル転送を中心に説明する。ここにはＡレジスタＡreg 〜
ＦレジスタＦreg の、合計６個のレジスタが備えられて
いる。これらの各レジスタの役割は以下のとおりであ
る。 Ａreg ：転送元のアドレスの初期値を記憶しておく転送
元アドレスレジスタ（初期値） Ｂreg ：転送元のアドレスの現在値を記憶しておく転送
元アドレスレジスタ（現在値） Ｃreg ：転送先のアドレスの初期値を記憶しておく転送
先アドレスレジスタ（初期値） Ｄreg ：転送先のアドレスの現在値を記憶しておく転送
先アドレスレジスタ（現在値） Ｅreg ：データをいくつ転送するかを表わす予定転送数
を記憶しておくカウントレジスタ（予定転送数） Ｆreg ：現在までの転送数を表わすデータを記憶してお
くカウンタレジスタ（現在値）。ここでは、直接的に
は、予定転送数から、現在までに転送されたデータの数
を差し引いた、残りの転送数を表す値が記憶され、これ
により、現在までの転送数が間接的に記憶されている。
る。尚、これ以降は、特に断らない限り、２バスサイク
ル転送を中心に説明する。ここにはＡレジスタＡreg 〜
ＦレジスタＦreg の、合計６個のレジスタが備えられて
いる。これらの各レジスタの役割は以下のとおりであ
る。 Ａreg ：転送元のアドレスの初期値を記憶しておく転送
元アドレスレジスタ（初期値） Ｂreg ：転送元のアドレスの現在値を記憶しておく転送
元アドレスレジスタ（現在値） Ｃreg ：転送先のアドレスの初期値を記憶しておく転送
先アドレスレジスタ（初期値） Ｄreg ：転送先のアドレスの現在値を記憶しておく転送
先アドレスレジスタ（現在値） Ｅreg ：データをいくつ転送するかを表わす予定転送数
を記憶しておくカウントレジスタ（予定転送数） Ｆreg ：現在までの転送数を表わすデータを記憶してお
くカウンタレジスタ（現在値）。ここでは、直接的に
は、予定転送数から、現在までに転送されたデータの数
を差し引いた、残りの転送数を表す値が記憶され、これ
により、現在までの転送数が間接的に記憶されている。
【０００７】ここでは、転送開始に先立って、各セレク
ト信号Ｓ１′，Ｓ２′，Ｓ３′により各マルチプレクサ
ＭＵＸ１_ ，ＭＵＸ２_ ＭＵＸ３_ がそれぞれＡreg ，
Ｃre g ，Ｅreg を選択し、クロックＣＫ１′，ＣＫ
２′，ＣＫ３が入力され、これにより、Ａreg ，Ｃ
reg ，Ｅreg の各値が、それぞれ、Ｂreg ，Ｄreg ，Ｆ
reg に転送されている。
ト信号Ｓ１′，Ｓ２′，Ｓ３′により各マルチプレクサ
ＭＵＸ１_ ，ＭＵＸ２_ ＭＵＸ３_ がそれぞれＡreg ，
Ｃre g ，Ｅreg を選択し、クロックＣＫ１′，ＣＫ
２′，ＣＫ３が入力され、これにより、Ａreg ，Ｃ
reg ，Ｅreg の各値が、それぞれ、Ｂreg ，Ｄreg ，Ｆ
reg に転送されている。
【０００８】転送が開始されると、先ず各セレクト信号
Ｓ１′，Ｓ２′により、マルチプレクサＭＵＸ１_ ，Ｍ
ＵＸ２_ がいずれもインクリメンタ／デクリメンタ１０
の出力を繰返し選択し、セレクト信号Ｓ３′によりマル
チプレクサＭＵＸ３がデクリメンタ２０の出力を選択す
る。こうしておいて、セレクト信号Ｓ４′によりＢre g
を選択すると、Ｂreg に格納された転送元アドレスがア
ドレスバスに出力され、それとともにインクリメンタ／
デクリメンタ１０により転送元アドレスが１だけインク
リメントされてクロックＣＬＫ１′の入力によりＢreg
に書き戻される。また、このとき、Ｆreg に記憶された
値がデクリメンタ２０により減算され、クロックＣＫ
３′の入力によりＦreg に書き戻される。
Ｓ１′，Ｓ２′により、マルチプレクサＭＵＸ１_ ，Ｍ
ＵＸ２_ がいずれもインクリメンタ／デクリメンタ１０
の出力を繰返し選択し、セレクト信号Ｓ３′によりマル
チプレクサＭＵＸ３がデクリメンタ２０の出力を選択す
る。こうしておいて、セレクト信号Ｓ４′によりＢre g
を選択すると、Ｂreg に格納された転送元アドレスがア
ドレスバスに出力され、それとともにインクリメンタ／
デクリメンタ１０により転送元アドレスが１だけインク
リメントされてクロックＣＬＫ１′の入力によりＢreg
に書き戻される。また、このとき、Ｆreg に記憶された
値がデクリメンタ２０により減算され、クロックＣＫ
３′の入力によりＦreg に書き戻される。
【０００９】次に、セレクト信号Ｓ４′によりマルチプ
レクサＭＵＸ４がＤreg を選択し、Ｄreg に格納された
転送先アドレスがアドレスバスに出力され、それととも
にインクリメンタ／デクリメンタ１０により転送先アド
レスが１だけインクリメントされ、クロックＣＫ２′の
入力によりＤreg に書き戻される。零検出回路３０は、
デクリメンタ２０により１だけ減算された値が零か否
か、即ち、今ＤＭＡコントローラにフェッチされたデー
タの転送先アドレスへの格納が終了するとＥregに記憶
された予定転送数だけ転送が行われることになるか否か
を検出するものであり、零を検出すると、最後のデータ
を転送先アドレスに送った段階で転送を終了する。この
ＤＭＡコントローラでは最後のデータを最終の転送先ア
ドレスに送った後、ＤＭＡ転送動作が終了するが、次回
の転送のために、Ａreg ，Ｃreg ，Ｅreg の内容をそれ
ぞれＢreg ，Ｄreg ，Ｆreg に自動的にコピーすること
も可能である。
レクサＭＵＸ４がＤreg を選択し、Ｄreg に格納された
転送先アドレスがアドレスバスに出力され、それととも
にインクリメンタ／デクリメンタ１０により転送先アド
レスが１だけインクリメントされ、クロックＣＫ２′の
入力によりＤreg に書き戻される。零検出回路３０は、
デクリメンタ２０により１だけ減算された値が零か否
か、即ち、今ＤＭＡコントローラにフェッチされたデー
タの転送先アドレスへの格納が終了するとＥregに記憶
された予定転送数だけ転送が行われることになるか否か
を検出するものであり、零を検出すると、最後のデータ
を転送先アドレスに送った段階で転送を終了する。この
ＤＭＡコントローラでは最後のデータを最終の転送先ア
ドレスに送った後、ＤＭＡ転送動作が終了するが、次回
の転送のために、Ａreg ，Ｃreg ，Ｅreg の内容をそれ
ぞれＢreg ，Ｄreg ，Ｆreg に自動的にコピーすること
も可能である。
【００１０】図７は、メモリアドレス７０００ｈ以降に
格納されているデータ１，データ２，……を、メモリア
ドレス８０００ｈ以降に転送することを示した模式図、
図８は、図７に示す転送を図６に示すＤＭＡコントロー
ラで実行する場合のタイミングチャートである。図８に
示すように、アドレスバスには、転送元アドレス７００
０ｈ，転送先アドレス８０００ｈ，転送元アドレス７０
０１ｈ，転送先アドレス８００１ｈ，……が順次出力さ
れ、Ｂreg ，Ｄreg の内容は順次インクリメントされ、
Ｆreg の内容が順次デクリメントされている。
格納されているデータ１，データ２，……を、メモリア
ドレス８０００ｈ以降に転送することを示した模式図、
図８は、図７に示す転送を図６に示すＤＭＡコントロー
ラで実行する場合のタイミングチャートである。図８に
示すように、アドレスバスには、転送元アドレス７００
０ｈ，転送先アドレス８０００ｈ，転送元アドレス７０
０１ｈ，転送先アドレス８００１ｈ，……が順次出力さ
れ、Ｂreg ，Ｄreg の内容は順次インクリメントされ、
Ｆreg の内容が順次デクリメントされている。
【００１１】
【発明が解決しようとする課題】上述の例では、Ａreg
〜Ｆreg の、合計６つのレジスタが使用されてＤＭＡ転
送が行われており、レジスタの数が多く、その分ＤＭＡ
コントローラの回路規模が大きい。特に、１つのチップ
にコンピュータ機能を搭載した、いわゆる１チップマイ
コンを構築する場合等においては、同一の仕様を満足し
つついかにして回路規模を縮小するかが問題となる。
〜Ｆreg の、合計６つのレジスタが使用されてＤＭＡ転
送が行われており、レジスタの数が多く、その分ＤＭＡ
コントローラの回路規模が大きい。特に、１つのチップ
にコンピュータ機能を搭載した、いわゆる１チップマイ
コンを構築する場合等においては、同一の仕様を満足し
つついかにして回路規模を縮小するかが問題となる。
【００１２】本発明は、上記事情に鑑み、同一の回路機
能を実現するとともに回路規模の縮小化が図られたＤＭ
Ａコントローラを提供することを目的とする。
能を実現するとともに回路規模の縮小化が図られたＤＭ
Ａコントローラを提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成する本発
明のＤＭＡコントローラは、 （１）データ転送元もしくはデータ転送先の代表アドレ
スを表わすデータを格納するアドレスレジスタ （２）データの予定転送数を表わすデータを格納するカ
ウントレジスタ （３）現在迄のデータ転送数を表わすデータを格納する
カレントレジスタ （４）前記アドレスレジスタに格納されたデータと前記
カレントレジスタに格納されたデータとに基づいて、次
のデータの転送元もしくは転送先のアドレスを生成する
アドレス生成回路 （５）データを転送する毎に前記カレントレジスタに格
納されたデータを更新する転送数更新回路 （６）カレントレジスタに格納されたデータに基づい
て、予定転送数のデータの転送を判定する転送終了判定
回路 を備えたことを特徴とする。
明のＤＭＡコントローラは、 （１）データ転送元もしくはデータ転送先の代表アドレ
スを表わすデータを格納するアドレスレジスタ （２）データの予定転送数を表わすデータを格納するカ
ウントレジスタ （３）現在迄のデータ転送数を表わすデータを格納する
カレントレジスタ （４）前記アドレスレジスタに格納されたデータと前記
カレントレジスタに格納されたデータとに基づいて、次
のデータの転送元もしくは転送先のアドレスを生成する
アドレス生成回路 （５）データを転送する毎に前記カレントレジスタに格
納されたデータを更新する転送数更新回路 （６）カレントレジスタに格納されたデータに基づい
て、予定転送数のデータの転送を判定する転送終了判定
回路 を備えたことを特徴とする。
【００１４】ここで、上記ＤＭＡコントローラは、上記
（１）のアドレスレジスタが、データ転送元の代表アド
レスを表わすデータを格納する転送元アドレスレジスタ
と、データ転送先の代表アドレスを表わすデータを格納
する転送先アドレスレジスタとの双方から成り、上記
（４）のアドレス生成回路が、転送元アドレスレジスタ
に格納されたデータとカレントレジスタに格納されたデ
ータとに基づいて、次のデータの転送元のアドレスを生
成するとともに、転送先アドレスレジスタに格納された
データとカレントレジスタに格納されたデータとに基づ
いて次のデータの転送先のアドレスを生成するものであ
ってもよい。
（１）のアドレスレジスタが、データ転送元の代表アド
レスを表わすデータを格納する転送元アドレスレジスタ
と、データ転送先の代表アドレスを表わすデータを格納
する転送先アドレスレジスタとの双方から成り、上記
（４）のアドレス生成回路が、転送元アドレスレジスタ
に格納されたデータとカレントレジスタに格納されたデ
ータとに基づいて、次のデータの転送元のアドレスを生
成するとともに、転送先アドレスレジスタに格納された
データとカレントレジスタに格納されたデータとに基づ
いて次のデータの転送先のアドレスを生成するものであ
ってもよい。
【００１５】
【作用】図６に示す従来のＤＭＡコントローラの構成に
おいて、Ｂreg ，Ｄreg は、１ずつインクリメントさ
れ、Ｆreg は１ずつデクリメントされるため、初期値と
の差の絶対値、すなわち｜Ａreg の内容−Ｂreg の内容
｜，｜Ｃreg の内容−Ｄre g の内容｜，｜Ｅreg の内容
−Ｆreg の内容｜はいずれも等しい。したがって図６に
示すＢreg ，Ｄreg ，Ｆreg に代えて、データをいくつ
転送したかを示すカウンタを１個備えれば十分である。
おいて、Ｂreg ，Ｄreg は、１ずつインクリメントさ
れ、Ｆreg は１ずつデクリメントされるため、初期値と
の差の絶対値、すなわち｜Ａreg の内容−Ｂreg の内容
｜，｜Ｃreg の内容−Ｄre g の内容｜，｜Ｅreg の内容
−Ｆreg の内容｜はいずれも等しい。したがって図６に
示すＢreg ，Ｄreg ，Ｆreg に代えて、データをいくつ
転送したかを示すカウンタを１個備えれば十分である。
【００１６】本発明は、この点に想到することにより完
成されたものであり、上記（３）のカレントレジスタに
現在迄のデータ転送数を表わすデータを格納しておき、
アドレスを出力するにあたっては、アドレスレジスタの
データとカレントレジスタのデータとに基づいて、アド
レスを生成して出力するようにしたものである。このア
ドレスを生成するアドレス生成回路は、例えば単純なア
ダー等で済み、もともと小規模の回路で済むとともに、
図６に示すインクリメンタ／デクリメンタ一個分とほぼ
同様の回路規模であり、このアドレス生成回路は、従来
と比べ回路規模の増大にはほとんど影響はない。上記
（５）の転送数更新回路は、図６に示すデクリメンタ２
０に相当し、上記（６）の転送終了判定回路は、図６に
示す零検出回路３０に相当し、いずれも、従来と比べ回
路規模の増大にはならない。結局、図６に示すＢreg ，
Ｄreg に相当するレジスタが削減された分、同一の回路
機能を実現しながら回路規模の削減が図られる。
成されたものであり、上記（３）のカレントレジスタに
現在迄のデータ転送数を表わすデータを格納しておき、
アドレスを出力するにあたっては、アドレスレジスタの
データとカレントレジスタのデータとに基づいて、アド
レスを生成して出力するようにしたものである。このア
ドレスを生成するアドレス生成回路は、例えば単純なア
ダー等で済み、もともと小規模の回路で済むとともに、
図６に示すインクリメンタ／デクリメンタ一個分とほぼ
同様の回路規模であり、このアドレス生成回路は、従来
と比べ回路規模の増大にはほとんど影響はない。上記
（５）の転送数更新回路は、図６に示すデクリメンタ２
０に相当し、上記（６）の転送終了判定回路は、図６に
示す零検出回路３０に相当し、いずれも、従来と比べ回
路規模の増大にはならない。結局、図６に示すＢreg ，
Ｄreg に相当するレジスタが削減された分、同一の回路
機能を実現しながら回路規模の削減が図られる。
【００１７】尚、本発明において、上記（１）のアドレ
スレジスタは、データ転送元もしくはデータ転送先の代
表アドレスを表わすデータを格納するものであればよ
く、データ転送元とデータ転送先との双方の代表アドレ
スを格納するものである必要はない。これは、図４を参
照して説明したシングルバスサイクル転送の場合、転送
元あるいは転送先のいずれか一方のアドレスを格納して
おけば十分であり、シングルバスサイクル転送専用のＤ
ＭＡコントローラの場合、本発明の上記（１）の要件で
十分だからである。
スレジスタは、データ転送元もしくはデータ転送先の代
表アドレスを表わすデータを格納するものであればよ
く、データ転送元とデータ転送先との双方の代表アドレ
スを格納するものである必要はない。これは、図４を参
照して説明したシングルバスサイクル転送の場合、転送
元あるいは転送先のいずれか一方のアドレスを格納して
おけば十分であり、シングルバスサイクル転送専用のＤ
ＭＡコントローラの場合、本発明の上記（１）の要件で
十分だからである。
【００１８】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のＤＭＡコントローラの一実施例の構成
図、図２は、図１に示すＤＭＡコントローラを用いて、
図７に示すように、メモリの、アドレス７０００ｈ以降
のデータをアドレス８０００ｈ以降に転送する場合のタ
イミングチャートである。
１は、本発明のＤＭＡコントローラの一実施例の構成
図、図２は、図１に示すＤＭＡコントローラを用いて、
図７に示すように、メモリの、アドレス７０００ｈ以降
のデータをアドレス８０００ｈ以降に転送する場合のタ
イミングチャートである。
【００１９】ここには、ＡレジスタＡreg ，Ｃレジスタ
Ｃreg ，ＥレジスタＥreg ，およびＧレジスタＧreg の
４つのレジスタが備えられている。これらの各レジスタ
の役割りは以下のとおりである。 Ａreg ：転送元のアドレスの初期値を記憶しておく転送
元アドレスレジスタ Ｃreg ：転送先のアドレスの初期値を記憶しておく転送
先アドレスレジスタ Ｅreg ：データの予定転送数を表わすデータを格納する
カウントレジスタ Ｇreg ：現在迄のデータ転送数を表わすデータを格納す
るカレントレジスタ ここでは、転送開始に先立ってＧreg にクリア信号ＣＬ
が入力されてそのままＧreg が零にリセットされる。ま
た、ここでは、Ａreg ，Ｃreg ，Ｅreg には、それぞ
れ、データラッチ信号Ｇ１，Ｇ２，Ｇ３が入力され、そ
のタイミングで転送元の初期アドレス７０００ｈ，転送
先の初期アドレス８０００ｈ，予定転送数が格納されて
いるものとする。
Ｃreg ，ＥレジスタＥreg ，およびＧレジスタＧreg の
４つのレジスタが備えられている。これらの各レジスタ
の役割りは以下のとおりである。 Ａreg ：転送元のアドレスの初期値を記憶しておく転送
元アドレスレジスタ Ｃreg ：転送先のアドレスの初期値を記憶しておく転送
先アドレスレジスタ Ｅreg ：データの予定転送数を表わすデータを格納する
カウントレジスタ Ｇreg ：現在迄のデータ転送数を表わすデータを格納す
るカレントレジスタ ここでは、転送開始に先立ってＧreg にクリア信号ＣＬ
が入力されてそのままＧreg が零にリセットされる。ま
た、ここでは、Ａreg ，Ｃreg ，Ｅreg には、それぞ
れ、データラッチ信号Ｇ１，Ｇ２，Ｇ３が入力され、そ
のタイミングで転送元の初期アドレス７０００ｈ，転送
先の初期アドレス８０００ｈ，予定転送数が格納されて
いるものとする。
【００２０】転送が開始されると、セレクト信号Ｓ１に
より、マルチプレクサＭＵＸがＡre g を選択し、Ａreg
に格納された転送元初期アドレス７０００ｈが加算器／
減算器４０に入力される。また加算器４０にはＧreg に
格納された現在までのデータ転送数を表わすデータ（こ
こでは零）も入力され、それらが加算されて、ここでは
７０００ｈがアドレスバスに出力される。これによりメ
モリの７０００ｈのデータがデータバスに出力されＤＭ
Ａコントローラ内の図示しないレジスタに一旦格納され
る。
より、マルチプレクサＭＵＸがＡre g を選択し、Ａreg
に格納された転送元初期アドレス７０００ｈが加算器／
減算器４０に入力される。また加算器４０にはＧreg に
格納された現在までのデータ転送数を表わすデータ（こ
こでは零）も入力され、それらが加算されて、ここでは
７０００ｈがアドレスバスに出力される。これによりメ
モリの７０００ｈのデータがデータバスに出力されＤＭ
Ａコントローラ内の図示しないレジスタに一旦格納され
る。
【００２１】次に、セレクト信号Ｓ１によりＣreg が選
択され、Ｃreg に格納された転送先初期アドレス８００
０ｈにＧreg に格納された値（ここでは零）が加算され
てアドレスバスに出力され、このＤＭＡコントローラに
一旦フェッチしたデータをその転送先アドレスに転送す
る。またこのときＧreg の内容はインクリメンタ５０に
て１だけインクリメントされて、クロックＣＬＫの入力
によりＧreg に書き戻される。また、これとともに、イ
ンクリメンタ５０において１だけインクリメントされた
Ｇreg の値が比較器６０に入力され、その値がＥreg の
内容（予定転送数）と一致するか否かが検出される。一
致していた場合、予定転送数だけデータ転送が行われた
ことになるため、転送を終了する。尚この比較器６０
は、本発明にいう転送終了判定回路の一例に相当する。
択され、Ｃreg に格納された転送先初期アドレス８００
０ｈにＧreg に格納された値（ここでは零）が加算され
てアドレスバスに出力され、このＤＭＡコントローラに
一旦フェッチしたデータをその転送先アドレスに転送す
る。またこのときＧreg の内容はインクリメンタ５０に
て１だけインクリメントされて、クロックＣＬＫの入力
によりＧreg に書き戻される。また、これとともに、イ
ンクリメンタ５０において１だけインクリメントされた
Ｇreg の値が比較器６０に入力され、その値がＥreg の
内容（予定転送数）と一致するか否かが検出される。一
致していた場合、予定転送数だけデータ転送が行われた
ことになるため、転送を終了する。尚この比較器６０
は、本発明にいう転送終了判定回路の一例に相当する。
【００２２】図３は、互いに同一の回路機能を満たす、
従来例と本発明の一例との間の内部レジスタの規模の比
較を示した図である。ここでは、アドレスを記憶してお
く転送元アドレスレジスタ（初期値），転送元アドレス
レジスタ（現在値），転送先アドレスレジスタ（初期
値），転送先アドレスレジスタ（現在値）はいずれも２
０ビットであるとし、転送データ数を定めるカウントレ
ジスタ（予定転送数），カウントレジスタ（現在値），
カウントレジスタはいずれも１６ビットであるとする。
ここで、初期値，予定転送数を格納し、途中でインクリ
メントないしデクリメントされないレジスタ、すなわ
ち、転送元アドレスレジスタ（初期値），転送先アドレ
スレジスタ（初期値），カウントレジスタ（予定転送
数）はラッチで構成することができ、格納された値がイ
ンクリメントもしくはデクリメントされる、転送元アド
レスレジスタ（現在値），転送先アドレスレジスタ（現
在値），カウントレジスタ（現在値），およびカレント
レジスタは、フリップフロップで構成される。ラッチを
６ゲート分、フリップフロップを８ゲート分として計算
すると、図３（Ａ）の従来の場合、 （２０＋２０＋１６）×６＋（２０＋２０＋１６）×８
＝７８４（ゲート） 必要となるが、図３の本発明例の場合、 （２０＋２０＋１６）×６＋１６×８＝４６４（ゲー
ト） で済むことになり、回路規模の削減に大きく寄与するこ
とになる。尚、ここではＤＭＡコントローラの１チャン
ネル分について比較しているが、通常、ＤＭＡコントロ
ーラは、例えば４チャンネル等複数チャンネルを有して
おり、その場合、上記のゲート数にチャンネル数を掛け
算した分だけの回路規模となり、従来例と本発明例とで
はその差が一層顕著となる。
従来例と本発明の一例との間の内部レジスタの規模の比
較を示した図である。ここでは、アドレスを記憶してお
く転送元アドレスレジスタ（初期値），転送元アドレス
レジスタ（現在値），転送先アドレスレジスタ（初期
値），転送先アドレスレジスタ（現在値）はいずれも２
０ビットであるとし、転送データ数を定めるカウントレ
ジスタ（予定転送数），カウントレジスタ（現在値），
カウントレジスタはいずれも１６ビットであるとする。
ここで、初期値，予定転送数を格納し、途中でインクリ
メントないしデクリメントされないレジスタ、すなわ
ち、転送元アドレスレジスタ（初期値），転送先アドレ
スレジスタ（初期値），カウントレジスタ（予定転送
数）はラッチで構成することができ、格納された値がイ
ンクリメントもしくはデクリメントされる、転送元アド
レスレジスタ（現在値），転送先アドレスレジスタ（現
在値），カウントレジスタ（現在値），およびカレント
レジスタは、フリップフロップで構成される。ラッチを
６ゲート分、フリップフロップを８ゲート分として計算
すると、図３（Ａ）の従来の場合、 （２０＋２０＋１６）×６＋（２０＋２０＋１６）×８
＝７８４（ゲート） 必要となるが、図３の本発明例の場合、 （２０＋２０＋１６）×６＋１６×８＝４６４（ゲー
ト） で済むことになり、回路規模の削減に大きく寄与するこ
とになる。尚、ここではＤＭＡコントローラの１チャン
ネル分について比較しているが、通常、ＤＭＡコントロ
ーラは、例えば４チャンネル等複数チャンネルを有して
おり、その場合、上記のゲート数にチャンネル数を掛け
算した分だけの回路規模となり、従来例と本発明例とで
はその差が一層顕著となる。
【００２３】尚、上記実施例は、２バスサイクル転送に
ついての例であるが、シングルバスサイクル転送のみの
単機能のＤＭＡコントローラの場合であっても、本発明
の方が従来例よりも有利である。
ついての例であるが、シングルバスサイクル転送のみの
単機能のＤＭＡコントローラの場合であっても、本発明
の方が従来例よりも有利である。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
同一の回路機能を満足しつつ回路規模の削減が図られた
ＤＭＡコントローラが構成される。
同一の回路機能を満足しつつ回路規模の削減が図られた
ＤＭＡコントローラが構成される。
【図１】本発明のＤＭＡコントローラの一実施例の構成
図である。
図である。
【図２】図１に示すＤＭＡコントローラを用いて、図７
に示すように、メモリの、アドレス７０００ｈ以降のデ
ータを８０００ｈ以降に転送する場合のタイミングチャ
ートである。
に示すように、メモリの、アドレス７０００ｈ以降のデ
ータを８０００ｈ以降に転送する場合のタイミングチャ
ートである。
【図３】互いに同一の回路機能を満たす、従来例と本発
明の一例との間の内部レジスタの規模の比較を示した図
である。
明の一例との間の内部レジスタの規模の比較を示した図
である。
【図４】ＤＭＡコントローラを用いてメモリからＩ／Ｏ
にデータを転送する際のタイミングチャートの一例であ
る。
にデータを転送する際のタイミングチャートの一例であ
る。
【図５】ＤＭＡコントローラを用いてメモリどうしの間
のデータ転送を行なう場合のタイミングチャートの一例
である。
のデータ転送を行なう場合のタイミングチャートの一例
である。
【図６】ＤＭＡコントローラの構成図である。
【図７】メモリアドレス７０００ｈ以降に格納されてい
るデータを、メモリアドレス８０００ｈ以降に転送する
ことを示した模式図である。
るデータを、メモリアドレス８０００ｈ以降に転送する
ことを示した模式図である。
【図８】図７に示す転送を、図６に示すＤＭＡコントロ
ーラで実行する場合のタイミングチャートである。
ーラで実行する場合のタイミングチャートである。
４０ 加算器 ５０ インクリメンタ ６０ 一致検出回路 Ａreg 転送元アドレスレジスタ Ｃreg 転送先アドレスレジスタ Ｅreg カウントレジスタ Ｇreg カレントレジスタ
Claims (2)
- 【請求項１】 データ転送元もしくはデータ転送先の代
表アドレスを表わすデータを格納するアドレスレジスタ
と、 データの予定転送数を表わすデータを格納するカウント
レジスタと、 現在迄のデータ転送数を表わすデータを格納するカレン
トレジスタと、 前記アドレスレジスタに格納されたデータと前記カレン
トレジスタに格納されたデータとに基づいて、次のデー
タの転送元もしくは転送先のアドレスを生成するアドレ
ス生成回路と、 データを転送する毎に前記カレントレジスタに格納され
たデータを更新する転送数更新回路と、 前記カレントレジスタに格納されたデータに基づいて、
前記予定転送数のデータの転送を判定する転送終了判定
回路とを備えたことを特徴とするＤＭＡコントローラ。 - 【請求項２】 前記アドレスレジスタが、データ転送元
の代表アドレスを表わすデータを格納する転送元アドレ
スレジスタと、データ転送先の代表アドレスを表わすデ
ータを格納する転送先アドレスレジスタとの双方から成
り、 前記アドレス生成回路が、前記転送元アドレスレジスタ
に格納されたデータと前記カレントレジスタに格納され
たデータとに基づいて、次のデータの転送元のアドレス
を生成するとともに、前記転送先アドレスレジスタに格
納されたデータと前記カレントレジスタに格納されたデ
ータとに基づいて次のデータの転送先のアドレスを生成
するものであることを特徴とする請求項１記載のＤＭＡ
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07643495A JP3355057B2 (ja) | 1995-03-31 | 1995-03-31 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07643495A JP3355057B2 (ja) | 1995-03-31 | 1995-03-31 | Ｄｍａコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08272734A true JPH08272734A (ja) | 1996-10-18 |
| JP3355057B2 JP3355057B2 (ja) | 2002-12-09 |
Family
ID=13605055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07643495A Expired - Fee Related JP3355057B2 (ja) | 1995-03-31 | 1995-03-31 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355057B2 (ja) |
-
1995
- 1995-03-31 JP JP07643495A patent/JP3355057B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3355057B2 (ja) | 2002-12-09 |
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| TW317615B (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020910 |
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