JPH08272686A - インストラクションの実行順序の一貫性を照合する方法及びシステム - Google Patents

インストラクションの実行順序の一貫性を照合する方法及びシステム

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JPH08272686A
JPH08272686A JP8049954A JP4995496A JPH08272686A JP H08272686 A JPH08272686 A JP H08272686A JP 8049954 A JP8049954 A JP 8049954A JP 4995496 A JP4995496 A JP 4995496A JP H08272686 A JPH08272686 A JP H08272686A
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ブリアン・オクラフカ
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シャーラム・サラミアン
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing

Abstract

(57)【要約】 【課題】 特定のメモリ一貫性モデルを含む複数プロセ
ッサのデータ処理システムのインストラクションの実行
順序の一貫性を照合すること。 【解決手段】 本発明のデータ処理システム中の各プロ
セッサは、複数のプロセッサから、メモリ内の選択され
た単一のアドレスへ、複数の特別値をストアするインス
トラクションを含む複数のインストラクション・ストリ
ームの関連ストリームからのインストラクションを実行
する。特別値の内の１つは、選択されたアドレスから、
データ処理システム内の特定のプロセッサへロードされ
る。ロード処理によって戻された有効値の組は、特定の
メモリ一貫性モデルに従って決定される。特別値と有効
値の組のメンバーとを比較することにより、データ処理
システムのインストラクションの実行順序が照合され
る。ロード・インストラクションによって戻された特別
値を用いて有効値の組が更新される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムの正しい動作を照合する方法及びシステム、より具体
的に言えば、複数のプロセッサを含むデータ処理システ
ムの正しい動作を照合する方法及びシステムに関する。
より詳細に言えば、本発明は複数のプロセッサを含むデ
ータ処理システムにおいて、インストラクションの実行
順序を照合するための方法及びシステムに関する。
【０００２】
【従来の技術】メモリ階層及び大域的にアクセス可能な
主記憶装置を有し、複数のプロセッサを含むデータ処理
システム中において、メモリの整合性（memory coheren
cy）を維持することは、コンピュータ・システムを設計
する際の重要な事項である。複数のプロセッサの内の夫
々のプロセッサが、単一の主記憶装置のメモリ・アドレ
スと関連したデータのローカル・コピーを同時に修正す
る場合、アーキテクチャ的な禁止手段がなければ、メモ
リの整合性の競合が生じる。データ修正をメモリ階層を
介して主記憶装置へ転送する相対的なタイミング動作は
正確には行なわれないから、複数のプロセッサを含むデ
ータ処理システムにおいては、一貫性を持ったデータが
すべてのプロセッサによって検出されることを保証する
一定の方法が必要である。
【０００３】複数のプロセッサを含むデータ処理システ
ム中のメモリの整合性を維持する従来の方法は、各プロ
セッサのインストラクション及び複数のプロセッサ間の
インストラクションの実行順序を指定した一組の規則を
履行するものであり、これはメモリ一貫性モデル（memo
ry consistency model）と呼ばれている。従って、複数
のプロセッサの内の各プロセッサがメモリ・アドレスと
関連したデータを修正するインストラクションを発生し
た時、データ処理システムのメモリ一貫性モデルは、各
プロセッサによって実行される幾つかのインストラクシ
ョンを順序付けることによって縦方向のメモリの整合性
を維持し、そして、複数のプロセッサによって発生され
たインストラクションの実行順序を指定することによっ
て横方向のメモリの整合性を維持する。複数のプロセッ
サを含むデータ処理システムにおいて用いられるメモリ
一貫性モデルのタイプには、ソフトウェア・プログラム
によって規定された厳格な順序でインストラクションの
実行を必要とする実行順序の強い一貫性モデルのタイプ
と、インストラクションの規定された実行順序から逸脱
した順序の実行を可能にする実行順序の弱い一貫性モデ
ルのタイプとがある。
【０００４】複数のプロセッサを含むデータ処理システ
ムの設計及びテストの両方に対して重要な要件は、選択
されたメモリ一貫性モデルの正しい履行を照合すること
である。図１を参照すると、データ処理システム中にお
けるメモリ一貫性モデルの正しい履行を照合するために
用いられる従来の照合方法の高レベルの流れ図が示され
ている。図示されているように、プロセッサによって実
行されるインストラクションの流れを表わしたインスト
ラクション・ストリームは、データ処理システムＦ(ｘ)
と、単純化されて示されているメモリ一貫性モデルｆ'
（ｘ）とに同時に入力される。次に、データ処理システ
ムＦ(ｘ)の出力データと、単純化して示されたメモリ一
貫性モデルｆ'（ｘ）の出力データとを比較することに
よって、メモリ一貫性モデルにより有効データであると
して選択されたデータがデータ処理システムＦ（ｘ）に
よって発生されたか否かを決定する。若しＦ（ｘ）が、
簡略化して示されたメモリ一貫性モデルｆ'（ｘ）によ
って表示されたデータを発生しなければ、そのデータ処
理システムにおいて選択されたメモリ一貫性モデルを履
行した時に生じたアーキテクチャ的なエラーが検出され
る。
【０００５】複数のプロセッサを含むデータ処理システ
ムに対して図１に示した照合方法を適用する場合、図１
の照合方法は、通常「誤り割当て方法（false sharin
g）」と呼ばれている照合方法を用いて実施される。誤
り割当て方法を実施した場合、複数のプロセッサは、ア
ドレス可能メモリ中の同じメモリ・セグメント（例え
ば、同じキャッシュ・ライン）にアクセスすることがで
きるけれども、メモリ・セグメント中の同じデータ・バ
イトにアクセスすることはできない。誤り割当て方法に
おいては、複数のプロセッサによって発生された複数の
インストラクションの実行順序の照合は、小単位のメモ
リ・エレメントに対して行なうことができないから、こ
の誤り割当て方法においては、メモリ一貫性モデルを履
行した時に発生する実行順序違反データの検出につい
て、インストラクションの実行順序の配列には制限があ
る。
【０００６】複数のプロセッサで構成されたデータ処理
システムの環境において、図１に示した照合方法を通常
の方法で実施したときの第２の問題は、照合技術が、通
常、低レベルのシステム事象を監視することによって観
測されるデータに依存していることにより生じる問題で
ある。横方向のメモリの一貫性（整合性）を照合するた
めに、つまり、複数のプロセッサに亙って、インストラ
クションの正しい実行を照合するために、図１に示した
照合モデルに従った通常の照合方法は、単一のメモリ・
アドレスと関連したデータを修正する複数のプロセッサ
によって発生されたインストラクションをストアの正確
な実行完了時間が必要である。然しながら、ストア・イ
ンストラクションの実行完了時間のような低レベルの細
部の情報を、複数のプロセッサの各プロセッサから入手
することは、実際問題としてしばしば不可能である。
【０００７】その結果、複数のプロセッサを含むデータ
処理システムにおいて、インストラクションの実行順序
を照合するための新規な方法及びシステムを与えること
が必要である。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、データ処理システムの正しい動作を照合するための
方法及びシステムを提供することにある。
【０００９】本発明の他の目的は、複数のプロセッサを
含むデータ処理システムの正しい動作を照合するための
方法及びシステムを提供することにある。
【００１０】本発明の他の目的は、複数のプロセッサを
含むデータ処理システムにおいて、インストラクション
の実行順序を照合するための方法及びシステムを提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明は、特定のメモリ
一貫性モデルを有し、複数のプロセッサを含むデータ処
理システムのインストラクションの実行順序を照合する
方法及びシステムを開示するものである。複数のプロセ
ッサを含むデータ処理システム中の各プロセッサは、複
数のプロセッサから、主記憶装置内の選択されたただ１
つのメモリ・アドレスへ、複数個の独特な値をストアす
るインストラクションを含んだ複数のインストラクショ
ン・ストリームの関連ストリームからのインストラクシ
ョンを実行する。複数個の独特な値の内の１つの独特な
値が、選択されたメモリ・アドレスから、データ処理シ
ステム中の特定のプロセッサへロードされる。ロード処
理の結果により戻された有効値の組が、特定されたメモ
リ一貫性モデルに従って決定される。１つの独特な値
と、有効値の組のメンバーとを比較することによって、
複数のプロセッサを含むデータ処理システムのインスト
ラクションの実行順序が照合される。ロード・インスト
ラクションによって戻された独特な値を使用して、有効
値の組が更新される。
【００１２】
【発明の実施の形態】図２を参照すると、本発明の方法
及びシステムを使用するに適した複数のプロセッサを含
むデータ処理システムの良好な実施例が示されている。
図示されているように、データ処理システム１０には、
複数個の中央処理装置（ＣＰＵ）１２が設けられてお
り、各ＣＰＵ１２は基板レベル１（Ｌ１）のキャッシュ
１４を含んでいる。各Ｌ１キャッシュ１４は、そのキャ
ッシュに関連したＣＰＵ１２によって用いられるデータ
のローカル・コピーをストアするための小容量の高速度
メモリで構成されている。ＣＰＵ１２によって要求され
たデータが、そのＣＰＵに関連したＬ１キャッシュ１４
中に常駐していなければ、ＣＰＵ１２は、メモリ階層の
第２レベルに含まれている関連したＬ２キャッシュ１６
から、要求されたデータをロードするよう試行する。図
２に示されているように、各Ｌ２キャッシュ１６は複数
のＣＰＵ１２によって共有することができる。ＣＰＵ１
２によって要求されたデータがそのＣＰＵに関連したＬ
１キャッシュ１４か、またはＬ２キャッシュ１６中に常
駐していない場合、Ｌ２キャッシュ１６は、その要求
を、相互接続ライン２０を通して、Ｌ２キャッシュ１６
の各々に接続されている主記憶装置１８へ差し向ける。
【００１３】ＣＰＵ１２が、そのＣＰＵに関連したＬ１
キャッシュ１４中に常駐するデータのローカル・コピー
を修正した後、ＣＰＵ１２は修正されたデータをＬ１キ
ャッシュ１４にストアし戻す。データ処理システム１０
の中で実行されるメモリ管理プロトコル（例えば、書き
込み及び読み取り管理プロトコル）に従って、修正され
たデータは、同時か、あるいは後で、主記憶装置１８に
コピーし戻す動作が行なわれる時に書き込まれる。各Ｃ
ＰＵ１２は、ストア・インストラクションを発生するこ
とによって主記憶装置１８のメモリ・アドレスに関連し
たデータのローカル・コピーを修正することができるか
ら、データ処理システム１０は、主記憶装置１８内の単
一のメモリ・アドレスと関連したデータを修正するイン
ストラクションの実行順序を特定するメモリ一貫性モデ
ルを用いなければならない。既に説明したように、メモ
リ一貫性モデルは、独立した各ＣＰＵ１２のメモリの縦
方向の一貫性（整合性）と、複数個のＣＰＵ１２の間の
メモリの横方向の一貫性との両方を規定している。デー
タ処理システム１０においてアーキテクチャ的に決めら
れているメモリ一貫性モデルを実施することによって、
メモリ階層を介して転送するデータを修正する処理のタ
イミングの変化から生じるメモリの整合性エラーが除去
される。
【００１４】図３及び図４を参照すると、特定のメモリ
一貫性モデルを持ち、複数のプロセッサを含むデータ処
理システムのインストラクションの実行順序の一貫性を
照合する本発明の方法を説明するための２つの流れ図が
示されている。当業者ならば容易に理解できるように、
図３及び図４に示された方法は、モデル化されたデータ
処理システムの動作を分析するための設計用ツールとし
ても、または、図２に示したデータ処理システム１０の
ような実際のデータ処理システムの設計をテストするた
めのツールとしても用いることができる。例えば、図３
及び図４中に示された処理は、コンピュータでモデル化
された複数のプロセッサを含むデータ処理システム中の
インストラクションの正しい実行順序を照合するために
使用されるコンピュータ支援設計（ＣＡＤ）ソフトウェ
アのツールとして実施することができる。図３及び図４
中に図示された処理は、他の実施例として、複数のプロ
セッサを含む実際のデータ処理システムの正しい動作を
照合するために用いられる診断ツールとして実施するこ
とができる。
【００１５】先ず、図３を参照すると、処理は、ブロッ
ク３０で開始し、その後、各ＣＰＵ１２のためのインス
トラクション・ストリームを形成する、テスト中のデー
タ処理システム（例えば、データ処理システム１０）を
示すブロック３２に進む。各インストラクション・スト
リームは、種々のインストラクション・タイプを含むこ
とができるけれども、主記憶装置１８のメモリ・アドレ
スへデータをストアし、そして、主記憶装置１８のアド
レスからデータをロードするための少なくとも幾つかの
インストラクションを含んでいなければならない。これ
らのインストラクションのタイプは、「ストア」インス
トラクション及び「ロード」インストラクションとして
以下に記載されているけれども、これらのインストラク
ションのタイプは、主記憶装置１８のメモリ・アドレス
からデータをロードし、または、主記憶装置１８のメモ
リ・アドレスへデータをストアするためのＣＰＵ１２の
インストラクションの組の中の種々のインストラクショ
ンを表わすものであることは、当業者であれば容易に理
解できるであろう。本発明は、誤り割当て方法の照合方
法とは異なって、ブロック３２において発生されたイン
ストラクションによって、複数個のＣＰＵ１２から、同
じメモリ・アドレスに向けて発生されたロード・インス
トラクション、またはストア・インストラクションを含
ませることができる。複数個のＣＰＵ１２から単一のメ
モリ・アドレスに向けて発生されたストア・インストラ
クションの実行順序を決定するために、本発明は、未解
決のすべてのストア・インストラクションのオペランド
が独特な値でなければならないと言う制限を課すことに
よって、オペランドをストアするためのデータを任意に
使用することを可能にする。オペランドをストアするた
めに独特なデータ値が使用されるから、本発明は、複数
個のＣＰＵ１２が単一のメモリ・アドレスに向けてスト
ア・インストラクションを発生した時、選択されたメモ
リ・アドレスの内容を単にロードすることによって、イ
ンストラクションの実行順序の照合を行なうことができ
る。従って、本発明は、通常のメモリ一貫性モデルの照
合方法において必要とされるような処理完了時間の監視
の必要性、つまり、各ＣＰＵ１２のためのストア・イン
ストラクションの実行完了時間を監視する必要性を除去
する。然しながら、以下に説明されるように、若しＣＰ
Ｕ１２によって発生されたストア・インストラクション
の実行完了時間が入手可能ならば、本発明は、与えられ
た照合の正確さを強化するために付加的なデータを使用
する。
【００１６】図５を参照すると、本発明と関連して使用
される独特な値を表わすデータ・バイトの良好な実施例
が示されている。データ・バイト５８は８ビットで構成
されており、その８ビットの内のｌｏｇ2Ｎ個のビット
は、Ｎ個のＣＰＵ１２の内のどのＣＰＵがデータ・バイ
ト５８をストア・インストラクションのオペランドとし
て発生したかを特定するＣＰＵ ＩＤ（ＣＰＵの識別
子）により「着色」されている。残りのビットは、単純
に増加する数のような独特なデータを含んでいる。デー
タ・バイト５８は、特定のデータ処理システムによって
必要とされるオペランドの長さを満足させるために、必
要な数だけ複製することができる。図５に示した着色さ
れたデータ・バイト５８は、ブロック３２において発生
された独特なデータ値の良好な実施例であるけれども、
待機中のストア・インストラクションのオペランドが照
合動作時にＣＰＵ１２の間で複製されない限り、任意の
データを用いることができるのは当業者であれば容易に
理解できるであろう。
【００１７】図３に戻って説明を続けると、データ処理
システム１０内の各ＣＰＵ１２の処理は、ブロック３２
からブロック３４に進み、そして、ブロック３４におい
て、ＣＰＵ１２が関連したインストラクション・ストリ
ームを実行する。ＣＰＵ１２によるインストラクション
の実行は、インストラクションの実行が開始された時、
そしてインストラクションの実行が完了した時に発生す
るステップを含む複数個のステップで構成された処理で
あることは当業者であれば容易に理解できるであろう。
ＣＰＵ１２によって、異なったアドレスに向けて発生さ
れたロード・インストラクション及びストア・インスト
ラクションは、プロセッサを通るインストラクションの
実行順序に違反する処理を行なう可能性がないから、下
記に述べる説明は、主記憶装置１８内の単一のメモリ・
アドレスに向けて発生された複数のインストラクション
についての説明である。処理は、図３に示したブロック
３４からブロック３６へ移動し、ブロック３６におい
て、各ＣＰＵ１２は図４に示した監視処理へメッセージ
を転送する。図４は、ブロック３４においてどのような
インストラクションが実行されるかを決定する処理を説
明するための図である。既に説明したように、複数のＣ
ＰＵ１２によって発生されたインストラクションの相対
的な実行完了時間は、実行完了時間の情報の入手可能性
が実行完了時間を監視する手段に依存しているので、入
手できない可能性がある。然しながら、ロード・インス
トラクション及びストア・インストラクションの発生及
び実行完了は、各ＣＰＵ１２と、そのＣＰＵに関連した
キャッシュとの間の通信を傍受することによって容易に
監視することができる。その後、ブロック３６の処理は
ブロック３４の処理に戻つて、インストラクション・ス
トリームの実行を続行する。
【００１８】次に、図４を参照すると、選択されたメモ
リ一貫性モデルを有するデータ処理システムにおけるイ
ンストラクションの実行順序の正しい履行を照合するた
めに、図３に示された処理と同時に動作する処理を説明
するための流れ図が示されている。図４の処理は、図３
に示した処理からのメッセージが受け取られた時にブロ
ック４０において開始し、ブロック４０において、特定
のＣＰＵ１２によってどのインストラクションが発生さ
れたか、あるいは、どのインストラクションの実行が完
了されたかを表示し、更に、若しあればそのインストラ
クションのオペランド値を表示する。各ＣＰＵ１２によ
って転送されたメッセージ中の情報を用いて、ブロック
４２の処理は、各インストラクション・ストリーム中の
インストラクション（及び関連したオペランド）の実行
順序を記録したインストラクションの待ち行列を作成す
る。次に、処理は、ストア・インストラクションが実行
されたことを特定するメッセージがブロック４０におい
て受け取られたか否かを決定するブロック４４に進む。
ブロック４４において、若しインストラクションがスト
ア・インストラクションであることを、そのメッセージ
が表示したならば、処理はブロック４４からブロック４
６に進む。
【００１９】ブロック４６は、主記憶装置１８中の選択
されたメモリ・アドレスのための有効なデータ値（有効
値）の組を更新するために、データ処理システム１０に
おいて実施されたメモリ一貫性モデルを、ブロック４２
において作成されたインストラクションの待ち行列に対
して適用する処理を示している。順次処理式の一貫性モ
デルを用いたデータ処理システムにおいて、強い一貫性
モデルを使用したシステムは厳密な経時的順序でインス
トラクションを実行するから、有効値の組は単数である
ことは当業者であれば容易に理解できるであろう。従っ
て、若し現在のストア・インストラクションの実行が完
了したならば、そのメモリ・アドレスの有効値は、現在
のストア・インストラクションのオペランドである。然
しながら、インストラクションの実行順序から逸脱する
ことのできる弱い一貫性モデルを実行するデータ処理シ
ステムにおいては、インストラクションの実行完了順序
がメモリ一貫性モデルによって予め決められていないか
ら、多くの有効値を持つことができる。特定のＣＰＵ１
２に対して、ブロック４６において決定された有効値の
組は、そのＣＰＵ１２によって完了された最後のストア
・インストラクション（即ち現在のストア・インストラ
クション）と、その特定のＣＰＵ１２に対するロードに
よって照合された他のＣＰＵ１２によって完了された最
後のストア・インストラクションと、他のＣＰＵ１２か
らの待機中のストア・インストラクションとを含んでい
る。特定のＣＰＵ１２によって完了された前のストア・
インストラクションのオペランドの値は、有効値の組か
ら除去することができる。何故ならば、これらのオペラ
ンドの値は、現在のストア・インストラクションのオペ
ランドの値によって書き重ねられているからである。そ
の後、処理はブロック５４において終了する。
【００２０】ブロック４４に戻って説明を続けると、若
しブロック４０において受け取ったメッセージがストア
・インストラクションでなければ、処理は、ブロック４
７に進んで、メッセージに含まれたインストラクション
がロード・インストラクションであるか否かを決定す
る。若しロード・インストラクションを含んでいなけれ
ば、処理はブロック５４において終了する。然しなが
ら、ブロック４０のメッセージによって特定されたイン
ストラクションがロード・インストラクションであれ
ば、処理は、ブロック４８に進み、ブロック４８におい
て、ロード・インストラクションによって、ロード・イ
ンストラクションを実行したＣＰＵ１２に戻された値
が、そのＣＰＵ１２のためにブロック４６において作成
された有効値の組の中に含まれているか否かが決定され
る。若しロード・インストラクションによって戻された
値が有効値の組の中に存在しなければ、ブロック５０に
おいて、インストラクションの実行順序からの逸脱を示
すエラーが通知される。例えば、若し本発明がＣＡＤツ
ールにおいて実施されたならば、ブロック５０におい
て、そのＣＡＤプログラムは、モデル化されたデータ処
理システム中の特定のエラーが検出されたことをユーザ
に通知する。然しながら、若しロード・インストラクシ
ョンによって戻された値が有効値の組の中に存在すれ
ば、処理はブロック５２に進み、ブロック５２におい
て、選択されたメモリ・アドレスからロードされたオペ
ランドを持つインストラクションの以前に完了している
ことが知られているストア・インストラクションのオペ
ランドを除去することによって、選択されたメモリ・ア
ドレスの有効値の組を更新する。従って、選択されたメ
モリ・アドレスへ有効値の組をロードすることが、待機
中の複数のインストラクションの内のどのインストラク
ションを最後に完了したかを表わすので、図５に示した
データ・バイト５８のようなストア・インストラクショ
ンのオペランドの独特な値を用いることによって、有効
値の組のメンバーを選出することができるのは当業者で
あれば容易に理解できるであろう。各ＣＰＵ１２によっ
て発生されたすべてのストア・インストラクションの相
対的な完了時間が、例えばコンピュータでモデル化され
た複数のプロセッサを含むデータ処理システムにおいて
入手可能である場合、関連したストア・インストラクシ
ョンがロード・インストラクションの前に完了した他の
インストラクションの前に完了したことを知っているス
トア・インストラクションの有効値の組からすべてのメ
ンバーを除去することによって、有効値の組の寸法は、
更に縮小することが可能である。次に、処理は、ブロッ
ク５２からブロック５４に進んで終了する。
【００２１】次に、図６に示された３つのプロセッサを
有するデータ処理システムのインストラクションの実行
順序が照合される例を参照して、図３及び図４に示した
本発明の方法を以下に説明する。図示されているよう
に、図３のブロック３２において発生されたインストラ
クション・ストリーム６０、６２及び６４は、ＣＰＵ
０、ＣＰＵ１及びＣＰＵ２によって夫々実行される。各
インストラクション・ストリーム中のインストラクショ
ンを表わす記号には、インストラクション・ストリーム
番号を表わす第１の添字と、インストラクション・スト
リーム内のインストラクションの位置を判別する第２の
添字とが添付されている。次に、ストア・インストラク
ションＳＴt02、ロード・インストラクションＬＤt14、
ストア・インストラクションＳＴt12、ＳＴt13及びＳＴ
t23は発生されているが、未だ完了されておらず、そし
て、ロード・インストラクションＬＤt03は、図３のブ
ロックにおいてＣＰＵ０によって完了された時に照合ポ
イントとして選択されたものと仮定する。既に説明した
ように、ロード・インストラクションＬＤt03の実行
は、図４で示された処理を開始するメッセージの転送を
発生する。
【００２２】図４のブロック４２において、ロード・イ
ンストラクションＬＤt03はインストラクション・スト
リーム６０に対応するインストラクションの待ち行列に
加えられる。次に、処理は、ブロック４２からブロック
４４に進み、ブロック４４において、ロード・インスト
ラクションＬＤt03はストア・インストラクションであ
るか否かが決定される。ＬＤt03はロード・インストラ
クションなので、処理は、ブロック４４からブロック４
７を経てブロック４８に進み、ブロック４８において、
ロード・インストラクションＬＤt03によって戻された
値は、ブロック４６において前に作成されたＣＰＵ０の
有効値の組のメンバーであるか否かが決定される。
【００２３】図示された実施例において、テスト中の複
数のプロセッサを含むデータ処理システムは、下記の規
則によって規定された弱い一貫性モデルを用いている。 （１） 同じＣＰＵから、異なったメモリ・アドレスへ
向けられたロード・インストラクション及びストア・イ
ンストラクションは、任意の順序で実行できる。 （２） ＣＰＵから特定のアドレスへ向けられたロード
・インストラクションは、同じＣＰＵから同じメモリ・
アドレスへ向けられたストア・インストラクションが完
了するまで待機する。 （３） 異なったＣＰＵからのロード・インストラクシ
ョン及びストア・インストラクションは、小単位のロー
ド動作またはストア動作のような同期ポイントが存在し
なければ、任意の順序で実行することができる。
【００２４】従って、前のストア・インストラクション
の完了時間が未知の場合、各プロセッサの有効値の組を
作成する一般法則は、下記の論理式で示される。
【００２５】Ｖ（ＬＤit）＝ＳＴitLast∪（∀（ｊ≠
ｉ））［ＳＴjNV∪ＳＴjL］
【００２６】上記の数式において、ＬＤit ＝ 時間ｔ
におけるＣＰＵiからのロード・インストラクションで
あり、Ｖ（ＬＤit） ＝ ロード・インストラクション
ＬＤitによって戻された値であり、ＳＴitLast ＝ 時
間ｔ以前の、ＣＰＵiからの最後のストア・インストラ
クションであり、ＳＴjNV ＝ 時間ｔ以前の、ＣＰＵj
から発生されたすべてのストア・インストラクションで
あるが、しかしＣＰＵiにおいて照合されていないスト
ア・インストラクションであり、ＳＴjL ＝ ＣＰＵi
によって発生されたロード・インストラクションによっ
て完了された時、照合されたＣＰＵjからの最後のスト
ア・インストラクションである。
【００２７】図６に示したインストラクション・ストリ
ーム６０乃至６４に関する有効値の組を作成するため
に、若しＶ（ＬＤt03）＝ＳＴt02∪（∀（ｊ≠０））
［ＳＴjN V∪ＳＴjL］が与えられれば、上記の論理式で
表わした規則を適用して有効値の組が決定できる。従っ
て、インストラクション・ストリーム６０乃至６４を検
査することによって、ロード・インストラクションＬＤ
t03の有効値の組はストア・インストラクション｛ＳＴ
t13；ＳＴt12；ＳＴt23；ＳＴt02｝であることは明らか
である。然しながら、若しストア・インストラクション
の完了時間が入手可能ならば、有効値の組の基数（card
inality）を減少することができる。例えば、若しスト
ア・インストラクションＳＴt02及びＳＴt23の両方がロ
ード・インストラクションＬＤt03の前に完了され、そ
してＳＴt23がＳＴt02の前に完了されたならば、ＬＤ
t03の有効値の組はＳＴt13及びＳＴt12で構成される。
【００２８】図４のブロック４８において、選択された
メモリ・アドレスからロードされた値は、ブロック４６
においてＣＰＵ０のために作成された有効値の組と比較
される。若しロードされた値が有効値の組の中になけれ
ば、テスト中のデータ処理システムのインストラクショ
ンの実行順序のエラーが検出され、処理はブロック５０
において終了する。然しながら、若しデータ処理システ
ムのインストラクションの実行順序が照合されたなら
ば、処理は、ブロック５２における有効値の組を更新す
るために、ロード・インストラクションによって戻され
た値を使用する。若しロード・インストラクションによ
って戻された値がＣＰＵi（即ち、ＣＰＵ０）によって
発生された最後のストア・インストラクションであれ
ば、有効値の組は、最後のストア・インストラクション
（ＳＴitLast）の値を除外し、ＣＰＵiから発生された
ストア・インストラクションのオペランドであった有効
値の組からの値を除去することによって、ブロック５２
において更新される。若しロード・インストラクション
によって戻された値がＣＰＵiからの最後のストア・イ
ンストラクションでなければ、有効値の組は、ロード・
インストラクションの前にＣＰＵiからのストア・イン
ストラクションであった有効値の組からすべての値を除
去することによって更新される。従って、図６に示され
た実施例において、若しロード・インストラクションＬ
Ｄt03によって戻された値がストア・インストラクショ
ンＳＴt02であれば、この処理によって、ストア・イン
ストラクションＳＴt02は完了しているが、しかしスト
ア・インストラクションＳＴt13、ＳＴt12及びＳＴt23
の状態は未知であることが決定される。従って、有効値
の組は、ＣＰＵ0によって発生されたストア・インスト
ラクションのすべてのオペランドを無視することによっ
て更新される（但しＳＴt02を除く）。図示の実施例に
おいて、この場合に無視される値はなく、そして、ＣＰ
Ｕ0からの、後続するロード・インストラクションＬＤ
t04の検知し得る有効値の組はストア・インストラクシ
ョン｛ＳＴt13、ＳＴt12、ＳＴt23、ＳＴt02｝を残す。
他方、若しロード・インストラクションＬＤt03によっ
て戻された値がＳＴt13であれば、処理は、ストア・イ
ンストラクションＳＴt13がＳＴt12及びＳＴt02の後で
完了したことを決定する。従って、ＣＰＵ0のための有
効値の組は、ストア・インストラクションＳＴt02及び
ＳＴt12を削除することによって更新され、有効値の組
はストア・インストラクション｛ＳＴt13、ＳＴt23｝を
残す。
【００２９】以上説明してきたように、本発明は複数の
プロセッサを含むデータ処理システムにおけるインスト
ラクションの実行順序を照合するための方法及びシステ
ムを与える。本発明は、ストア・インストラクションの
完了時間を監視するためのデータ処理システムを必要と
することなく、選択されたメモリ一貫性モデルの履行を
照合することができるという利点を持っている。然しな
がら、若しストア・インストラクションの完了時間が入
手可能ならば、本発明は、データ処理システムにおける
正しい実行順序の決定結果をより正確に描くために付加
的な情報を利用する。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３１】（１）主記憶装置と、複数個のプロセッサ
とを含み、上記複数個のプロセッサの各々が関連インス
トラクション・ストリームからのインストラクションを
実行するマルチプロセッサ・データ処理システムにおい
て、特定のメモリ一貫性モデルによってインストラクシ
ョンの実行順序の一貫性を照合するための方法であっ
て、上記複数個のプロセッサから、上記主記憶装置内の
選択された単一のメモリ・アドレスに複数個の独特な値
をストアするステップと、上記選択された単一のメモリ
・アドレスから、上記複数個のプロセッサの内の特定の
プロセッサに上記複数個の独特な値の内の１つの独特な
値をロードするステップと、上記特定のメモリ一貫性モ
デルに従って上記ロードするステップによって戻される
有効値の組を決定するステップと、上記インストラクシ
ョンの実行順序が照合されるように、上記複数個の独特
な値の内の上記１つの独特な値と、上記有効値の組のメ
ンバーとを比較するステップとを含むインストラクショ
ンの実行順序の一貫性を照合する方法。 （２）上記複数個の独特な値の内の上記１つの独特な値
が上記有効値の組のメンバーではないことを、上記比較
するステップで決定したことに応答して、上記インスト
ラクションの実行順序が不適切であることを表示するス
テップを含む（１）に記載のインストラクションの実行
順序の一貫性を照合する方法。 （３）上記有効値の組中の他の独特な値に対応するスト
ア・インストラクションの前に完了したことが知られて
いるストア・インストラクションに対応する各独特な値
を、上記有効値の組から除去するステップを含む（１）
に記載のインストラクションの実行順序の一貫性を照合
する方法。 （４）上記複数個のプロセッサの内のどのプロセッサが
上記１つの独特な値を上記選択されたメモリ・アドレス
にストアしたかを特定する識別子によってエンコードさ
れたデータを、上記複数個の独特な値の内の１つの独特
な値が含んでいることを特徴とする（１）に記載のイン
ストラクションの実行順序の一貫性を照合する方法。 （５）複数個のプロセッサを含む上記データ処理システ
ムはインストラクションの実行順序の弱い一貫性モデル
を用いることを特徴とする（１）に記載のインストラク
ションの実行順序の一貫性を照合する方法。 （６）上記有効値の組は、上記特定のプロセッサによっ
て発生された最も近くに発生されたストア・インストラ
クションに関連した独特な値と、上記特定のプロセッサ
以外の、上記複数個のプロセッサの内のプロセッサによ
って発生された、完了するよう照合されていないストア
・インストラクションに関連したすべての独特な値と、
上記特定のプロセッサによって発生されたロード・イン
ストラクションによって完了した時に照合された上記特
定のプロセッサ以外の、上記複数個のプロセッサの内の
各プロセッサによって発生された最後のストア・インス
トラクションに関連した独特な値とを含んでいることを
特徴とする（５）に記載のインストラクションの実行順
序の一貫性を照合する方法。 （７）主記憶装置と、複数個のプロセッサとを含み、特
定のメモリ一貫性モデルによってインストラクションの
実行順序の一貫性を照合するためのデータ処理システム
であって、上記複数個のプロセッサの各々が関連インス
トラクション・ストリームからのインストラクションを
実行するデータ処理システムにおいて、上記複数個のプ
ロセッサから、上記主記憶装置内の選択された単一のメ
モリ・アドレスに複数個の独特な値をストアする手段
と、上記選択された単一のメモリ・アドレスから、上記
複数個のプロセッサの内の特定のプロセッサに上記複数
個の独特な値の内の１つの独特な値をロードする手段
と、上記特定のメモリ一貫性モデルに従って上記ロード
する手段によって戻される有効値の組を決定する手段
と、上記インストラクションの実行順序が照合されるよ
うに、上記複数個の独特な値の内の上記１つの独特な値
と、上記有効値の組のメンバーとを比較する手段とを含
むインストラクションの実行順序の一貫性を照合するシ
ステム。 （８）上記複数個の独特な値の内の上記１つの独特な値
が上記有効値の組のメンバーではないことを、上記比較
する手段により決定したことに応答して、上記インスト
ラクションの実行順序が不適切であることを表示する手
段を含む（７）に記載のインストラクションの実行順序
の一貫性を照合するシステム。 （９）上記有効値の組中の他の独特な値に対応するスト
ア・インストラクションの前に完了したことが知られて
いるストア・インストラクションに対応する各独特な値
を、上記有効値の組から除去する手段を含む（７）に記
載のインストラクションの実行順序の一貫性を照合する
システム。 （１０）上記複数個のプロセッサの内のどのプロセッサ
が上記１つの独特な値を上記選択されたメモリ・アドレ
スにストアしたかを特定する識別子によってエンコード
されたデータを、上記複数個の独特な値の内の上記１つ
の独特な値が含んでいることを特徴とする（７）に記載
のインストラクションの実行順序の一貫性を照合するシ
ステム。 （１１）複数個のプロセッサを含む上記データ処理シス
テムはインストラクションの実行順序の弱い一貫性モデ
ルを用いることを特徴とする（７）に記載のインストラ
クションの実行順序の一貫性を照合するシステム。 （１２）上記有効値の組は、上記特定のプロセッサによ
って発生された最も近くに発生されたストア・インスト
ラクションに関連した独特な値と、上記特定のプロセッ
サ以外の、上記複数個のプロセッサの内のプロセッサに
よって発生された、完了するよう照合されていないスト
ア・インストラクションに関連したすべての独特な値
と、上記特定のプロセッサによって発生されたロード・
インストラクションによって完了した時に照合された上
記特定のプロセッサ以外の、上記複数個のプロセッサの
内の各プロセッサによって発生された最後のストア・イ
ンストラクションに関連した独特な値とを含んでいるこ
とを特徴とする（１１）に記載のインストラクションの
実行順序の一貫性を照合するシステム。
【図面の簡単な説明】
【図１】１つのプロセッサしか含んでいないデータ処理
システムにおいてインストラクションの実行順序を照合
する従来の方法を説明するための高レベルの流れ図であ
る。
【図２】本発明の方法及びシステムを適用した本発明の
良好な実施例を説明するためのブロック図である。
【図３】複数のプロセッサを含むデータ処理システムに
おいてインストラクションの実行順序を照合するための
本発明の方法を説明するための流れ図である。
【図４】複数のプロセッサを含むデータ処理システムに
おいてインストラクションの実行順序を照合するための
本発明の方法を説明するための流れ図である。
【図５】図３及び図４に示した本発明の方法に利用する
ための特別データの例を説明するための図である。
【図６】本発明の方法及びシステムに従った複数のプロ
セッサを含むデータ処理システムにおいてインストラク
ションの正しい実行順序を照合するために用いられる３
つのインストラクション・ストリームを例示した図であ
る。
【符号の説明】
１０ データ処理システム １２ 中央処理装置（ＣＰＵ） １４ レベル１（Ｌ１）キャッシュ １６ レベル２（Ｌ２）キャッシュ １８ 主記憶装置 ２０ 相互接続ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブリアン・オクラフカ アメリカ合衆国 78759 テキサス州、オ ースチン、ハンギング・クリフ・コーブ 5421 (72)発明者 アビジィット・サハ アメリカ合衆国 78731 テキサス州、オ ースチン、ノースヒルズ・ドライブ、ナン バー・スリーハンドレッド・フォーティ・ ワン3456 (72)発明者 シャーラム・サラミアン アメリカ合衆国 78759 テキサス州、オ ースチン、スパイスウッド・メサ 10219

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 主記憶装置と、複数個のプロセッサとを
    含み、上記複数個のプロセッサの各々が関連インストラ
    クション・ストリームからのインストラクションを実行
    するマルチプロセッサ・データ処理システムにおいて、
    特定のメモリ一貫性モデルによってインストラクション
    の実行順序の一貫性を照合するための方法であって、 上記複数個のプロセッサから、上記主記憶装置内の選択
    された単一のメモリ・アドレスに複数個の独特な値をス
    トアするステップと、 上記選択された単一のメモリ・アドレスから、上記複数
    個のプロセッサの内の特定のプロセッサに上記複数個の
    独特な値の内の１つの独特な値をロードするステップ
    と、 上記特定のメモリ一貫性モデルに従って上記ロードする
    ステップによって戻される有効値の組を決定するステッ
    プと、 上記インストラクションの実行順序が照合されるよう
    に、上記複数個の独特な値の内の上記１つの独特な値
    と、上記有効値の組のメンバーとを比較するステップと
    を含むインストラクションの実行順序の一貫性を照合す
    る方法。
  2. 【請求項２】 上記複数個の独特な値の内の上記１つの
    独特な値が上記有効値の組のメンバーではないことを、
    上記比較するステップで決定したことに応答して、上記
    インストラクションの実行順序が不適切であることを表
    示するステップを含む請求項１に記載のインストラクシ
    ョンの実行順序の一貫性を照合する方法。
  3. 【請求項３】 上記有効値の組中の他の独特な値に対応
    するストア・インストラクションの前に完了したことが
    知られているストア・インストラクションに対応する各
    独特な値を、上記有効値の組から除去するステップを含
    む請求項１に記載のインストラクションの実行順序の一
    貫性を照合する方法。
  4. 【請求項４】 上記複数個のプロセッサの内のどのプロ
    セッサが上記１つの独特な値を上記選択されたメモリ・
    アドレスにストアしたかを特定する識別子によってエン
    コードされたデータを、上記複数個の独特な値の内の１
    つの独特な値が含んでいることを特徴とする請求項１に
    記載のインストラクションの実行順序の一貫性を照合す
    る方法。
  5. 【請求項５】 複数個のプロセッサを含む上記データ処
    理システムはインストラクションの実行順序の弱い一貫
    性モデルを用いることを特徴とする請求項１に記載のイ
    ンストラクションの実行順序の一貫性を照合する方法。
  6. 【請求項６】 上記有効値の組は、上記特定のプロセッ
    サによって発生された最も近くに発生されたストア・イ
    ンストラクションに関連した独特な値と、上記特定のプ
    ロセッサ以外の、上記複数個のプロセッサの内のプロセ
    ッサによって発生された、完了するよう照合されていな
    いストア・インストラクションに関連したすべての独特
    な値と、上記特定のプロセッサによって発生されたロー
    ド・インストラクションによって完了した時に照合され
    た上記特定のプロセッサ以外の、上記複数個のプロセッ
    サの内の各プロセッサによって発生された最後のストア
    ・インストラクションに関連した独特な値とを含んでい
    ることを特徴とする請求項５に記載のインストラクショ
    ンの実行順序の一貫性を照合する方法。
  7. 【請求項７】 主記憶装置と、複数個のプロセッサとを
    含み、特定のメモリ一貫性モデルによってインストラク
    ションの実行順序の一貫性を照合するためのデータ処理
    システムであって、上記複数個のプロセッサの各々が関
    連インストラクション・ストリームからのインストラク
    ションを実行するデータ処理システムにおいて、 上記複数個のプロセッサから、上記主記憶装置内の選択
    された単一のメモリ・アドレスに複数個の独特な値をス
    トアする手段と、 上記選択された単一のメモリ・アドレスから、上記複数
    個のプロセッサの内の特定のプロセッサに上記複数個の
    独特な値の内の１つの独特な値をロードする手段と、 上記特定のメモリ一貫性モデルに従って上記ロードする
    手段によって戻される有効値の組を決定する手段と、 上記インストラクションの実行順序が照合されるよう
    に、上記複数個の独特な値の内の上記１つの独特な値
    と、上記有効値の組のメンバーとを比較する手段とを含
    むインストラクションの実行順序の一貫性を照合するシ
    ステム。
  8. 【請求項８】 上記複数個の独特な値の内の上記１つの
    独特な値が上記有効値の組のメンバーではないことを、
    上記比較する手段により決定したことに応答して、上記
    インストラクションの実行順序が不適切であることを表
    示する手段を含む請求項７に記載のインストラクション
    の実行順序の一貫性を照合するシステム。
  9. 【請求項９】 上記有効値の組中の他の独特な値に対応
    するストア・インストラクションの前に完了したことが
    知られているストア・インストラクションに対応する各
    独特な値を、上記有効値の組から除去する手段を含む請
    求項７に記載のインストラクションの実行順序の一貫性
    を照合するシステム。
  10. 【請求項１０】 上記複数個のプロセッサの内のどのプ
    ロセッサが上記１つの独特な値を上記選択されたメモリ
    ・アドレスにストアしたかを特定する識別子によってエ
    ンコードされたデータを、上記複数個の独特な値の内の
    上記１つの独特な値が含んでいることを特徴とする請求
    項７に記載のインストラクションの実行順序の一貫性を
    照合するシステム。
  11. 【請求項１１】 複数個のプロセッサを含む上記データ
    処理システムはインストラクションの実行順序の弱い一
    貫性モデルを用いることを特徴とする請求項７に記載の
    インストラクションの実行順序の一貫性を照合するシス
    テム。
  12. 【請求項１２】 上記有効値の組は、上記特定のプロセ
    ッサによって発生された最も近くに発生されたストア・
    インストラクションに関連した独特な値と、上記特定の
    プロセッサ以外の、上記複数個のプロセッサの内のプロ
    セッサによって発生された、完了するよう照合されてい
    ないストア・インストラクションに関連したすべての独
    特な値と、上記特定のプロセッサによって発生されたロ
    ード・インストラクションによって完了した時に照合さ
    れた上記特定のプロセッサ以外の、上記複数個のプロセ
    ッサの内の各プロセッサによって発生された最後のスト
    ア・インストラクションに関連した独特な値とを含んで
    いることを特徴とする請求項１１に記載のインストラク
    ションの実行順序の一貫性を照合するシステム。
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