JPH08256294A

JPH08256294A - 撮像装置

Info

Publication number: JPH08256294A
Application number: JP7058603A
Authority: JP
Inventors: Tatsuro Abe; 達朗阿部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-17
Filing date: 1995-03-17
Publication date: 1996-10-01

Abstract

(57)【要約】【目的】撮像素子からの映像信号のフリッカー補正を
行う。【構成】撮像素子からの映像信号をデジタル信号に変
換し、これをフィールド積分した積分データＡと第１の
Ｆ／Ｆ２５の出力を加算器２３で加算する。第１のＦ／
Ｆ２５は、ｍフィールドの間に１度発生する第１のクロ
ックパルスに同期してデータを保持する。除算回路２７
は、フリッカー周期以上の周期をもつ第２のクロックパ
ルス間に存在する第１のクロックパルスの個数ｎで、第
１のＦ／Ｆ２５の出力を割算し、これを第２のＦ／Ｆ２
９は第２のクロックパルスに同期してホールドする。除
算回路３１は、積分データＡに対する第２のＦ／Ｆ２９
の出力Ｂの比を算出し、この比をフリッカー補正量とし
て前記デジタル信号の利得制御に用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、蛍光灯フリッカーを抑
圧する撮像装置に関する。

【０００２】

【従来の技術】図１３に、従来の撮像装置の構成を示
す。この従来例は、５０Ｈｚ電源で点灯された蛍光灯を
照明光とする被写体を５９．９４フィールド／秒のテレ
ビジョン方式の撮像装置で撮影したときに生じるフリッ
カーをデジタル回路で抑圧するものである。

【０００３】自動利得制御回路（ＡＧＣ）２０３は、入
力端子２０１に入力された固体撮像素子からの映像信号
の利得を制御した後、アナログ・デジタル変換器（Ａ／
Ｄ）２０５に出力する。入力端子２０１に入力される映
像信号は、３フィールドを１周期とする蛍光フリッカー
成分を含んでいる。アナログ・デジタル変換器２０５
は、入力をデジタル信号に変換して、信号処理回路２０
７に供給する。信号処理回路２０７は、所定の処理を行
う。

【０００４】アナログ・デジタル変換器２０５のデジタ
ル信号は、また第１のスイッチ手段２１７の入力端子に
供給される。第１のスイッチ手段２１７は、３フィール
ド繰返しパルスによって制御され、第１乃至第３のフィ
ールド積分回路２０９乃至２１３に対し順次１フィール
ド分のデジタル信号を供給する。

【０００５】第１乃至第３のフィールド積分回路２０９
乃至２１３は、それぞれ１フィールド分のデジタル信号
の積分をとり、その積分データを加算平均回路２１５に
供給する。加算平均回路２１５は、第１乃至第３のフィ
ールド積分回路２０９乃至２１３からの積分データの加
算平均を算出し、比較回路２２１に供給する。

【０００６】第２のスイッチ手段２１９は、３フィール
ド繰返しパルスによって制御され、第１乃至第３のフィ
ールド積分回路２０９乃至２１３の積分データを１フィ
ールド毎に順次取り出し、比較回路２２１に供給する。
比較回路２２１は、第２のスイッチ手段２１９からの積
分データに対する加算平均回路２１５からの加算平均値
の比を算出し、デジタル・アナログ変換器（Ｄ／Ａ）２
２３に供給する。デジタル・アナログ変換器２２３は、
入力をアナログ信号に変換し、このアナログ信号を自動
利得制御回路２０３の制御信号としてフィードバックす
ることにより、フリッカー成分を抑圧している。

【０００７】上記した従来例では、５０Ｈｚ電源で点灯
された蛍光灯を照明光とする被写体の場合には効果があ
る。しかしながら、６０Ｈｚ電源で点灯された蛍光灯を
照明光とする被写体を、５９．９４フィールド／秒方式
の撮像装置で撮像したときに生じる低周波、即ち（１／
８．３３）Ｈｚのフリッカーを抑圧できない。

【０００８】また、メカアイリス等による絞り制御装置
を備えた操像装置では、絞りの応答の方が速いため上記
低周波のフリッカーを抑圧することが出来るが、安価な
電子シャッターのみによる絞り制御の撮像装置は上記周
波数のフリッカーを抑圧出来ず不快な画像を生成してし
まう。

【０００９】

【発明が解決しようとする課題】従来例のフリッカー抑
圧は、５０Ｈｚ電源で点灯された蛍光灯を照明光とする
被写体の場合には効果があるものの、６０Ｈｚ電源で点
灯された蛍光灯を照明光とする被写体の場合には効果が
ない。また、安価な電子シャッターによる絞り制御の場
合には、上記低周波のフリッカー成分を抑圧できず不快
な画像を生成してしまうという欠点が有った。

【００１０】本発明は、メカアイリス或いは電子シャッ
ターによる絞り制御にかかわらず、５０Ｈｚ及び６０Ｈ
ｚで駆動の蛍光灯下でフリッカー成分を抑圧する撮像装
置を提供することを目的とする。

【００１１】

【課題を解決するための手段】

（第１の構成例）撮像素子からの出力信号を、アナログ
・デジタル変換手段によりデジタル信号化し、このデジ
タル信号を信号処理回路を用いて信号処理を行う撮像装
置において、前記アナログ・デジタル変換手段の出力或
いは前記信号処理回路の途中の信号或いは前記信号処理
回路の出力を少なくとも１フィールド期間積分する積分
手段と、クロックパルスを発生するクロックパルス生成
手段と、前記クロックパルス生成手段からの前記クロッ
クパルスのタイミングで前記積分手段の積分データから
フリッカー補正量を生成するフリッカー補正量生成手段
と、前記フリッカー補正量生成手段からのフリッカー補
正量により、前記アナログ・デジタル変換手段の出力或
いは前記信号処理回路の途中の信号或いは前記信号処理
回路の出力を利得制御する乗算手段と、を具備する。

【００１２】（第２の構成例）撮像素子からの出力信号
を自動利得制御手段で利得制御した後、アナログ・デジ
タル変換手段によりデジタル信号化し、このデジタル信
号を信号処理回路を用いて信号処理を行う撮像装置にお
いて、前記アナログ・デジタル変換手段の出力或いは前
記信号処理回路の途中の信号或いは前記信号処理回路の
出力を少なくとも１フィールド期間積分する積分手段
と、クロックパルスを発生するクロックパルス発生手段
と、前記クロックパルス発生手段からのクロックパルス
のタイミングで前記積分手段の積分データからフリッカ
ー補正量を生成するフリッカー補正量生成手段と、前記
フリッカー補正量生成手段からのフリッカー補正量をア
ナログ信号に変換するデジタル・アナログ変換手段と、
を具備し、前記デジタル・アナログ変換手段の出力によ
り前記自動利得制御手段の利得を制御する。

【００１３】（第３の構成例）撮像素子からの出力信号
を、アナログ・デジタル変換手段によりデジタル信号化
し、このデジタル信号を信号処理回路を用いて信号処理
を行う撮像装置において、前記アナログ・デジタル変換
手段の出力或いは前記信号処理回路の途中の信号或いは
前記信号処理回路の出力を少なくとも１フィールド期間
積分する積分手段と、前記積分手段の積分データをサン
プリングする周期ｔ１とフリッカー周期の整数倍の期間
ｔ２（ｔ２＞ｔ１）と基準値ｋを初期設定する第１の工
程と、ｔ１期間に１度サンプリングした前記積分データ
と前回のｔ１時間で算出した平均値と選択した最大値と
最小値とから改めて平均値の算出と最大値と最小値の選
択をやり直して、第１のメモリ手段の平均値と最大値と
最小値の内容を更新する動作をｔ２の期間繰り返す第２
の工程と、ｔ２の期間経過後前記第１のメモリの平均値
と最大値と最小値の内容を第２のメモリにコピーした後
初期化する第３の工程と、前記積分手段の積分データと
前記第２のメモリに記憶された最大値と最小値それぞれ
との比と前記基準値ｋを比較して前記積分データが前記
基準値ｋによって決まる所定範囲内にあるか否かを判断
する第４の工程と、前記積分データが前記所定範囲内に
あると判断したときは前記第２のメモリ手段の平均値と
前記積分データの比をフリッカー補正量として出力し、
前記積分データが前記所定範囲内にないと判断したとき
はフリッカー補正を停止する値を出力する第５の工程と
を実行するマイクロコンピュータ手段と、前記マイクロ
コンピュータ手段からの出力により、前記アナログ・デ
ジタル変換手段の出力或いは前記信号処理回路の途中の
信号或いは前記信号処理回路の出力を利得制御する乗算
手段と、を具備する。

【００１４】（第４の構成例）撮像素子からの出力信号
を自動利得制御手段で利得制御した後、アナログ・デジ
タル変換手段によりデジタル信号化し、このデジタル信
号を信号処理回路を用いて信号処理を行う撮像装置にお
いて、前記アナログ・デジタル変換手段の出力或いは前
記信号処理回路の途中の信号或いは前記信号処理回路の
出力を少なくとも１フィールド期間積分する積分手段
と、前記積分手段の積分データをサンプリングする周期
ｔ１とフリッカー周期の整数倍の期間ｔ２（ｔ２＞ｔ
１）と基準値ｋを初期設定する第１の工程と、ｔ１期間
に１度サンプリングした前記積分データと前回のｔ１時
間で算出した平均値と選択した最大値と最小値とから改
めて平均値の算出と最大値と最小値の選択をやり直し
て、第１のメモリ手段の平均値と最大値と最小値の内容
を更新する動作をｔ２の期間繰り返す第２の工程と、ｔ
２の期間経過後前記第１のメモリの平均値と最大値と最
小値の内容を第２のメモリにコピーした後初期化する第
３の工程と、前記積分手段の積分データと前記第２のメ
モリに記憶された最大値と最小値それぞれとの比と前記
基準値ｋを比較して前記積分データが前記基準値ｋによ
って決まる所定範囲内にあるか否かを判断する第４の工
程と、前記積分データが前記所定範囲内にあると判断し
たときは前記第２のメモリ手段の平均値と前記積分デー
タの比をフリッカー補正量として出力し、前記積分デー
タが前記所定範囲内にないと判断したときはフリッカー
補正を停止する値を出力する第５の工程とを実行するマ
イクロコンピュータ手段と、前記マイクロコンピュータ
手段の出力をアナログ信号に変換するデジタル・アナロ
グ変換手段と、を具備し、前記デジタル・アナログ変換
手段の出力により前記自動利得制御手段の利得を制御す
る。

【００１５】

【作用】

（第１と第２の構成例）積分手段は、アナログ・デジタ
ル変換手段の出力或いは信号処理回路の途中の信号或い
は前記信号処理回路の出力を例えば１フィールド期間積
分する。フリッカー補正量生成手段は、クロックパルス
生成手段からのクロックパルスのタイミングで前記積分
手段の積分データからフリッカー補正量を生成する。

【００１６】乗算手段は、前記フリッカー補正量によ
り、前記アナログ・デジタル変換手段の出力或いは信号
処理回路の途中の信号或いは前記信号処理回路の出力を
利得制御する。別の方法として、フリッカー補正量をデ
ジタル・アナログ変換手段によりアナログ信号に変換
し、自動利得制御手段の利得を制御する。

【００１７】（第３と第４の構成例）積分手段は、アナ
ログ・デジタル変換手段の出力或いは信号処理回路の途
中の信号或いは前記信号処理回路の出力を例えば１フィ
ールド期間積分する。

【００１８】マイクロコンピュータ手段は次に述べる動
作を実行する。まず、積分データををサンプリングする
周期ｔ１とフリッカー周期の整数倍の期間ｔ２（ｔ２＞
ｔ１）と基準値ｋを初期設定する。

【００１９】次にｔ１期間に１度サンプリングした前記
積分データと前回のｔ１期間で算出した平均値と最大値
と最小値とから、改めて平均値の算出と最大値と最小値
の選択をやり直し、第１のメモリ手段の平均値と最大値
と最小値の内容を更新する。この動作を、ｔ２の期間繰
り返す。

【００２０】ｔ２の期間が経過したら、前記第１のメモ
リの平均値と最大値と最小値の内容を第２のメモリにコ
ピーし、前記第１のメモリの内容を初期化する。

【００２１】次に、前記積分手段の積分データと前記第
２のメモリに記憶された最大値と最小値それぞれの比を
算出し、更にこれら比と前記基準値ｋを比較して前記積
分データが前記基準値ｋによって決まる所定範囲内にあ
るか否かを判断する。

【００２２】前記積分データが前記所定範囲内にあると
判断したときは、前記積分データに対する平均値の比を
フリッカー補正量として出力する。前記積分データが前
記所定範囲内にないと判断したときは、フリッカー補正
を停止する値を出力する。

【００２３】乗算手段は、前記マイクロコンピュータ手
段の出力により、前記アナログ・デジタル変換手段の出
力或いは前記信号処理回路の途中の信号或いは前記信号
処理回路の出力を利得制御する。別の方法として、フリ
ッカー補正量をデジタル・アナログ変換手段によりアナ
ログ信号に変換し、自動利得制御手段の利得を制御す
る。

【００２４】

【実施例】図１に、本発明の撮像装置の第１の実施例の
ブロック図を示す。図１において、入力端子１に固体撮
像素子（図示せず）からの映像信号が入力される。自動
利得制御回路（ＡＧＣ）３は、入力端子１に入力された
映像信号の利得増幅を行った後、アナログ・デジタル変
換器（Ａ／Ｄ）５に出力する。アナログ・デジタル変換
器（Ａ／Ｄ）５は、入力をデジタル信号に変換して、フ
ィールド積分回路７に供給する。

【００２５】フィールド積分回路７には、画面領域選択
手段（図示せず）から画面領域選択パルスが供給されて
いる。このパルスにより、フィールド積分回路７は、入
力デジタル信号の中で画面領域選択手段が選択した画面
領域部分のみのデータの１フィールド分を積分する。

【００２６】フリッカー補正量生成回路１１は、タイミ
ング用クロックパルス生成回路９で生成したクロックパ
ルスのタイミングで、フィールド積分回路の積分データ
からフリッカー補正量を生成する。

【００２７】乗算回路１３は、アナログ・デジタル変換
器５の出力にフリッカー補正量を掛算することにより、
アナログ・デジタル変換器５の出力を利得制御し、信号
処理回路１５に供給する。信号処理回路１５は、所定の
信号処理を行って出力端子１７に出力する。

【００２８】尚、フィールド積分回路７は、アナログ・
デジタル変換器５の出力に代えて、信号処理回路１５の
途中の信号或いは信号処理回路１５の出力を入力信号と
しても良い。これに対応して、乗算回路１３を信号処理
回路１５の途中或いは信号処理回路１５の後に配置する
ことになる。

【００２９】フリッカー補正量生成回路の具体例を説明
する前に、図１２の波形図を説明する。図１２は、６０
Ｈｚ電源で点灯された蛍光灯を照明光とした被写体を、
５９．９４フィールド／秒のテレビジョン方式の撮像装
置に生じるフリッカー成分を時間と輝度の関係で表わし
たものである。この正弦波の振幅がフリッカー成分であ
り、その１周期は約８．３３秒と長く、約５０００フィ
ールド期間である。

【００３０】図２に、フリッカー補正量生成回路１１の
第１の具体例を、図３にそのタイミング図を示す。図２
において、入力端子２１には、フィールド積分回路７か
らの積分データが入力される。加算器２３は、第１の入
力端子に入力される前記積分データと第２の入力端子に
入力される次段の第１のフリップフロップ（Ｆ／Ｆ）の
出力を加算する。

【００３１】第１のフリップフロップ２５は、具体的に
は並列に複数接続されたフリップフロップからなる。第
１のフリップフロップ２５は、クロックパルス生成回路
９からの第１のクロックパルスのローからハイの立ち上
がりに同期した積分データをホールドする。第１のクロ
ックパルスは、第１のフリップフロップ２５がｍ個（ｍ
≧１）のデータの中の１つをサンプルホールドするため
のタイミングパルスであり、例えば１秒に１度ローから
ハイに立ち上がる。この例では、ｍ番目のデータのとき
にローからハイに立ち上がる。第１のフリップフロップ
２５の出力は、前記した如く加算回路２３でフィールド
積分回路７からの積分データと加算される。

【００３２】クロックパルス生成回路９で生成する後述
の第２のクロックパルスの周期の間に、ｎ個の第１のク
ロックパルスが存在する。除算回路２７は、第１のフリ
ップフロップ２５の出力をｎで割り算する。除算回路２
７の出力は、第１のクロックパルスがローからハイに立
ち上がる毎に変化するが、第１のクロックパルスのｎ番
目のパルスがローからハイに立ち上がったときに、フリ
ッカーの平均値を得ることになる。尚、ｍが小さい程、
フリッカーの平均値精度が高くなるが、ビットの深みが
大きくなる。

【００３３】前記第２のクロックパルスは、フリッカー
周期の少なくとも１周期以上に１度ローからハイに立ち
上がる。第２のフリップフロップ２９は、第２のクロッ
クパルスのローからハイの立ち上がりに同期したフリッ
カーの平均値をホールドし、除算回路７にその値Ｂを供
給する。

【００３４】除算回路７には、またフィールド積分回路
７からの積分データＡが供給されており、積分データＡ
に対する第２のフリップフロップ２９の出力Ｂの比（Ｂ
Ａ）を算出する。その比がフリッカー補正量であり、出
力端子３３に供給する。

【００３５】尚、第１のフリップフロップ２５は、次に
述べるクリアパルスによって、出力データが０に初期化
される。インバータ回路３５は、第２のクロックパルス
を反転しタイミングマージン用遅延手段３７に供給す
る。遅延手段３７は、入力のパルスを所定時間遅延し、
クリアパルスとして第１のフリップフロップ２５に供給
する。

【００３６】前記クリアパルスのタイミングは、平均値
を第２のクロックパルスの立ち上がりでホールドした
後、第１のフリップフロップ２５の出力データを０に初
期化し、次に生じる第１のクロックの立ち上がりで初期
化動作を解除できるものであれば良い。この具体例で
は、インバータ回路３５と遅延手段３７によりクリアパ
ルスのタイミングを作っている。そして、第１のフリッ
プフロップ２５の初期化動作により、急なシーン変化等
によりフリッカーの絶対量が変化した場合でも高速に対
応出来る。

【００３７】このように、フリッカー周期の１周期以上
の期間、１フィールド分の積分データのｎ個の離散値
（この例の場合は、１秒当り１個）の平均を求めること
により、擬似的な輝度の平均値を求め、その平均値と現
フィールドの積分値との比をもって、フリッカー補正量
としている。

【００３８】図４に、フリッカー補正量生成回路１１の
第２の具体例を、図５にそのタイミング図を示す。図４
において、入力端子４１には、フィールド積分回路７か
らの積分データが入力されている。第１の選択回路４３
は、第１の入力端子に入力される前記積分データと第２
の入力端子に入力される次段の第３のフリップフロップ
（Ｆ／Ｆ）４５の出力の中で大きい方のデータを選択し
て、第３のフリップフロップ４５に供給する。

【００３９】第３のフリップフロップ４５は、クロック
パルス生成回路９からの第１のクロックパルスのローか
らハイの立ち上がりに同期したデータをホールドする。
第１のクロックパルスは、第３のフリップフロップ４５
がｍ個（ｍ≧１）のデータの中の１つをサンプルホール
ドするためのタイミングパルスであり、例えば１秒に１
度ローからハイに立ち上がる。この例では、ｍ番目のデ
ータのときにローからハイに立ち上がる。第３のフリッ
プフロップ４５の出力は、前記した如く第１の選択回路
４３の第２の入力端子に供給される。

【００４０】第２の選択回路４７は、第１の入力端子に
入力される前記積分データと第２の入力端子に入力され
る次段の第４のフリップフロップ（Ｆ／Ｆ）４９の出力
の中で小さい方のデータを選択して、第４のフリップフ
ロップ４９に供給する。

【００４１】第４のフリップフロップ４９は、前記第１
のクロックパルスのローからハイの立ち上がりに同期し
たデータをホールドする。

【００４２】加算平均回路５１は、第３と第４のフリッ
プフロップ４５と４９の出力の加算平均を算出し、第５
のフリップフロップ５３に供給する。

【００４３】第５のフリップフロップ５３は、クロック
パルス生成回路９からの第２のクロックパルスのローか
らハイの立ち上がりに同期したデータをホールドし、除
算回路５５にその値Ｃを供給する。前記第２のクロック
パルスは、フリッカー周期の少なくとも１周期以上に１
度ローからハイに立ち上がる。

【００４４】除算回路５５には、またフィールド積分回
路７からの積分データＡが供給されており、積分データ
Ａに対する第５のフリップフロップ５３の出力Ｃの比
（Ｃ／Ａ）を算出する。その比がフリッカー補正量であ
り、出力端子５７に供給する。

【００４５】第３と第４のフリップフロップ４５と４９
は、第１の具体例で述べたと同じタイミングのクリアパ
ルスによって、出力データが０に初期化される。前記ク
リアパルスを生成するのは、第１の具体例と同様、第２
のクロックパルスとインバータ回路３５と遅延手段３７
である。

【００４６】図６に、フリッカー補正量生成回路１１の
第３の具体例を示す。第１と第２の具体回路と同じ動作
を行う構成要素については、第１と第２の具体回路で使
用した参照符号を付している。クロックパルス生成回路
９で生成する第１及び第２のクロックパルスとクリアパ
ルスは第１と第２の具体回路で述べたと同じタイミング
のパルスである。ここでは、第１と第２の具体例と重複
する部分の説明は省略し、異なる部分についてのみ説明
する。

【００４７】第３のフリップフロップ４５の出力は、第
６のフリップフロップ６３に供給される。第６のフリッ
プフロップ６３は、前記第２のクロックパルスのローか
らハイの立ち上がりに同期したデータをホールドし、そ
の値Ｄを除算回路６５に出力する。除算回路６５には、
また入力端子６１からの積分データＡが入力されてお
り、第６のフリップフロップ６３の出力Ｄに対する前記
積分データＡの比（Ａ／Ｄ）を算出する。比較回路６７
は、除算回路６５の出力Ｆと基準値ｋ（例えば１．５又
は２等）を比較し、出力Ｆが基準値ｋより大きいときは
１を出力し、出力Ｆが基準値ｋより小さいときは０を出
力する。

【００４８】第４のフリップフロップ４９の出力は、第
７のフリップフロップ６９に供給される。第７のフリッ
プフロップ６９は、前記第２のクロックパルスのローか
らハイの立ち上がりに同期したデータをホールドし、そ
の値Ｅを除算回路７１に出力する。除算回路７１には、
また入力端子６１からの積分データＡが入力されてお
り、前記データＡに対する第７のフリップフロップ６９
の出力Ｅの比（Ｅ／Ａ）を算出する。比較回路７３は、
除算回路７１の出力Ｇと基準値ｋを比較し、出力Ｇが基
準値ｋより大きいときは１を出力し、出力Ｇが基準値ｋ
より小さいときは０を出力する。

【００４９】比較回路６７と７３は、急な光量変化の有
無を判断するものであり、比較回路６７の出力が１のと
き光量が増加したことを、比較回路７３の出力が１のと
きは光量が減少したことを検出することになる。

【００５０】ＮＯＲ回路７５は、比較回路６７と７３の
出力を論理演算（ＮＯＲ）し、出力Ｓをスイッチ回路７
７の制御信号とする。出力Ｓが１のとき、スイッチ回路
７７は除算回路３１の出力をフリッカー補正量として出
力端子７９に供給する。出力Ｓが０のとき、スイッチ回
路７７は１（フリッカー補正を停止する値）を出力端子
７９に供給する。このように、急な光量変化があった場
合には、フリッカー補正量生成回路１１は、フリッカー
補正を停止する値を出力する。

【００５１】図７に、本発明の撮像装置の第２の実施例
のブロック図を示す。第１の実施例と異なる部分のみを
説明する。第２の実施例では、乗算回路１３を具備して
いない。代わりに、フリッカー補正量生成回路１１から
のフリッカー補正量を、デジタル・アナログ変換器８１
によりアナログ信号に変換し、これを自動利得制御回路
（ＡＧＣ）３の制御信号として使う。

【００５２】フリッカー補正量生成回路１１の具体例と
しては、図２と図４と図６で示した回路が採用される。
尚、フィールド積分回路７の入力は、アナログ・デジタ
ル変換器５の出力に限定されず、信号処理回路１５の途
中の信号或いは信号処理回路１５の出力でも良い。

【００５３】図８に、本発明の撮像装置の第３の実施例
のブロック図を示す。第３の実施例が第１の実施例と異
なるところは、フリッカー補正量をマイクロコンピュー
タ８３で生成する点である。尚、第１の実施例と同様、
フィールド積分回路７は、アナログ・デジタル変換器５
の出力に代えて、信号処理回路１５の途中の信号或いは
信号処理回路１５の出力を入力信号としても良い。これ
に対応して、乗算回路１３を信号処理回路１５の途中或
いは信号処理回路１５の後に配置することになる。

【００５４】図９と図１０に、マイクロコンピュータ８
３の動作の一連のフローチャートを示す。ＳＴ１００乃
至ＳＴ１１４は、各動作ステップを示す。ＳＴ１００に
おいて、入力積分データをサンプリングする周期ｔ１
と、フリッカー周期の整数倍ｔ２（ｔ２＞ｔ１）と、基
準値ｋ（例えば１．５又は２等）を初期設定する。

【００５５】ＳＴ１０１において、入力積分データを１
度サンプリングし、その積分データを平均値Ｈ１，最大
値ＭＡＸ１、最小値ＭＩＮ１として第１のメモリに記憶
する。

【００５６】ＳＴ１０２において、ｔ１期間経過したか
否かを判断する。ＮＯの場合は、ｔ１経過する迄待つ。
ＹＥＳの場合は、ＳＴ１０３に移行する。

【００５７】ＳＴ１０３において、ｔ１経過直前の現入
力積分データをサンプリングする。尚、これに限定され
ずｔ１の期間に積分データを１度サンプリングすれば良
い。

【００５８】ＳＴ１０４において、サンプリングした積
分データと前記第１のメモリに記憶された平均値Ｈ１，
最大値ＭＡＸ１，最小値ＭＩＮ１とから改めて平均値Ｈ
１の算出と最大値ＭＡＸ１及び最小値ＭＩＮ１の選択を
やり直して、前記第１のメモリの平均値Ｈ１，最大値Ｍ
ＡＸ１，最小値ＭＩＮ１の内容を更新する。

【００５９】ＳＴ１０５において、ｔ２期間経過したか
否かを判断する。ＮＯの場合は、ＳＴ１０２に戻る。

【００６０】次のｔ１経過直前の現入力積分データをサ
ンプリングする。尚、これに限定されずｔ１の期間に積
分データを１度サンプリングすれば良い。このサンプリ
ングした積分データと前記第１のメモリに記憶された平
均値Ｈ１，最大値ＭＡＸ１，最小値ＭＩＮ１とから、改
めて平均値Ｈ１の算出と最大値ＭＡＸ１及び最小値ＭＩ
Ｎ１の選択をやり直して、前記第１のメモリの平均値Ｈ
１，最大値ＭＡＸ１、最小値ＭＩＮ１の内容を更新す
る。以上の動作を、ｔ２期間経過する迄繰り返す。

【００６１】ｔ２期間経過すると、ＳＴ１０６におい
て、前記第１のメモリに記憶されている平均値Ｈ１，最
大値ＭＡＸ１，最小値ＭＩＮ１を、第２のメモリにコピ
ーして、各々平均値Ｈ２，最大値ＭＡＸ２，最小値ＭＩ
Ｎ２とする。

【００６２】ＳＴ１０７において、前記第１のメモリの
平均値Ｈ１，最大値ＭＡＸ１，最小値ＭＩＮ１の内容を
０に初期化する。

【００６３】ＳＴ１０８において、前記第２のメモリの
最大値ＭＡＸ２に対する前記フィールド積分回路７の積
分データの比が前記基準値ｋより大きいか、或いは前記
フィールド積分回路７に対する前記第２のメモリの最小
値の比が前記基準値ｋより大きいかを判断する。

【００６４】ＮＯの場合、ＳＴ１１０に移行し、前記フ
ィールド積分回路７の積分データに対する前記第２のメ
モリの平均値Ｈ２の比を算出し、この比をフリッカー補
正量として出力する。ＹＥＳの場合、１（フリッカー補
正量を停止する値）を出力する。

【００６５】ＳＴ１０６からＳＴ１１０の動作と並行し
て、ＳＴ１１１においてｔ１期間経過したか否かを判断
する。ＮＯの場合は、ＳＴ１０８に戻る。ＹＥＳの場合
は、ＳＴ１１２に移行する。

【００６６】ＳＴ１１２において、ｔ１経過直前の現入
力積分データをサンプリングする。尚、これに限定され
ずｔ１の期間に積分データを１度サンプリングすれば良
い。

【００６７】ＳＴ１１３において、前記第１のメモリの
平均値Ｈ１，最大値ＭＡＸ１，最小値ＭＩＮ１が０であ
るから、サンプリングした積分データを平均値Ｈ１，最
大値ＭＡＸ１，最小値ＭＩＮ１として前記第１のメモリ
の内容を更新する。

【００６８】ＳＴ１１４において、ｔ２期間経過したか
否かを判断する。ＮＯの場合は、ＳＴ１０８に戻る。

【００６９】次のｔ１経過直前の現入力積分データをサ
ンプリングする。尚、これに限定されずｔ１の期間に積
分データを１度サンプリングすれば良い。このサンプリ
ングした積分データと前記第１のメモリに記憶された平
均値Ｈ１，最大値ＭＡＸ１，最小値ＭＩＮ１とから、改
めて平均値Ｈ１の算出と最大値ＭＡＸ１及び最小値ＭＩ
Ｎ１の選択をやり直して、前記第１のメモリの平均値Ｈ
１，最大値ＭＡＸ１，最小値ＭＩＮ１の内容を更新す
る。以上の動作を、ｔ２期間経過する迄繰り返す。

【００７０】ｔ２期間経過すると、ＳＴ１０６へ戻る。

【００７１】ＳＴ１０８は、急な光量変化の有無を判断
するものであり、急な光量の変化が有った場合には、フ
リッカー補正を停止する値１を出力する。

【００７２】図１１に、本発明の撮像装置の第４の実施
例のブロック図を示す。第２の実施例と異なる部分のみ
を説明する。第４の実施例が第２の実施例と異なるとこ
ろは、フリッカー補正量をマイクロコンピュータ８３で
生成する点である。尚、第２の実施例と同様、フィール
ド積分回路７は、アナログ・デジタル変換器５の出力に
代えて、信号処理回路１５の途中の信号或いは信号処理
回路１５の出力を入力信号としても良い。マイクロコン
ピュータ８３は、第３の実施例のマイクロコンピュータ
８３と同じ動作を行う。

【００７３】尚、第１乃至第４の実施例では、１フィー
ルド分のデータを積分する例を述べたが、これに限定さ
れない。

【００７４】

【発明の効果】本発明によれば、メカアイリス或いは電
子シャッターによる絞り制御にかかわらず、５０Ｈｚ及
び６０Ｈｚ駆動の蛍光灯下でフリッカー成分を抑圧する
ことが出来る。更に、急な光量変化に対しても対応出来
る。

【図面の簡単な説明】

【図１】本発明の撮像装置の第１の実施例の構成を示す
ブロック図である。

【図２】フリッカー補正量生成回路の第１の具体例を示
すブロック図である。

【図３】フリッカー補正量生成回路の第１の具体例の動
作を説明するためのタイミング図である。

【図４】フリッカー補正量生成回路の第２の具体例を示
すブロック図である。

【図５】フリッカー補正量生成回路の第２の具体例の動
作を説明するためのタイミング図である。

【図６】フリッカー補正量生成回路の第３の具体例を示
すブロック図である。

【図７】本発明の撮像装置の第２の実施例の構成を示す
ブロック図である。

【図８】本発明の撮像装置の第３の実施例の構成を示す
ブロック図である。

【図９】フリッカー補正量生成用マイクロコンピュータ
の動作を説明するためのフローチャートである。

【図１０】図９に引き続き、フリッカー補正量生成用マ
イクロコンピュータの動作を説明するためのフローチャ
ートである。

【図１１】本発明の撮像装置の第４の実施例の構成を示
すブロック図である。

【図１２】６０Ｈｚ電源で点灯された蛍光灯を照明光と
した被写体に対して、５９．９４フィールド／秒のテレ
ビジョン方式の撮像装置で生じるフリッカー成分をあら
わす波形図である。

【図１３】従来の撮像装置の構成を示すブロック図であ
る。

【符号の説明】

３…自動利得制御回路（ＡＧＣ）、５…アナログ・デジ
タル変換器、７…フィールド積分回路、９…タイミング
用クロックパルス生成回路、１１…フリッカー補正量生
成回路、１３…乗算回路、１５…信号処理回路、２３…
加算器、２５…第１のフリップフロップ、２７…除算回
路（１／ｎ）、２９…第２のフリップフロップ、３１…
除算回路（Ｂ／Ａ）、３５…インバータ回路、３７…タ
イミングマージン用遅延手段、４３…第１の選択回路、
４５…第３のフリップフロップ、４７…第２の選択回
路、４９…第４のフリップフロップ、５１…加算平均回
路、５３…第５のフリップフロップ、５５…除算回路、
６３…第６のフリップフロップ、６５…除算回路（Ａ／
Ｄ）、６７…比較回路、６９…第７のフリップフロッ
プ、７１…除算回路（Ｅ／Ａ）、７３…比較回路、７５
…ＮＯＲ回路、７７…スイッチ回路、８１…デジタル・
アナログ変換器、８３…フリッカー補正量生成用マイク
ロコンピュータ。

Claims

【特許請求の範囲】

【請求項１】撮像素子からの出力信号を、アナログ・
デジタル変換手段によりデジタル信号化し、このデジタ
ル信号を信号処理回路を用いて信号処理を行う撮像装置
において、前記アナログ・デジタル変換手段の出力或いは前記信号
処理回路の途中の信号或いは前記信号処理回路の出力を
少なくとも１フィールド期間積分する積分手段と、クロックパルスを発生するクロックパルス生成手段と、前記クロックパルス生成手段からの前記クロックパルス
のタイミングで前記積分手段の積分データからフリッカ
ー補正量を生成するフリッカー補正量生成手段と、前記フリッカー補正量生成手段からのフリッカー補正量
により、前記アナログ・デジタル変換手段の出力或いは
前記信号処理回路の途中の信号或いは前記信号処理回路
の出力を利得制御する乗算手段と、を具備したことを特徴とした撮像装置。
【請求項２】撮像素子からの出力信号を自動利得制御
手段で利得制御した後、アナログ・デジタル変換手段に
よりデジタル信号化し、このデジタル信号を信号処理回
路を用いて信号処理を行う撮像装置において、前記アナログ・デジタル変換手段の出力或いは前記信号
処理回路の途中の信号或いは前記信号処理回路の出力を
少なくとも１フィールド期間積分する積分手段と、クロックパルスを発生するクロックパルス発生手段と、前記クロックパルス発生手段からのクロックパルスのタ
イミングで前記積分手段の積分データからフリッカー補
正量を生成するフリッカー補正量生成手段と、前記フリッカー補正量生成手段からのフリッカー補正量
をアナログ信号に変換するデジタル・アナログ変換手段
と、を具備し、前記デジタル・アナログ変換手段の出力により前記自動
利得制御手段の利得を制御することを特徴とした撮像装
置。
【請求項３】前記フリッカー補正量生成手段は、前記積分手段の積分データを入力し、前記クロックパル
ス生成手段からの第１のクロックパルスの変化時の前記
入力積分データ同志の平均値を算出する平均値検出手段
と、前記クロックパルス生成手段からの第２のクロックパル
スの変化により、前記平均値検出手段の平均値出力を保
持出力する第１の記憶手段と、前記第１の記憶手段の出力と前記積分手段の積分データ
との比を算出する算出手段とを具備し、前記算出手段の出力をフリッカー補正量として出力する
ことを特徴とする請求項１或いは２記載の撮像装置。
【請求項４】前記平均値検出手段は、第１の入力端子に前記積分手段の積分データが入力され
る加算手段と、前記クロックパルス生成手段からの第１のクロックパル
スの変化により、前記加算手段の出力を保持し前記加算
手段の第２の入力端子に供給する第２の記憶手段と、前記第２の記憶手段の出力を所定数ｎ（ｎ＞１）で除算
する除算手段とを具備し、前記除算手段の出力を平均値出力とすることを特徴とす
る請求項３記載の撮像装置。
【請求項５】前記フリッカー補正量生成手段は、前記積分手段の積分データを入力とし、前記クロックパ
ルス生成手段からの第１のクロックパルスの変化時の前
記入力積分データの中から最大値と最小値をそれぞれ検
出する第１と第２の検出手段と、前記第１と第２の検出手段からの最大値と最小値の加算
平均を算出する加算平均手段と、前記クロックパルス発生手段からの第２のクロックパル
スの変化により、前記加算平均手段の加算平均出力を保
持出力する第１の記憶手段と、前記第１の記憶手段の出力と前記積分手段の積分データ
の比を算出する算出手段とを具備し、前記算出手段の出力をフリッカー補正量として出力する
ことを特徴とする請求項１或いは２記載の撮像装置。
【請求項６】前記第１の検出手段は、第１と第２の入力端子を有し、第１の入力端子には前記
積分手段の積分データが入力され、前記第１と第２の入
力端子に入力されるデータの中で大きい方のデータを選
択出力する第１の選択手段と、前記クロックパルス生成手段からの第１のクロックパル
スの変化により、前記第１の選択手段の出力を保持し、
前記第１の選択手段の第２の入力端子と前記加算平均手
段に出力する第２の記憶手段とを具備し、前記第２の検出手段は、第１と第２の入力端子を有し、第１の入力端子には前記
積分手段の積分データが入力され、前記第１と第２の入
力端子に入力されるデータの中で小さい方のデータを選
択出力する第２の選択手段と、前記クロックパルス生成手段からの第１のクロックパル
スの変化により、前記第２の選択手段の出力を保持し、
前記第２の選択手段の第２の入力端子と前記加算平均手
段に出力する第３の記憶手段とを具備したことを特徴と
する請求項５記載の撮像装置。
【請求項７】前記フリッカー補正量生成手段は、前記積分手段の積分データを入力とし、前記クロックパ
ルス生成手段からの第１のクロックパルスの変化時の前
記入力積分データ同志の平均値を算出する平均値検出手
段と、前記クロックパルス生成手段からの第２のクロックパル
スの変化により、前記平均値検出手段の平均値出力を保
持出力する第１の記憶手段と、前記第１の記憶手段の出力と前記積分手段の積分データ
との比を算出する第１の算出手段と、前記積分手段の積分データを入力とし、前記クロックパ
ルス生成手段からの第１のクロックパルスの変化時の前
記入力積分データの中から最大値と最小値をそれぞれ検
出する第１と第２の検出手段と、前記クロックパルス生成手段からの第２のクロックパル
スの変化により、前記第１と第２の検出手段からの最大
値と最小値をそれぞれ保持出力する第２と第３の記憶手
段と、前記第２の記憶手段の出力と前記積分手段の積分データ
との比を算出する第２の算出手段と、前記第３の記憶手段の出力と前記積分手段の積分データ
との比を算出する第３の算出手段と、前記第２と第３の算出手段の両出力と基準値ｋとから、
前記積分手段の積分データが基準値ｋによって決まる所
定の範囲内にあるか否かを判断する判断手段と、前記積分データが前記所定の範囲内にあると判断したと
きは前記第１の算出手段の出力をフリッカー補正量とし
て出力し、前記積分データが前記所定の範囲内にないと判断したと
きにはフリッカー補正を停止する値を出力する第１の選
択手段と、を具備したことを特徴とする請求項１或いは２記載の撮
像装置。
【請求項８】前記平均値検出手段は、第１の入力端子に前記積分手段の積分データが入力され
る加算手段と、前記クロックパルス生成手段からの第１のクロックパル
スの変化により、前記加算手段の出力を保持し前記加算
手段の第２の入力端子に供給する第４の記憶手段と、前記第４の記憶手段の出力を所定数ｎ（ｎ＞１）で除算
し、前記第１の記憶手段に出力する除算手段とを具備
し、前記第１の検出手段は、第１と第２の入力端子を有し、第１の入力端子には前記
積分手段の積分データが入力され、前記第１と第２の入
力端子に入力されるデータの中で大きい方のデータを選
択出力する第２の選択手段と、前記クロックパルス生成手段からの第１のクロックパル
スの変化により、前記第２の選択手段の出力を保持し、
前記第２の選択手段の第２の入力端子と前記第２の記憶
手段に出力する第５の記憶手段とを具備し、前記第２の検出手段は、第１と第２の入力端子を有し、第１の入力端子には前記
積分手段の積分データが入力され、前記第１と第２の入
力端子に入力されるデータの中で小さい方のデータを選
択する第３の選択手段と、前記クロックパルス生成手段からの第１のクロックパル
スの変化により、前記第３の選択手段の出力を保持し、
前記第３の選択手段の第２の入力端子と前記第３の記憶
手段に出力する第６の記憶手段とを具備したことを特徴
とする請求項７記載の撮像装置。
【請求項９】前記第１の記憶手段が前記第２のクロッ
クパルスの変化によりデータを保持してから次回の前記
第１のクロックパルスが変化するまでの期間の間に前記
平均値検出手段の出力データを初期化することを特徴と
する請求項３記載の撮像装置。
【請求項１０】前記第１の記憶手段が前記第２のクロ
ックパルスの変化によりデータを保持してから次回の前
記第１のクロックパルスが変化するまでの期間の間に、
前記第２の記憶手段の出力データを初期化することを特
徴とする請求項４記載の撮像装置。
【請求項１１】前記第１の記憶手段が前記第２のクロ
ックパルスの変化によりデータを保持してから次回の前
記第１のクロックパルスが変化するまでの期間の間に、
前記第１と第２の検出手段の出力データを初期化するこ
とを特徴とする請求項５記載の撮像装置。
【請求項１２】前記第１の記憶手段が前記第２のクロ
ックパルスの変化によりデータを保持してから次回の前
記第１のクロックパルスが変化するまでの期間の間に、
前記第２と第３の記憶手段それぞれの出力データを初期
化することを特徴とする請求項６記載の撮像装置。
【請求項１３】前記第１と第２と第３の記憶手段それ
ぞれが前記第２のクロックパルスの変化によりデータを
保持してから次回の前記第１のクロックパルスが変化す
るまでの期間の間に、前記平均値検出手段と前記第１の
検出手段と前記第２の検出手段それぞれの出力データを
初期化することを特徴とする請求項７記載の撮像装置。
【請求項１４】前記第１と第２と第３の記憶手段それ
ぞれが前記第２のクロックパルスの変化によりデータを
保持してから次回の前記第１のクロックパルスが変化す
るまでの期間の間に、前記第４と第５と第６の記憶手段
それぞれの出力データを初期化することを特徴とする請
求項８記載の撮像装置。
【請求項１５】前記クロックパルス生成手段におい
て、前記第１のクロックパルスは、少なくとも前記フィ
ールド積分期間より長い期間に一度ハイからロー或いは
ローからハイに変化し、前記第２のクロックパルスは、
フリッカー周期の少なくとも１周期以上に一度ハイから
ロー或いはローからハイに変化することを特徴とする請
求項３乃至１４の内いずれかに記載の撮像装置。
【請求項１６】撮像素子からの出力信号を、アナログ
・デジタル変換手段によりデジタル信号化し、このデジ
タル信号を信号処理回路を用いて信号処理を行う撮像装
置において、前記アナログ・デジタル変換手段の出力或いは前記信号
処理回路の途中の信号或いは前記信号処理回路の出力を
少なくとも１フィールド期間積分する積分手段と、前記積分手段の積分データをサンプリングする周期ｔ１
とフリッカー周期の整数倍の期間ｔ２（ｔ２＞ｔ１）と
基準値ｋを初期設定する第１の工程と、ｔ１期間に１度
サンプリングした前記積分データと前回のｔ１時間で算
出した平均値と選択した最大値と最小値とから改めて平
均値の算出と最大値と最小値の選択をやり直して、第１
のメモリ手段の平均値と最大値と最小値の内容を更新す
る動作をｔ２の期間繰り返す第２の工程と、ｔ２の期間
経過後前記第１のメモリの平均値と最大値と最小値の内
容を第２のメモリにコピーした後初期化する第３の工程
と、前記積分手段の積分データと前記第２のメモリに記憶さ
れた最大値と最小値それぞれとの比と前記基準値ｋを比
較して前記積分データが前記基準値ｋによって決まる所
定範囲内にあるか否かを判断する第４の工程と、前記積
分データが前記所定範囲内にあると判断したときは前記
第２のメモリ手段の平均値と前記積分データの比をフリ
ッカー補正量として出力し、前記積分データが前記所定
範囲内にないと判断したときはフリッカー補正を停止す
る値を出力する第５の工程とを実行するマイクロコンピ
ュータ手段と、前記マイクロコンピュータ手段からの出力により、前記
アナログ・デジタル変換手段の出力或いは前記信号処理
回路の途中の信号或いは前記信号処理回路の出力を利得
制御する乗算手段と、を具備したことを特徴とした撮像装置。
【請求項１７】撮像素子からの出力信号を自動利得制
御手段で利得制御した後、アナログ・デジタル変換手段
によりデジタル信号化し、このデジタル信号を信号処理
回路を用いて信号処理を行う撮像装置において、前記アナログ・デジタル変換手段の出力或いは前記信号
処理回路の途中の信号或いは前記信号処理回路の出力を
少なくとも１フィールド期間積分する積分手段と、前記積分手段の積分データをサンプリングする周期ｔ１
とフリッカー周期の整数倍の期間ｔ２（ｔ２＞ｔ１）と
基準値ｋを初期設定する第１の工程と、ｔ１期間に１度
サンプリングした前記積分データと前回のｔ１時間で算
出した平均値と選択した最大値と最小値とから改めて平
均値の算出と最大値と最小値の選択をやり直して、第１
のメモリ手段の平均値と最大値と最小値の内容を更新す
る動作をｔ２の期間繰り返す第２の工程と、ｔ２の期間
経過後前記第１のメモリの平均値と最大値と最小値の内
容を第２のメモリにコピーした後初期化する第３の工程
と、前記積分手段の積分データと前記第２のメモリに記憶さ
れた最大値と最小値それぞれとの比と前記基準値ｋを比
較して前記積分データが前記基準値ｋによって決まる所
定範囲内にあるか否かを判断する第４の工程と、前記積
分データが前記所定範囲内にあると判断したときは前記
第２のメモリ手段の平均値と前記積分データの比をフリ
ッカー補正量として出力し、前記積分データが前記所定
範囲内にないと判断したときはフリッカー補正を停止す
る値を出力する第５の工程を実行するマイクロコンピュ
ータ手段と、前記マイクロコンピュータ手段の出力をアナログ信号に
変換するデジタル・アナログ変換手段と、を具備し、前記デジタル・アナログ変換手段の出力により前記自動
利得制御手段の利得を制御することを特徴とした撮像装
置。
【請求項１８】画面領域選択手段を具備し、前記積分
手段は前記撮像素子からの出力信号の中で前記画面領域
選択手段が選択した画面領域部分のみのデータを積分す
ることを特徴とする請求項１乃至１７の内いずれかに記
載の撮像装置。