JPH08255840A - 集積回路およびその製造方法 - Google Patents

集積回路およびその製造方法

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JPH08255840A
JPH08255840A JP7345396A JP34539695A JPH08255840A JP H08255840 A JPH08255840 A JP H08255840A JP 7345396 A JP7345396 A JP 7345396A JP 34539695 A JP34539695 A JP 34539695A JP H08255840 A JPH08255840 A JP H08255840A
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layer
dielectric
doped
forming
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Kuo-Hua Lee
リー クオ−フア
Chen-Hua Douglas Yu
ダグラス ユー チェン−フア
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Abstract

(57)【要約】 【課題】 集積回路において、熱処理にもかかわらずｎ
+／ｐ+ゲート境界を通る伝導率を保持する。 【解決手段】 基板上の誘電体の第１および第２の部分
の上に、パターン形成されたｎおよびｐドープのポリシ
リコンの層を形成し、その上にパターン形成された導電
性材料の層を形成し、その上にパターン形成された誘電
体層を形成する。この誘電体層は基板に接触しない。ゲ
ートの側面に接触するスペーサを設けることにより、導
電性層は、誘電体層、スペーサならびにｎドープおよび
ｐドープポリシリコンによって包囲される。さらに、ド
ーパントを注入することによって基板内にソースおよび
ドレインを形成した後、その上に誘電体層を形成する。
加熱によりドーパントを活性化すると同時に誘電体をフ
ローさせることによって誘電体を平滑化した後、誘電体
に開口を設け、ソースおよびドレインを露出させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその製造に関する。
【０００２】
【従来の技術】ＭＯＳ集積回路の製造者は、ｎ+および
ｐ+の両方のゲートが同じ集積回路内に含まれるような
設計を利用している。
【０００３】残念ながら、ｎ+ゲートがｐ+ゲートに接触
すると、逆ドーピングが起こり、ｎ+ゲートとｐ+ゲート
が互いに接触しているところに伝導率の低い領域が生じ
ることがある。
【０００４】この問題を解決する試みを図１に示す。図
１において、参照符号１１は基板（代表的にはシリコ
ン）を表す。参照符号１３は、パターン形成されたｎ+
ドープポリシリコンからなるゲートを表す。参照符号１
５は、パターン形成されたｐ+ドープポリシリコンから
なるゲートを表す。一般に、ゲート１３および１５はポ
リシリコンの同じブランケット層からともにパターン形
成されるが、一方がマスクされている間に他方が別個に
ドーピングされる。ゲート１３と１５の間の境界１９に
おいて逆ドーピングの機会がある。層１７は窒化チタン
からなる。窒化チタン層１７は、ゲート１３および１５
上の分路として作用し、ｎ+−ｐ+ダイオードが存在する
境界１９を通る伝導率を保持する。残念ながら、窒化チ
タン層１７は容易に酸化され、それにより、熱処理温度
が８００℃以上になる場合にはその伝導率が大幅に低下
する。
【０００５】
【発明が解決しようとする課題】集積回路の開発の関係
者は、後続の熱処理によって提示される問題にもかかわ
らずｎ+／ｐ+ゲート境界を通る伝導率を保持する方法を
一貫して求め続けてきた。さらに、集積回路の開発の関
係者は、熱バジェットを縮小する方法を継続して求め続
けてきた。
【０００６】
【課題を解決するための手段】本発明は、上記の問題点
を解決する。実施例では、本発明は、パターン形成され
た誘電体層を有するゲート構造を有する基板を含む。誘
電体は第１および第２の部分を有する。誘電体の第１の
部分の上に、パターン形成されたｎドープポリシリコン
の層がある。誘電体の第２の部分の上に、パターン形成
されたｐドープポリシリコンの層がある。ｎドープポリ
シリコンおよびｐドープポリシリコンの上に、パターン
形成された導電性材料の層がある。導電性材料の層の上
に、パターン形成された誘電体層がある。この誘電体層
は基板に接触しない。また、ゲートは、側面と、この側
面に接触するスペーサを有し、これにより、導電性層が
（ａ）パターン形成された誘電体層と、（ｂ）スペーサ
と、（ｃ）ｎドープポリシリコンと、（ｄ）ｐドープシ
リコンとによって包囲される。
【０００７】もう１つの実施例では、本発明は、基板上
に隣接するｎドープゲートおよびｐドープゲートを形成
することによって集積回路を形成する方法を含む。ゲー
トの上に、導電性分路層を形成する。導電性分路層は上
面および側面を有する。導電性分路層の上面を被覆し基
板は被覆しないパターン形成された誘電体層を形成す
る。その後、導電性分路層の側面に接触するスペーサを
形成する。
【０００８】本発明のさらにもう１つの実施例は、ドー
パントを注入することによって基板内にソースおよびド
レインの領域を形成することを含む、集積回路の製造方
法である。その後、ソース領域およびドレイン領域の上
に誘電体層を形成する。次に、ドーパントを活性化する
と同時に誘電体をフローさせることによって誘電体を平
滑化する加熱ステップを実行する。その後、誘電体を通
るウィンドウを開口させることにより、ソース領域およ
びドレイン領域を露出させる。
【０００９】
【発明の実施の形態】図２において、参照符号２１は基
板を表す。基板２１は、代表的にはシリコン、ドーピン
グしたシリコン、エピタキシャルシリコンなどである。
一般に、基板という用語は、他の材料層が後でその上に
形成されるような材料を指す。基板２１の上に、ゲート
酸化物層２３を形成する。ゲート酸化物２３の上に、ｎ
+ポリシリコンゲート層２５を形成する。ｐ+ドープポリ
シリコンゲート層３１もまたゲート酸化物２３の上に形
成される。ｐ+ゲート３１はｎ+ゲート２５に接触する。
窒化チタン層２７が、ゲート２５および３１の上に設け
られる。窒化チタン層２７は、両方のゲート２５および
３１に接触し、電気的にこれらを分路となる。層２９は
誘電体であり、好ましくは、プラズマ増強ＴＥＯＳ（Ｐ
ＥＴＥＯＳ）により形成される。本発明の発明者が判断
するところでは、低圧ＣＶＤ ＴＥＯＳから形成される
誘電体は満足ではない。その理由は、この誘電体堆積プ
ロセスでは、堆積中に窒化チタン層２７の過当な酸化が
引き起こされるためである。層２９として、窒化シリコ
ンも適当ではないことがわかっている。その理由は、そ
の後で窒化シリコン／ポリシリコン／酸化物スタックを
酸化することが非常に困難なためである。層２９として
許容される他の誘電体には、スピンオングラス（ＳＯ
Ｇ）または低温酸化物（ＬＴＯ）（好ましくは４００℃
以下で形成されたもの）である。
【００１０】図２の構造を生成するプロセスには、一般
に、基板２１上に酸化物のブランケット層を堆積するこ
とが含まれる。次に、酸化物層の上にポリシリコンのブ
ランケット層を堆積する。その後、適当な場所でｐ+ド
ーパントおよびｎ+ドーパントを利用してポリシリコン
にドーピングする。次に、窒化チタンおよびＰＥＴＥＯ
Ｓの層を堆積する。ＰＥＴＥＯＳ層は、ゲートマスクを
用いてパターン形成される。パターン形成されたＰＥＴ
ＥＯＳは、窒化チタン層、ポリシリコン層、および酸化
物層をパターン形成するためのハードマスクとして利用
され、それにより、図２の構造が製造される。注意すべ
き点であるが、こうして、窒化チタン層２７は、保護Ｐ
ＥＴＥＯＳ層２９によって被覆され、ＰＥＴＥＯＳ層２
９を形成するために利用されるプラズマプロセスは、窒
化チタン分路層２７をほとんど酸化することはない。
【００１１】次に、図３において、ＬＤＤ（軽ドープド
レイン）ソース注入３３およびドレイン注入３５を実行
する。次に、参照符号３７によって表されるＰＥＴＥＯ
Ｓまたは窒化シリコンまたはＴＥＯＳのブランケット層
を形成する。次に、（オプションとして）ＬＤＤ注入ス
テップの注入熱活性化が実行される。
【００１２】次に、図４において、ブランケット層３７
を等方エッチングして、スペーサ３９および４１を生成
する。ソース−ドレイン領域を完成するように設計され
た注入４３および４５も実行される。ここで、注意すべ
き点であるが、窒化チタン層２７は層２９ならびにスペ
ーサ３９および４１によって効果的に包囲され保護され
る。
【００１３】次に、図５において、注入３３および４３
によって形成された軽ドープドレイン構造は、単一の参
照符号４７で表す。同様に、参照符号３５および４５で
表していた軽ドープドレイン構造は別の参照符号４９で
表す。次に、ブランケット誘電体層５１を形成する。ブ
ランケット誘電体層５１は、例えば、ＢＰＴＥＯＳまた
はＬＰＣＶＤ ＴＥＯＳまたはＰＥＴＥＯＳからなる群
から選択された材料の下にＴＥＯＳのある二重層であ
る。誘電体層５１は、形成された後、８００℃〜９００
℃の温度でフローさせることによって平滑化される。同
時に、誘電体５１の熱平滑化は、ソース／ドレイン領域
４７および４９のアニーリングも実行する。熱平滑化ス
テップは、酸素２％以下の雰囲気中で実行される。最小
限の量しか酸素が存在しないため、９００℃ほどの高さ
の温度でも、層２７を損傷する危険なしに使用可能であ
る。（もちろん、層２７を利用しない実施例では、酸素
雰囲気に対するこのような厳しい制限はない。）このよ
うに、プロセスのこの時点における同じ熱処理ステップ
が誘電体５１を平滑化するとともに同時にソース／ドレ
イン領域の活性化を実行する。このようにして熱バジェ
ットが縮小される。さらに、ソース／ドレイン接触ウィ
ンドウが開口していないため、プロセスのこの時点での
加熱ステップは、ホウ素でドーピングされた基板２１の
部分からホウ素ドーパントが外へ拡散することも防止さ
れる。（ソース／ドレイン接触ウィンドウが開口してい
る場合、熱処理ステップにより、基板２１に存在するホ
ウ素の一部が外へ拡散する。）
【００１４】この点からさらに、ソース領域およびドレ
イン領域にウィンドウを開口させること、導電性材料で
ウィンドウを充填すること、さらにレベル間の誘電体お
よび導電体を堆積することのような処理が継続される。
【図面の簡単な説明】
【図１】代表的な従来のデバイスの断面図である。
【図２】本発明の実施例を示す、部分断面部分斜視図で
ある。
【図３】本発明の実施例を示す、部分断面部分斜視図で
ある。
【図４】本発明の実施例を示す、部分断面部分斜視図で
ある。
【図５】本発明の実施例を示す、部分断面部分斜視図で
ある。
【符号の説明】
１１ 基板 １３ ｎ+ゲート １５ ｐ+ゲート １７ 窒化チタン層 １９ 境界 ２１ 基板 ２３ ゲート酸化物層 ２５ ｎ+ポリシリコンゲート層 ２７ 窒化チタン層 ２９ 保護ＰＥＴＥＯＳ層 ３１ ｐ+ドープポリシリコンゲート層 ３７ ブランケット層 ３９ スペーサ ４１ スペーサ ４７ 軽ドープドレイン構造 ４９ 軽ドープドレイン構造 ５１ ブランケット誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン−フア ダグラス ユー アメリカ合衆国，32836 フロリダ，オー ランド，ウィクハム ウェイ 9261

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 基板（１１）と、 前記基板上において第１および第２の部分を有するパタ
    ーン形成された第１の誘電体層（２３）からなるゲート
    構造と、 前記第１の誘電体層の第１の部分の上のパターン形成さ
    れたｎドープポリシリコン層（２５）と、 前記第１の誘電体層および隣接する前記ｎドープポリシ
    リコン層の上のパターン形成されたｐドープポリシリコ
    ン層（３１）と、 前記ｎドープポリシリコン層および前記ｐドープポリシ
    リコン層の上のパターン形成された導電性材料層（２
    ７）と、 前記導電性材料層の上にあって前記基板には接触しない
    パターン形成された第２の誘電体層（２９）とからなる
    集積回路において、 前記ゲート構造が、側面を有するとともに当該側面に接
    触するスペーサ（４１，３９）を有し、それにより、前
    記導電性材料層が（ａ）前記第２の誘電体層、（ｂ）前
    記スペーサ、（ｃ）前記ｎドープポリシリコン層、およ
    び（ｄ）前記ｐドープポリシリコン層によって包囲され
    ることを特徴とする集積回路。
  2. 【請求項２】 前記導電性材料が窒化チタンであること
    を特徴とする請求項１の集積回路。
  3. 【請求項３】 前記第２の誘電体層が、プラズマ増強Ｔ
    ＥＯＳ、ＳＯＧおよびＬＴＯからなる群から選択される
    材料から形成されることを特徴とする請求項１の集積回
    路。
  4. 【請求項４】 前記スペーサが、ＰＥＴＥＯＳ、窒化シ
    リコン、およびＴＥＯＳからなる群から選択される材料
    から形成されることを特徴とする請求項１の集積回路。
  5. 【請求項５】 基板上に隣接するｎドープゲート（２
    ５）およびｐドープゲート（３１）を形成するステップ
    と、 前記ｎドープゲートおよびｐドープゲートの上に、上面
    および側面を有する導電性分路層（２７）を形成するス
    テップと、 前記導電性分路層の上面を被覆するが前記基板は被覆し
    ないパターン形成された誘電体層（２９）を形成するス
    テップと、 前記導電性分路層の側面に接触するスペーサ（４１，３
    ９）を形成するステップとからなることを特徴とする、
    集積回路の製造方法。
  6. 【請求項６】 前記導電性分路層が窒化シリコンから形
    成されることを特徴とする請求項５の方法。
  7. 【請求項７】 前記誘電体層が、ＰＥＴＥＯＳ、ＳＯＧ
    およびＬＴＯからなる群から選択される材料から形成さ
    れることを特徴とする請求項５の方法。
  8. 【請求項８】 前記スペーサが、ＰＥＴＥＯＳ、窒化シ
    リコン、およびＴＥＯＳからなる群から選択される材料
    から形成されることを特徴とする請求項５の方法。
  9. 【請求項９】 前記基板中にドーパントを埋め込むこと
    によってソース領域（４７）およびドレイン領域（４
    ９）を形成するステップと、 前記ソース領域およびドレイン領域の上にブランケット
    誘電体（５１）を形成するステップと、 加熱を行うことにより前記ドーパントを活性化すると同
    時に前記ブランケット誘電体を平滑化するステップと、 前記ブランケット誘電体にウィンドウを開口させること
    により前記ソース領域およびドレイン領域を露出させる
    ステップとをさらに有することを特徴とする請求項５の
    方法。
  10. 【請求項１０】 基板（２１）の上に酸化物層を形成す
    るステップと、 前記酸化物層の上にポリシリコン層を形成するステップ
    と、 前記ポリシリコン層の第１の部分をｎ型ドーパントでド
    ーピングするステップと、 前記ポリシリコン層の第２の部分をｐ型ドーパントでド
    ーピングするステップと、 前記ポリシリコン層の上に窒化チタン層（２７）を形成
    するステップと、 前記ポリシリコン層の上に第１の誘電体層（２９）を形
    成するステップと、 パターン形成されたレジストの存在下で前記代１の誘電
    体層を少なくとも部分的にエッチングすることによって
    前記第１の誘電体層をパターン形成するステップと、 前記第１の誘電体層をマスクとして使用して、前記窒化
    チタン層、前記ポリシリコン層、および前記酸化物層を
    パターン形成ことにより、前記基板の一部を露出させ、
    パターン形成された窒化チタン層を分路とする隣接する
    ｎドープゲート（２５）およびｐドープゲート（３１）
    を形成するステップと、 前記隣接するｎドープゲートおよびｐドープゲートなら
    びに前記基板の露出した部分の上に第２の誘電体のブラ
    ンケット層を形成するステップと、 前記ブランケット層を等方エッチングすることにより前
    記ｎドープゲートおよびｐドープゲートに隣接するスペ
    ーサ（４１，３９）を形成するステップとからなること
    を特徴とする、集積回路の製造方法。
  11. 【請求項１１】 前記基板中にドーパントを埋め込むこ
    とによってソース領域（４７）およびドレイン領域（４
    ９）を形成するステップと、 前記ソース領域およびドレイン領域の上に非ドープ酸化
    物のブランケット層（５１）を形成するステップと、 前記非ドープ酸化物のブランケット層の上にドープ酸化
    物のブランケット層を形成するステップと、 ８００℃ないし９００℃の温度で加熱を行うことにより
    前記ドーパントを活性化すると同時に前記ドープ酸化物
    を平滑化するステップと、 前記非ドープ酸化物およびドープ酸化物のブランケット
    層にウィンドウを開口させることにより前記ソース領域
    およびドレイン領域を露出させるステップとをさらに有
    することを特徴とする請求項１０の方法。
  12. 【請求項１２】 基板にドーパントを注入することによ
    り当該基板にソース領域およびドレイン領域を形成する
    ステップと、 前記ソース領域およびドレイン領域の上に誘電体（５
    １）を形成するステップと、 加熱を行うことにより前記ドーパントを活性化すると同
    時に前記誘電体をフローさせることにより前記誘電体を
    平滑化するステップと、 前記誘電体を通るウィンドウを開口させることにより前
    記ソース領域およびドレイン領域を露出させるステップ
    とからなることを特徴とする、集積回路の製造方法。
  13. 【請求項１３】 前記誘電体がＢＰＴＥＯＳ、ＬＰＣＶ
    Ｄ−ＴＥＯＳおよびＰＥＴＥＯＳからなる群から選択さ
    れることを特徴とする請求項１２の方法。
JP7345396A 1994-12-09 1995-12-11 集積回路およびその製造方法 Pending JPH08255840A (ja)

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US35347194A 1994-12-09 1994-12-09

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