JPH08255715A - 積層チップインダクタ及びその製造方法 - Google Patents
積層チップインダクタ及びその製造方法Info
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- JPH08255715A JPH08255715A JP5934795A JP5934795A JPH08255715A JP H08255715 A JPH08255715 A JP H08255715A JP 5934795 A JP5934795 A JP 5934795A JP 5934795 A JP5934795 A JP 5934795A JP H08255715 A JPH08255715 A JP H08255715A
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- inductor
- capacitor
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Abstract
(57)【要約】
【目的】外部電極に導通されるキャパシタ用導電パター
ンを設け、磁性体シートを介してインダクタ用導電パタ
ーンに対向してキャパシタを構成することにより、高周
波領域における誘導リアクタンス成分を低周波側で減衰
させ、リンギングが少なく、かつ共振周波数において所
望のインピーダンスを得ることができる積層チップイン
ダクタを提供する。 【構成】線状のインダクタ用導電パターンが形成された
磁性体シートが複数枚積層された積層体の内部にインダ
クタンス成分が構成されるとともに、キャパシタ用導電
パターンが構成されており、キャパシタ用導電パターン
は、磁性体シートを介して他のインダクタ用導電パター
ンと略重なるように、磁性体シートの端部から他方に向
かって形成されており、積層体の両端部に形成された外
部電極に、インダクタンス成分の両端部がそれぞれ電気
的に接続されるとともに、キャパシタ用導電パターンの
端部が電気的に接続されている。
ンを設け、磁性体シートを介してインダクタ用導電パタ
ーンに対向してキャパシタを構成することにより、高周
波領域における誘導リアクタンス成分を低周波側で減衰
させ、リンギングが少なく、かつ共振周波数において所
望のインピーダンスを得ることができる積層チップイン
ダクタを提供する。 【構成】線状のインダクタ用導電パターンが形成された
磁性体シートが複数枚積層された積層体の内部にインダ
クタンス成分が構成されるとともに、キャパシタ用導電
パターンが構成されており、キャパシタ用導電パターン
は、磁性体シートを介して他のインダクタ用導電パター
ンと略重なるように、磁性体シートの端部から他方に向
かって形成されており、積層体の両端部に形成された外
部電極に、インダクタンス成分の両端部がそれぞれ電気
的に接続されるとともに、キャパシタ用導電パターンの
端部が電気的に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタ用導電パタ
ーンを備えた積層チップインダクタ及びその製造方法に
関するものである。
ーンを備えた積層チップインダクタ及びその製造方法に
関するものである。
【０００２】
【従来の技術】従来の積層チップインダクタについて、
図６〜図８を参照して詳細に説明する。積層チップイン
ダクタは、磁性体シート１〜７が上から順に積層された
インダクタ素子８に、外部電極９ａ，９ｂがその両端部
に形成されたものである。
図６〜図８を参照して詳細に説明する。積層チップイン
ダクタは、磁性体シート１〜７が上から順に積層された
インダクタ素子８に、外部電極９ａ，９ｂがその両端部
に形成されたものである。
【０００３】磁性体シート１〜７は、セラミック原料と
して、例えばＮｉ，Ｚｎ，Ｃｕ系フェライトを主成分と
する酸化物磁性体粉とバインダーを混合して得られるセ
ラミックスラリーをフィルムの表面に均一に塗布、乾燥
後、フィルムから剥離して、所定の形状に切断すること
により得られる。このうち、磁性体シート１，７は、導
電パターンが形成されていないダミーのシートである。
磁性体シート２〜５には、所定の位置に貫通孔２ｈ，３
ｈ，４ｈ，５ｈをそれぞれ設けるとともに一面にスクリ
ーン印刷等でインダクタ用導電パターン１２，１３，１
４，１５がそれぞれ形成される。磁性体シート６には、
インダクタ用導電パターン１６が形成される。
して、例えばＮｉ，Ｚｎ，Ｃｕ系フェライトを主成分と
する酸化物磁性体粉とバインダーを混合して得られるセ
ラミックスラリーをフィルムの表面に均一に塗布、乾燥
後、フィルムから剥離して、所定の形状に切断すること
により得られる。このうち、磁性体シート１，７は、導
電パターンが形成されていないダミーのシートである。
磁性体シート２〜５には、所定の位置に貫通孔２ｈ，３
ｈ，４ｈ，５ｈをそれぞれ設けるとともに一面にスクリ
ーン印刷等でインダクタ用導電パターン１２，１３，１
４，１５がそれぞれ形成される。磁性体シート６には、
インダクタ用導電パターン１６が形成される。
【０００４】次に、磁性体シート２〜６に形成されるイ
ンダクタ用導電パターン１２〜１６について説明する。
インダクタ用導電パターン１２は、磁性体シート２の一
面に縁部電極１２ａおよび縁部電極１２ａから伸びて略
逆Ｌ字状に形成される内部電極１２ｂから構成される。
インダクタ用導電パターン１３〜１５は、磁性体シート
３〜５の一面の内方に、略逆Ｌ字状に形成される。イン
ダクタ用導電パターン１６は、磁性体シート６の一面に
縁部電極１６ａおよび縁部電極１６ａから伸びて略Ｉ字
状に形成される内部電極１６ｂから構成される。
ンダクタ用導電パターン１２〜１６について説明する。
インダクタ用導電パターン１２は、磁性体シート２の一
面に縁部電極１２ａおよび縁部電極１２ａから伸びて略
逆Ｌ字状に形成される内部電極１２ｂから構成される。
インダクタ用導電パターン１３〜１５は、磁性体シート
３〜５の一面の内方に、略逆Ｌ字状に形成される。イン
ダクタ用導電パターン１６は、磁性体シート６の一面に
縁部電極１６ａおよび縁部電極１６ａから伸びて略Ｉ字
状に形成される内部電極１６ｂから構成される。
【０００５】上述した磁性体シート１〜７が順に積層さ
れ、一体化され、焼成されることによってインダクタ素
子８が得られる。この際、インダクタ用導電パターン１
２〜１６は貫通孔２ｈ〜５ｈを介してそれぞれ導通（図
６に導通箇所を破線で記す）される結果、このインダク
タ素子８では略２．５ターンのコイルからなるインダク
タンス成分が構成される。次に、インダクタ素子８の両
端部に外部電極９ａ，９ｂが形成され、外部電極９ａ，
９ｂに縁部電極１２ａおよび縁部電極１６ａがそれぞれ
電気的に接続されて、積層チップインダクタが構成され
る。
れ、一体化され、焼成されることによってインダクタ素
子８が得られる。この際、インダクタ用導電パターン１
２〜１６は貫通孔２ｈ〜５ｈを介してそれぞれ導通（図
６に導通箇所を破線で記す）される結果、このインダク
タ素子８では略２．５ターンのコイルからなるインダク
タンス成分が構成される。次に、インダクタ素子８の両
端部に外部電極９ａ，９ｂが形成され、外部電極９ａ，
９ｂに縁部電極１２ａおよび縁部電極１６ａがそれぞれ
電気的に接続されて、積層チップインダクタが構成され
る。
【０００６】かかる構成の積層チップインダクタは、イ
ンダクタンス成分が有する固有の、誘導リアクタンス成
分，抵抗成分および分布容量である第１の静電容量成
分、の合成からなるインピーダンスを有し、このインピ
ーダンスの周波数特性によって所望のノイズが除去でき
る。
ンダクタンス成分が有する固有の、誘導リアクタンス成
分，抵抗成分および分布容量である第１の静電容量成
分、の合成からなるインピーダンスを有し、このインピ
ーダンスの周波数特性によって所望のノイズが除去でき
る。
【０００７】図８に積層チップインダクタの周波数特性
を示す。Ｗが、積層チップインダクタのインピーダンス
を示し、ＸL が誘導リアクタンス，Ｒが抵抗を示す。積
層チップインダクタの共振点ｆ0 （共振周波数）におい
て、そのインピーダンスが最大となり、最大値は抵抗Ｒ
と同一になる。
を示す。Ｗが、積層チップインダクタのインピーダンス
を示し、ＸL が誘導リアクタンス，Ｒが抵抗を示す。積
層チップインダクタの共振点ｆ0 （共振周波数）におい
て、そのインピーダンスが最大となり、最大値は抵抗Ｒ
と同一になる。
【０００８】
【発明が解決しようとする課題】しかしながら、かかる
構成の積層チップインダクタにおいて、誘導リアクタン
ス成分ＸL が高周波領域まで伸び過ぎると信号にリンギ
ング（波形歪み）が発生するという問題点を有してい
た。この問題点の解決には誘導リアクタンス成分Ｘ L を
より低周波側で減衰させればよく、その方策としてイン
ダクタンスを大きくする方法が知られており、磁性体シ
ート１〜７の透磁率を高くするか、またはコイルのター
ン数を増加させればよい。しかし、透磁率のみを高くし
て対応する場合、インダクタンスの増加とともに低周波
側での抵抗成分Ｒが増大し、それによって信号のなまり
が発生する可能性があった。また、磁性体シート１〜７
の透磁率を一定にして、コイルのターン数を増加させて
対応する場合、インダクタ用導電パターンが形成された
磁性体シートの積層数を増加させる必要があり、それに
ともなってインダクタ用導電パターン間に生じる分布容
量即ち第１の静電容量値が増加する。つまり、第１の静
電容量値が大きくなるため、積層チップインダクタの誘
導リアクタンスが低周波側で減衰し、共振点ｆ0 が低周
波側にシフトし、その結果、抵抗成分Ｒが高周波側で低
下し、所望のインピーダンスが得られないという別の問
題点を有していた。
構成の積層チップインダクタにおいて、誘導リアクタン
ス成分ＸL が高周波領域まで伸び過ぎると信号にリンギ
ング（波形歪み）が発生するという問題点を有してい
た。この問題点の解決には誘導リアクタンス成分Ｘ L を
より低周波側で減衰させればよく、その方策としてイン
ダクタンスを大きくする方法が知られており、磁性体シ
ート１〜７の透磁率を高くするか、またはコイルのター
ン数を増加させればよい。しかし、透磁率のみを高くし
て対応する場合、インダクタンスの増加とともに低周波
側での抵抗成分Ｒが増大し、それによって信号のなまり
が発生する可能性があった。また、磁性体シート１〜７
の透磁率を一定にして、コイルのターン数を増加させて
対応する場合、インダクタ用導電パターンが形成された
磁性体シートの積層数を増加させる必要があり、それに
ともなってインダクタ用導電パターン間に生じる分布容
量即ち第１の静電容量値が増加する。つまり、第１の静
電容量値が大きくなるため、積層チップインダクタの誘
導リアクタンスが低周波側で減衰し、共振点ｆ0 が低周
波側にシフトし、その結果、抵抗成分Ｒが高周波側で低
下し、所望のインピーダンスが得られないという別の問
題点を有していた。
【０００９】さらに、インダクタ素子８を構成するセラ
ミックの焼結粒径及びセラミックの内部応力によりコイ
ルのインダクタンスおよび抵抗成分Ｒが大きくばらつ
き、その結果として共振点ｆ0 におけるインピーダンス
が大きくばらつくという別の問題点も有していた。
ミックの焼結粒径及びセラミックの内部応力によりコイ
ルのインダクタンスおよび抵抗成分Ｒが大きくばらつ
き、その結果として共振点ｆ0 におけるインピーダンス
が大きくばらつくという別の問題点も有していた。
【００１０】本発明の目的は、上述の問題点を解消すべ
くなされたもので、積層チップインダクタの外部電極に
導通されるキャパシタ用導電パターンを設け、磁性体シ
ートを介してインダクタ用導電パターンに対向してキャ
パシタンス成分を構成することにより、高周波領域にお
ける誘導リアクタンス成分ＸL を低周波側で減衰させる
ことによって、リンギングを少なくし、かつ共振周波数
において所望のインピーダンスを得ることができる積層
チップインダクタを提供することにある。
くなされたもので、積層チップインダクタの外部電極に
導通されるキャパシタ用導電パターンを設け、磁性体シ
ートを介してインダクタ用導電パターンに対向してキャ
パシタンス成分を構成することにより、高周波領域にお
ける誘導リアクタンス成分ＸL を低周波側で減衰させる
ことによって、リンギングを少なくし、かつ共振周波数
において所望のインピーダンスを得ることができる積層
チップインダクタを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の積層チップインダクタにおいては、線状の
インダクタ用導電パターンが形成された磁性体シートが
複数枚積層された積層体の内部に、前記インダクタ用導
電パターンが前記磁性体シートを介して順次電気的に接
続されてインダクタンス成分が構成されるとともに、該
インダクタンス成分の一部とキャパシタンス成分が電気
的に並列接続されるようにキャパシタ用導電パターンが
構成されており、該キャパシタ用導電パターンは、前記
磁性体シートに形成された前記インダクタ用導電パター
ンとは絶縁されるとともに、前記磁性体シートを介して
他のインダクタ用導電パターンと略重なるように、前記
磁性体シートの端部から他方に向かって形成されてお
り、前記積層体の両端部に形成された外部電極に、前記
インダクタンス成分の両端部がそれぞれ電気的に接続さ
れるとともに、前記キャパシタ用導電パターンの端部が
電気的に接続されていることを特徴とする。
に、本発明の積層チップインダクタにおいては、線状の
インダクタ用導電パターンが形成された磁性体シートが
複数枚積層された積層体の内部に、前記インダクタ用導
電パターンが前記磁性体シートを介して順次電気的に接
続されてインダクタンス成分が構成されるとともに、該
インダクタンス成分の一部とキャパシタンス成分が電気
的に並列接続されるようにキャパシタ用導電パターンが
構成されており、該キャパシタ用導電パターンは、前記
磁性体シートに形成された前記インダクタ用導電パター
ンとは絶縁されるとともに、前記磁性体シートを介して
他のインダクタ用導電パターンと略重なるように、前記
磁性体シートの端部から他方に向かって形成されてお
り、前記積層体の両端部に形成された外部電極に、前記
インダクタンス成分の両端部がそれぞれ電気的に接続さ
れるとともに、前記キャパシタ用導電パターンの端部が
電気的に接続されていることを特徴とする。
【００１２】また、前記キャパシタ用導電パターンが前
記インダクタ用導電パターンと略同形状であることを特
徴とする。
記インダクタ用導電パターンと略同形状であることを特
徴とする。
【００１３】上記目的を達成するために、本発明の積層
チップインダクタの製造方法においては、磁性体シート
を準備し、該磁性体シートの所定の位置に貫通孔を形成
し、前記磁性体シートの一面に線状のインダクタ用導電
パターンを形成するとともに、該インダクタ用導電パタ
ーンとは絶縁され、前記磁性体シートの端部から他方に
向かってキャパシタ用導電パターンを形成し、前記磁性
体シートを複数枚積層することにより、インダクタンス
成分を構成するように前記インダクタ用導電パターンは
磁性体シートに形成した前記貫通孔を介して順次電気的
に接続し、前記キャパシタ用導電パターンはキャパシタ
ンス成分を構成するように前記磁性体シートを介して他
のインダクタ用導電パターンと略重なるように積層体と
し、該積層体を焼結して得られる積層焼結体の両端部に
外部電極を形成して、前記インダクタンス成分の両端部
を外部電極にそれぞれ電気的に接続するとともに、前記
キャパシタ用導電パターンの端部を外部電極に電気的に
接続することを特徴とする。
チップインダクタの製造方法においては、磁性体シート
を準備し、該磁性体シートの所定の位置に貫通孔を形成
し、前記磁性体シートの一面に線状のインダクタ用導電
パターンを形成するとともに、該インダクタ用導電パタ
ーンとは絶縁され、前記磁性体シートの端部から他方に
向かってキャパシタ用導電パターンを形成し、前記磁性
体シートを複数枚積層することにより、インダクタンス
成分を構成するように前記インダクタ用導電パターンは
磁性体シートに形成した前記貫通孔を介して順次電気的
に接続し、前記キャパシタ用導電パターンはキャパシタ
ンス成分を構成するように前記磁性体シートを介して他
のインダクタ用導電パターンと略重なるように積層体と
し、該積層体を焼結して得られる積層焼結体の両端部に
外部電極を形成して、前記インダクタンス成分の両端部
を外部電極にそれぞれ電気的に接続するとともに、前記
キャパシタ用導電パターンの端部を外部電極に電気的に
接続することを特徴とする。
【００１４】また、前記キャパシタ用導電パターンが前
記インダクタ用導電パターンと略同形状であることを特
徴とする。
記インダクタ用導電パターンと略同形状であることを特
徴とする。
【００１５】
【作用】本発明では、上述のように構成することによ
り、キャパシタ用導電パターンが磁性体シートを介して
インダクタ用導電パターンに対向してキャパシタンス成
分が構成され、このキャパシタンス成分を所定の静電容
量値に設定することによって誘導リアクタンス成分ＸL
の減衰周波数を規制することができる。
り、キャパシタ用導電パターンが磁性体シートを介して
インダクタ用導電パターンに対向してキャパシタンス成
分が構成され、このキャパシタンス成分を所定の静電容
量値に設定することによって誘導リアクタンス成分ＸL
の減衰周波数を規制することができる。
【００１６】
【実施例】本発明による第１実施例について、図１〜図
４にもとづいて詳細に説明する。積層チップインダクタ
は、磁性体シート２１〜２７が上から順に積層されたイ
ンダクタ素子２８に、外部電極２９ａ，２９ｂがその両
端部に形成されたものである。
４にもとづいて詳細に説明する。積層チップインダクタ
は、磁性体シート２１〜２７が上から順に積層されたイ
ンダクタ素子２８に、外部電極２９ａ，２９ｂがその両
端部に形成されたものである。
【００１７】磁性体シート２１〜２７は、セラミック原
料として、例えばＮｉ，Ｚｎ，Ｃｕ系フェライトを主成
分とする酸化物磁性体粉とバインダーを混合して得られ
るセラミックスラリーをフィルムの表面に均一に塗布、
乾燥後、フィルムから剥離して、所定の形状に切断する
ことにより得られる。このうち、磁性体シート２１，２
７は、導電パターンが形成されていないダミーのシート
である。磁性体シート２２には、所定の位置に貫通孔２
２ｈを設けるとともに、一面にスクリーン印刷等でイン
ダクタ用導電パターン３２が形成される。磁性体シート
２３〜２６には、所定の位置に貫通孔２３ｈ，２４ｈ，
２５ｈをそれぞれ設けるとともに、一面にスクリーン印
刷等でインダクタ用導電パターン３３，３４，３５，３
６がそれぞれ形成されるとともに、キャパシタ用導電パ
ターン４３，４４，４５，４６がそれぞれ形成される。
料として、例えばＮｉ，Ｚｎ，Ｃｕ系フェライトを主成
分とする酸化物磁性体粉とバインダーを混合して得られ
るセラミックスラリーをフィルムの表面に均一に塗布、
乾燥後、フィルムから剥離して、所定の形状に切断する
ことにより得られる。このうち、磁性体シート２１，２
７は、導電パターンが形成されていないダミーのシート
である。磁性体シート２２には、所定の位置に貫通孔２
２ｈを設けるとともに、一面にスクリーン印刷等でイン
ダクタ用導電パターン３２が形成される。磁性体シート
２３〜２６には、所定の位置に貫通孔２３ｈ，２４ｈ，
２５ｈをそれぞれ設けるとともに、一面にスクリーン印
刷等でインダクタ用導電パターン３３，３４，３５，３
６がそれぞれ形成されるとともに、キャパシタ用導電パ
ターン４３，４４，４５，４６がそれぞれ形成される。
【００１８】次に、磁性体シート２３〜２６に形成され
るキャパシタ用導電パターン４３〜４６について説明す
る。キャパシタ用導電パターン４３は、磁性体シート２
３の一面に一方の外部電極２９ａに導通される縁部電極
４３ａおよび縁部電極４３ａから伸びて略Ｉ字状に形成
される内部電極４３ｂから構成される。この際、インダ
クタ用導電パターン３３とキャパシタ用導電パターン４
３とは、点対称の略同形状であるとともに、互いに絶縁
されている。そして、このキャパシタ用導電パターン４
３は、その内部電極４３ｂが、磁性体シート２２，２３
を介して、インダクタ用導電パターン３２，３４に対向
してキャパシタンス成分を構成する。このキャパシタ用
導電パターン４３と同様に、キャパシタ用導電パターン
４４〜４６は、それぞれ磁性体シート２４〜２６の一面
に形成され、それぞれキャパシタンス成分を構成する。
但し、縁部電極４４ａ〜４６ａについては、図１の向側
と手前側とに交互に形成される。
るキャパシタ用導電パターン４３〜４６について説明す
る。キャパシタ用導電パターン４３は、磁性体シート２
３の一面に一方の外部電極２９ａに導通される縁部電極
４３ａおよび縁部電極４３ａから伸びて略Ｉ字状に形成
される内部電極４３ｂから構成される。この際、インダ
クタ用導電パターン３３とキャパシタ用導電パターン４
３とは、点対称の略同形状であるとともに、互いに絶縁
されている。そして、このキャパシタ用導電パターン４
３は、その内部電極４３ｂが、磁性体シート２２，２３
を介して、インダクタ用導電パターン３２，３４に対向
してキャパシタンス成分を構成する。このキャパシタ用
導電パターン４３と同様に、キャパシタ用導電パターン
４４〜４６は、それぞれ磁性体シート２４〜２６の一面
に形成され、それぞれキャパシタンス成分を構成する。
但し、縁部電極４４ａ〜４６ａについては、図１の向側
と手前側とに交互に形成される。
【００１９】なお、インダクタ用導電パターン３２〜３
６は従来例で説明したインダクタ用導電パターン１２〜
１６と同様であるため、詳細な説明を省略する。
６は従来例で説明したインダクタ用導電パターン１２〜
１６と同様であるため、詳細な説明を省略する。
【００２０】インダクタ素子２８は、上述した磁性体シ
ート２１〜２７が順に積層され、一体化され、焼成され
ることによって得られる。この際、インダクタ用導電パ
ターン３２〜３５の一端とインダクタ用導電パターン３
３〜３６の他端とが貫通孔２２ｈ〜２５ｈを介してそれ
ぞれ導通（図１に導通箇所を破線で記す）される結果、
このインダクタ素子２８では略２．５ターンのコイルか
らなるインダクタンス成分が構成される。そして、この
巻回するインダクタ用導電パターン３２〜３６に、磁性
体シート２２〜２５を介してキャパシタ用導電パターン
４３〜４６が対向して、キャパシタンス成分が構成され
る。
ート２１〜２７が順に積層され、一体化され、焼成され
ることによって得られる。この際、インダクタ用導電パ
ターン３２〜３５の一端とインダクタ用導電パターン３
３〜３６の他端とが貫通孔２２ｈ〜２５ｈを介してそれ
ぞれ導通（図１に導通箇所を破線で記す）される結果、
このインダクタ素子２８では略２．５ターンのコイルか
らなるインダクタンス成分が構成される。そして、この
巻回するインダクタ用導電パターン３２〜３６に、磁性
体シート２２〜２５を介してキャパシタ用導電パターン
４３〜４６が対向して、キャパシタンス成分が構成され
る。
【００２１】次に、インダクタ素子２８の両端部に外部
電極２９ａ，２９ｂが設けられ、外部電極２９ａ，２９
ｂに、縁部電極３２ａ，縁部電極３６ａがそれぞれ電気
的に接続されるとともに、縁部電極４３ａ〜４６ａがそ
れぞれ交互に電気的に接続されて積層チップインダクタ
が構成される。
電極２９ａ，２９ｂが設けられ、外部電極２９ａ，２９
ｂに、縁部電極３２ａ，縁部電極３６ａがそれぞれ電気
的に接続されるとともに、縁部電極４３ａ〜４６ａがそ
れぞれ交互に電気的に接続されて積層チップインダクタ
が構成される。
【００２２】したがって、本発明による積層チップイン
ダクタの製造方法では、例えば、インダクタ用導電パタ
ーン３３およびキャパシタ用導電パターン４３を、一枚
の印刷用スクリーンに形成しておくことにより、両導電
パターン３３および４３を同時に印刷形成することがで
きる。同様に、両導電パターン３４および４４，両導電
パターン３５および４５、並びに、両導電パターン３６
および４６をそれぞれ同時に印刷形成することができ
る。
ダクタの製造方法では、例えば、インダクタ用導電パタ
ーン３３およびキャパシタ用導電パターン４３を、一枚
の印刷用スクリーンに形成しておくことにより、両導電
パターン３３および４３を同時に印刷形成することがで
きる。同様に、両導電パターン３４および４４，両導電
パターン３５および４５、並びに、両導電パターン３６
および４６をそれぞれ同時に印刷形成することができ
る。
【００２３】更には、大きな一枚の印刷用スクリーンに
複数の両導電パターン３３および４３を形成しておき、
大きな磁性体シートの上に両導電パターン３３および４
３を同時に複数印刷形成することができる。同様に、大
きな磁性体シートにそれぞれの両導電パターン３４およ
び４４，両導電パターン３５および４５、並びに、両導
電パターン３６および４６をそれぞれ同時に複数印刷形
成することができる。そして、大きな各磁性体シートを
図１に示すように積層して、磁性体シート２１〜２７に
相当する所定の形状に切断して、図１に示す積層体とす
ればよい。
複数の両導電パターン３３および４３を形成しておき、
大きな磁性体シートの上に両導電パターン３３および４
３を同時に複数印刷形成することができる。同様に、大
きな磁性体シートにそれぞれの両導電パターン３４およ
び４４，両導電パターン３５および４５、並びに、両導
電パターン３６および４６をそれぞれ同時に複数印刷形
成することができる。そして、大きな各磁性体シートを
図１に示すように積層して、磁性体シート２１〜２７に
相当する所定の形状に切断して、図１に示す積層体とす
ればよい。
【００２４】かかる構成の積層チップインダクタの模式
的な等価回路は、図３（ａ）に示すように、インダクタ
ンス成分Ｌの一部と並列に接続される複数のキャパシタ
ンス成分（Ｃ1 〜Ｃ4 ）から構成される。また、積層チ
ップインダクタの共振点における等価回路は、図３
（ｂ）に示すように、インダクタンスＬと並列に接続さ
れる第２の静電容量（キャパシタンス成分（Ｃ1 〜
Ｃ4 ）と分布容量との合成）Ｃおよび抵抗Ｒから構成さ
れる。
的な等価回路は、図３（ａ）に示すように、インダクタ
ンス成分Ｌの一部と並列に接続される複数のキャパシタ
ンス成分（Ｃ1 〜Ｃ4 ）から構成される。また、積層チ
ップインダクタの共振点における等価回路は、図３
（ｂ）に示すように、インダクタンスＬと並列に接続さ
れる第２の静電容量（キャパシタンス成分（Ｃ1 〜
Ｃ4 ）と分布容量との合成）Ｃおよび抵抗Ｒから構成さ
れる。
【００２５】この積層チップインダクタは、インダクタ
ンス成分が有する固有の、誘導リアクタンス成分，抵抗
成分、および、分布容量にキャパシタンス成分を加えた
第２の静電容量成分、の合成からなるインピーダンスを
有し、このインピーダンスの周波数特性によって所望の
ノイズが除去できる。
ンス成分が有する固有の、誘導リアクタンス成分，抵抗
成分、および、分布容量にキャパシタンス成分を加えた
第２の静電容量成分、の合成からなるインピーダンスを
有し、このインピーダンスの周波数特性によって所望の
ノイズが除去できる。
【００２６】図４に、第１実施例の積層チップインダク
タの誘導リアクタンスＸL ，抵抗Ｒ、および、インピー
ダンスの周波数特性Ｗ１を実線で示す。なお、同図に、
図８に示した従来例のインピーダンスの周波数特性Ｗを
破線で示す。第１実施例と従来例の積層チップインダク
タは、インダクタンスが同一であり、第１実施例の第２
の静電容量値が従来例の第１の静電容量値より大きいも
のである。
タの誘導リアクタンスＸL ，抵抗Ｒ、および、インピー
ダンスの周波数特性Ｗ１を実線で示す。なお、同図に、
図８に示した従来例のインピーダンスの周波数特性Ｗを
破線で示す。第１実施例と従来例の積層チップインダク
タは、インダクタンスが同一であり、第１実施例の第２
の静電容量値が従来例の第１の静電容量値より大きいも
のである。
【００２７】図４からわかるように、第１実施例の積層
チップインダクタの誘導リアクタンスＸL が従来例より
低周波側で減衰する。つまり、第１実施例の第２の静電
容量値が従来例の第１の静電容量値より大きいことによ
り、第１実施例の積層チップインダクタの共振点ｆ0 が
従来例より低周波側になるとともに、共振点ｆ0 におけ
るインピーダンスも小さくなる。また、第１実施例の積
層チップインダクタの誘導リアクタンスＸL の減衰周波
数Ｓおよび誘導リアクタンスＸL と抵抗Ｒとのクロスポ
イントＰ、つまり、誘導リアクタンスＸL と抵抗Ｒの値
が同じになる周波数も従来例より低周波側になる。
チップインダクタの誘導リアクタンスＸL が従来例より
低周波側で減衰する。つまり、第１実施例の第２の静電
容量値が従来例の第１の静電容量値より大きいことによ
り、第１実施例の積層チップインダクタの共振点ｆ0 が
従来例より低周波側になるとともに、共振点ｆ0 におけ
るインピーダンスも小さくなる。また、第１実施例の積
層チップインダクタの誘導リアクタンスＸL の減衰周波
数Ｓおよび誘導リアクタンスＸL と抵抗Ｒとのクロスポ
イントＰ、つまり、誘導リアクタンスＸL と抵抗Ｒの値
が同じになる周波数も従来例より低周波側になる。
【００２８】次に、本発明による第２実施例について、
図５にもとづいて詳細に説明する。但し、前述の第１実
施例と同一部分については、同一の符号を付し、詳細な
説明を省略するとともに、図１を援用して説明する。
図５にもとづいて詳細に説明する。但し、前述の第１実
施例と同一部分については、同一の符号を付し、詳細な
説明を省略するとともに、図１を援用して説明する。
【００２９】第２実施例の積層チップインダクタは、第
１実施例と比較して、コイルのターン数を増加させてイ
ンダクタンスを大きくするとともに、第２の静電容量値
を小さくすることに特徴がある。
１実施例と比較して、コイルのターン数を増加させてイ
ンダクタンスを大きくするとともに、第２の静電容量値
を小さくすることに特徴がある。
【００３０】つまり、積層チップインダクタは第１実施
例に用いた例えば磁性体シート２３，２４を追加積層す
ることによってコイルのターン数を増加させてインダク
タンスを大きくする。具体的には、インダクタ素子（図
示せず）は磁性体シート２１，２２，２３，２４，２
３，２４，２５，２６，２７が順に積層され、一体化さ
れ、焼成されることによって得られる。このインダクタ
素子に外部電極を形成して積層チップインダクタ（図示
せず）が得られる。この例の積層チップインダクタでは
略３．５ターンのコイルからなるインダクタンス成分が
構成される。なお、この際、第２実施例の第２の静電容
量値を第１実施例の第２の静電容量値より小さくするた
め、所定容量に応じて、磁性体シート２３，２４，２３
〜２６に形成されるべきキャパシタ用導電パターン４
３，４４，４３〜４６のいずれかのパターンの削除また
は／およびキャパシタ用導電パターン４３，４４，４３
〜４６の面積を削減する。
例に用いた例えば磁性体シート２３，２４を追加積層す
ることによってコイルのターン数を増加させてインダク
タンスを大きくする。具体的には、インダクタ素子（図
示せず）は磁性体シート２１，２２，２３，２４，２
３，２４，２５，２６，２７が順に積層され、一体化さ
れ、焼成されることによって得られる。このインダクタ
素子に外部電極を形成して積層チップインダクタ（図示
せず）が得られる。この例の積層チップインダクタでは
略３．５ターンのコイルからなるインダクタンス成分が
構成される。なお、この際、第２実施例の第２の静電容
量値を第１実施例の第２の静電容量値より小さくするた
め、所定容量に応じて、磁性体シート２３，２４，２３
〜２６に形成されるべきキャパシタ用導電パターン４
３，４４，４３〜４６のいずれかのパターンの削除また
は／およびキャパシタ用導電パターン４３，４４，４３
〜４６の面積を削減する。
【００３１】かかる構成の積層チップインダクタのイン
ピーダンスの周波数特性Ｗ２を図５に実線で示す。な
お、同図に、図４に示した第１実施例のインピーダンス
の周波数特性Ｗ１を破線で示す。つまり、第２実施例の
積層チップインダクタは第１実施例よりインダクタンス
が大きく、第２実施例の第２の静電容量値が第１実施例
の第２の静電容量値より所定容量小さいものである。
ピーダンスの周波数特性Ｗ２を図５に実線で示す。な
お、同図に、図４に示した第１実施例のインピーダンス
の周波数特性Ｗ１を破線で示す。つまり、第２実施例の
積層チップインダクタは第１実施例よりインダクタンス
が大きく、第２実施例の第２の静電容量値が第１実施例
の第２の静電容量値より所定容量小さいものである。
【００３２】図５からわかるように、第２実施例のイン
ピーダンスの周波数特性Ｗ２は第１実施例のインピーダ
ンスの周波数特性Ｗ１より各周波数におけるインピーダ
ンスが大きい、即ち、Ｙ軸方向のプラス側に略平行移動
したものである。
ピーダンスの周波数特性Ｗ２は第１実施例のインピーダ
ンスの周波数特性Ｗ１より各周波数におけるインピーダ
ンスが大きい、即ち、Ｙ軸方向のプラス側に略平行移動
したものである。
【００３３】つまり、第２実施例の積層チップインダク
タの共振点ｆ0 は第１実施例と略同一であり、第２実施
例の共振点ｆ0 におけるインピーダンスは第１実施例よ
り大きい。したがって、同じ透磁率の磁性体シートを用
いて、例えば、コイルのターン数を増減させてインダク
タンスが異なる種々の積層チップインダクタを構成して
も、その内部に構成されるキャパシタンス成分である第
２の静電容量値を調整することにより、共振点ｆ0 を同
じにすることができる。
タの共振点ｆ0 は第１実施例と略同一であり、第２実施
例の共振点ｆ0 におけるインピーダンスは第１実施例よ
り大きい。したがって、同じ透磁率の磁性体シートを用
いて、例えば、コイルのターン数を増減させてインダク
タンスが異なる種々の積層チップインダクタを構成して
も、その内部に構成されるキャパシタンス成分である第
２の静電容量値を調整することにより、共振点ｆ0 を同
じにすることができる。
【００３４】なお、本発明にかかる積層チップインダク
タは上述の実施例に限定されるものでなく、ダミーの磁
性体シート２１，２７およびインダクタ用導電パターン
が形成された磁性体シート２３〜２５の積層数は適宜増
減することが可能であることは説明するまでもない。ま
た、コイルの巻回方向およびインダクタ用導電パターン
の形状は略逆Ｌ字状に限定されるものでなく、インダク
タ用導電パターンが形成された磁性体シート２２〜２６
を積層することにより、コイルを構成するものであれば
よい。
タは上述の実施例に限定されるものでなく、ダミーの磁
性体シート２１，２７およびインダクタ用導電パターン
が形成された磁性体シート２３〜２５の積層数は適宜増
減することが可能であることは説明するまでもない。ま
た、コイルの巻回方向およびインダクタ用導電パターン
の形状は略逆Ｌ字状に限定されるものでなく、インダク
タ用導電パターンが形成された磁性体シート２２〜２６
を積層することにより、コイルを構成するものであれば
よい。
【００３５】
【発明の効果】以上述べたように、本発明による積層チ
ップインダクタでは、次のような効果がある。 １．キャパシタ用導電パターンを形成して、積層チップ
インダクタの静電容量を増加させることによって、誘導
リアクタンスが減衰する周波数を低周波側に調整でき、
出力信号波形のリンギングを抑えることができる。
ップインダクタでは、次のような効果がある。 １．キャパシタ用導電パターンを形成して、積層チップ
インダクタの静電容量を増加させることによって、誘導
リアクタンスが減衰する周波数を低周波側に調整でき、
出力信号波形のリンギングを抑えることができる。
【００３６】２．セラミックの焼結粒径及びセラミック
の内部応力のばらつきによりインダクタンスおよび抵抗
が大きくばらつくのに対して、セラミックの焼結粒径及
びセラミックの内部応力のばらつきが大きくても、ばら
つきが小さい静電容量でもって積層チップインダクタの
インピーダンス特性を規制するため、共振周波数におけ
るインピーダンスのばらつきを小さくすることができ
る。
の内部応力のばらつきによりインダクタンスおよび抵抗
が大きくばらつくのに対して、セラミックの焼結粒径及
びセラミックの内部応力のばらつきが大きくても、ばら
つきが小さい静電容量でもって積層チップインダクタの
インピーダンス特性を規制するため、共振周波数におけ
るインピーダンスのばらつきを小さくすることができ
る。
【００３７】３．キャパシタ用導電パターンをインダク
タを構成するコイルの巻回間に形成してあるため、キャ
パシタ用導電パターンによってコイルに発生する磁束を
遮ることがなく、インダクタンスが低下しない。 ４．キャパシタ用導電パターンの形成数および面積の大
きさを変えて、積層チップインダクタの静電容量を所望
の静電容量値に設定できるため、誘導リアクタンスの減
衰周波数を任意に設定することができる。また、同一の
共振周波数を有し、その共振点におけるインピーダンス
を任意に設定することができる。
タを構成するコイルの巻回間に形成してあるため、キャ
パシタ用導電パターンによってコイルに発生する磁束を
遮ることがなく、インダクタンスが低下しない。 ４．キャパシタ用導電パターンの形成数および面積の大
きさを変えて、積層チップインダクタの静電容量を所望
の静電容量値に設定できるため、誘導リアクタンスの減
衰周波数を任意に設定することができる。また、同一の
共振周波数を有し、その共振点におけるインピーダンス
を任意に設定することができる。
【００３８】５．本発明による積層チップインダクタ
は、一枚の磁性体シートの一面にインダクタ用導電パタ
ーンおよびキャパシタ用導電パターンを形成して構成で
きる。つまり、インダクタ用導電パターンによって構成
されるコイルの間に磁性体シートを介してキャパシタ用
導電パターンが形成されているため、積層チップインダ
クタの大きさ（厚さ）の増加もなくキャパシタンス成分
を構成できる。
は、一枚の磁性体シートの一面にインダクタ用導電パタ
ーンおよびキャパシタ用導電パターンを形成して構成で
きる。つまり、インダクタ用導電パターンによって構成
されるコイルの間に磁性体シートを介してキャパシタ用
導電パターンが形成されているため、積層チップインダ
クタの大きさ（厚さ）の増加もなくキャパシタンス成分
を構成できる。
【００３９】また、本発明による積層チップインダクタ
の製造方法では、次のような効果がある。 ６．キャパシタ用導電パターンが形成されない従来の積
層チップインダクタの製造方法と同じ工程で、積層チッ
プインダクタにキャパシタンス成分を形成することがで
きるため、積層チップインダクタにキャパシタ用導電パ
ターンを形成しても製造工数が増加することなく、容易
である。
の製造方法では、次のような効果がある。 ６．キャパシタ用導電パターンが形成されない従来の積
層チップインダクタの製造方法と同じ工程で、積層チッ
プインダクタにキャパシタンス成分を形成することがで
きるため、積層チップインダクタにキャパシタ用導電パ
ターンを形成しても製造工数が増加することなく、容易
である。
【図１】本発明に係る第１実施例の積層チップインダク
タの分解斜視図である。
タの分解斜視図である。
【図２】図１の積層チップインダクタの斜視図である。
【図３】（ａ）第１実施例の積層チップインダクタの等
価回路図である。 （ｂ）第１実施例の積層チップインダクタの共振時にお
ける等価回路図である。
価回路図である。 （ｂ）第１実施例の積層チップインダクタの共振時にお
ける等価回路図である。
【図４】第１実施例の積層チップインダクタのインピー
ダンス特性を示すグラフである。
ダンス特性を示すグラフである。
【図５】本発明に係る第２実施例の積層チップインダク
タのインピーダンス特性を示すグラフである。
タのインピーダンス特性を示すグラフである。
【図６】従来の積層チップインダクタの斜視図である。
【図７】図６の分解斜視図である。
【図８】従来の積層チップインダクタのインピーダンス
特性を示すグラフである。
特性を示すグラフである。
２１〜２７ 磁性体シート ２９ａ，２９ｂ 外部電極 ３２〜３６ インダクタ用導電パターン ２２ｈ〜２５ｈ 貫通孔 ４３〜４６ キャパシタ用導電パターン
Claims (4)
- 【請求項１】 線状のインダクタ用導電パターンが形成
された磁性体シートが複数枚積層された積層体の内部
に、前記インダクタ用導電パターンが前記磁性体シート
を介して順次電気的に接続されてインダクタンス成分が
構成されるとともに、該インダクタンス成分の一部とキ
ャパシタンス成分が電気的に並列接続されるようにキャ
パシタ用導電パターンが構成されており、 該キャパシタ用導電パターンは、前記磁性体シートに形
成された前記インダクタ用導電パターンとは絶縁される
とともに、前記磁性体シートを介して他のインダクタ用
導電パターンと略重なるように、前記磁性体シートの端
部から他方に向かって形成されており、 前記積層体の両端部に形成された外部電極に、前記イン
ダクタンス成分の両端部がそれぞれ電気的に接続される
とともに、前記キャパシタ用導電パターンの端部が電気
的に接続されていることを特徴とする積層チップインダ
クタ。 - 【請求項２】 前記キャパシタ用導電パターンが前記磁
性体シートを介して対向する前記インダクタ用導電パタ
ーンと略同形状であることを特徴とする請求項１に記載
の積層チップインダクタ。 - 【請求項３】 磁性体シートを準備し、 該磁性体シートの所定の位置に貫通孔を形成し、 前記磁性体シートの一面に線状のインダクタ用導電パタ
ーンを形成するとともに、該インダクタ用導電パターン
とは絶縁され、前記磁性体シートの端部から他方に向か
ってキャパシタ用導電パターンを形成し、 前記磁性体シートを複数枚積層することにより、インダ
クタンス成分を構成するように前記インダクタ用導電パ
ターンは磁性体シートに形成した前記貫通孔を介して順
次電気的に接続し、前記キャパシタ用導電パターンはキ
ャパシタンス成分を構成するように前記磁性体シートを
介して他のインダクタ用導電パターンと略重なるように
積層体とし、 該積層体を焼結して得られる積層焼結体の両端部に外部
電極を形成して、前記インダクタンス成分の両端部を外
部電極にそれぞれ電気的に接続するとともに、前記キャ
パシタ用導電パターンの端部を外部電極に電気的に接続
することを特徴とする積層チップインダクタの製造方
法。 - 【請求項４】 前記キャパシタ用導電パターンが前記磁
性体シートを介して対向する前記インダクタ用導電パタ
ーンと略同形状であることを特徴とする請求項３に記載
の積層チップインダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5934795A JPH08255715A (ja) | 1995-03-17 | 1995-03-17 | 積層チップインダクタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5934795A JPH08255715A (ja) | 1995-03-17 | 1995-03-17 | 積層チップインダクタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255715A true JPH08255715A (ja) | 1996-10-01 |
Family
ID=13110677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5934795A Pending JPH08255715A (ja) | 1995-03-17 | 1995-03-17 | 積層チップインダクタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255715A (ja) |
-
1995
- 1995-03-17 JP JP5934795A patent/JPH08255715A/ja active Pending
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