JPH0824266B2 - ディジタル−アナログ変換装置 - Google Patents
ディジタル−アナログ変換装置Info
- Publication number
- JPH0824266B2 JPH0824266B2 JP61238302A JP23830286A JPH0824266B2 JP H0824266 B2 JPH0824266 B2 JP H0824266B2 JP 61238302 A JP61238302 A JP 61238302A JP 23830286 A JP23830286 A JP 23830286A JP H0824266 B2 JPH0824266 B2 JP H0824266B2
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- data
- voltage dividing
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は分圧抵抗を用いたディジタル−アナログ変換
装置に関し、特に、少ない分圧抵抗の数で変換ビット数
を多くすることのできる装置を提供するものである。
装置に関し、特に、少ない分圧抵抗の数で変換ビット数
を多くすることのできる装置を提供するものである。
従来の技術 抵抗を用いたディジタル−アナログ変換装置としては
Ｒ−2Rラダーネットワークを用いた装置が有名である
が、MOS型の集積回路においては抵抗体の抵抗値の問題
から専ら分圧抵抗型のディジタル−アナログ変換装置が
多用されており、その典型的な例がH.U.ポストとK.ショ
ッペにようアイ・イー・イー・イーのジャーナル・オブ
・ソリッド・ステート・サーキット巻SC−18第３号第29
7〜301頁における「14ビッウト単調型NMOS・D/A変換
器」（H.U.POST and K.SCHOPPE“A 14 Bit Monotonic N
MOS D/A Converter,"IEEE J.Solid−State Circuits,vo
l.SC−18,No.3,pp 297−301,June 1983,以下、文献１と
略記する。）に示されている。
Ｒ−2Rラダーネットワークを用いた装置が有名である
が、MOS型の集積回路においては抵抗体の抵抗値の問題
から専ら分圧抵抗型のディジタル−アナログ変換装置が
多用されており、その典型的な例がH.U.ポストとK.ショ
ッペにようアイ・イー・イー・イーのジャーナル・オブ
・ソリッド・ステート・サーキット巻SC−18第３号第29
7〜301頁における「14ビッウト単調型NMOS・D/A変換
器」（H.U.POST and K.SCHOPPE“A 14 Bit Monotonic N
MOS D/A Converter,"IEEE J.Solid−State Circuits,vo
l.SC−18,No.3,pp 297−301,June 1983,以下、文献１と
略記する。）に示されている。
発明が解決しようとする問題点 ところで、前記文献１に示されるような分圧抵抗型の
ディジタル−アナログ変換装置は、複数の分圧タップを
有する抵抗分圧回路と、前記複数の分圧タップと出力端
子の間に接続された複数のスイッチング回路と入力デー
タに応じて前記スイッチング回路を個々にオンせしめる
デコーダを備えているが、一般的には、ｎビットのディ
ジタル−アナログ変換装置を実現するためには2n個の分
圧タップとスイッチング回路を必要とする。前記文献１
には粗分圧抵抗回路と密分圧抵抗回路を組み合わせるこ
とにより、少ない分圧タップ数で高分解能の変換装置を
実現した例が紹介されているが、粗分圧抵抗回路と密分
圧抵抗回路の結合のための２本の接続ラインと複雑な切
り換え回路が必要になるなどの問題点を有している。
ディジタル−アナログ変換装置は、複数の分圧タップを
有する抵抗分圧回路と、前記複数の分圧タップと出力端
子の間に接続された複数のスイッチング回路と入力デー
タに応じて前記スイッチング回路を個々にオンせしめる
デコーダを備えているが、一般的には、ｎビットのディ
ジタル−アナログ変換装置を実現するためには2n個の分
圧タップとスイッチング回路を必要とする。前記文献１
には粗分圧抵抗回路と密分圧抵抗回路を組み合わせるこ
とにより、少ない分圧タップ数で高分解能の変換装置を
実現した例が紹介されているが、粗分圧抵抗回路と密分
圧抵抗回路の結合のための２本の接続ラインと複雑な切
り換え回路が必要になるなどの問題点を有している。
問題点を解決するための手段 前記した問題点を解決するために本発明のディジタル
−アナログ変換装置は、複数の抵抗体が直列に接続され
てその接続点に分圧タップが設けられた抵抗手段と、前
記分圧タップを入力データの中間ビット群の値に対応さ
せてグループ分けした数と同数の行接続線路と、前記分
圧タップと該当するグループの行接続線路の間に接続さ
れた複数のスイッチング手段と、入力データの上位ビッ
ト群のデータに対応して前記スイッチング手段を列方向
にグループ分けしてそのオンオフをコントロールする第
１の主デコーダと、すべての隣接する前記行接続線路間
ごとに接続されてその間の電圧を少なくとも４段階に分
圧する複数の副分圧回路と、入力データの下位ビット群
のデータに対応して前記副分圧回路の分圧比を選択せし
める副デコーダと、入力データの中間ビット群のデータ
に対応して前記副分圧回路のうちいずれかの出力を選択
して出力端子に送出させる第２の主デコーダを備えてい
る。
−アナログ変換装置は、複数の抵抗体が直列に接続され
てその接続点に分圧タップが設けられた抵抗手段と、前
記分圧タップを入力データの中間ビット群の値に対応さ
せてグループ分けした数と同数の行接続線路と、前記分
圧タップと該当するグループの行接続線路の間に接続さ
れた複数のスイッチング手段と、入力データの上位ビッ
ト群のデータに対応して前記スイッチング手段を列方向
にグループ分けしてそのオンオフをコントロールする第
１の主デコーダと、すべての隣接する前記行接続線路間
ごとに接続されてその間の電圧を少なくとも４段階に分
圧する複数の副分圧回路と、入力データの下位ビット群
のデータに対応して前記副分圧回路の分圧比を選択せし
める副デコーダと、入力データの中間ビット群のデータ
に対応して前記副分圧回路のうちいずれかの出力を選択
して出力端子に送出させる第２の主デコーダを備えてい
る。
作用 本発明では前記した構成によって、分圧タップ数を増
加させることなく、また、簡単な構成で高精度のディジ
タル−アナログ変換装置を得ることができる。
加させることなく、また、簡単な構成で高精度のディジ
タル−アナログ変換装置を得ることができる。
実施例 以下、本発明の一実施例のディジタル−アナログ変換
装置について図面を参照しながら説明する。
装置について図面を参照しながら説明する。
第１図は本発明の一実施例における中心部圧縮型の12
ビット分解能のディジタル−アナログ変換装置の構成図
を示したものである。第１図において、中央部に配置さ
れた256個の同一抵抗値の低抵抗1000〜1255と、低抵抗
列の一端とプラス側給電端子30の間に直列に接続された
７個の同一抵抗値の抵抗1800〜1806と、低抵抗列の他端
とマイナス側給電端子40の間に直列に接続された７個の
同一抵抗値の抵抗1810〜1816によって268個の分圧タッ
プを有する抵抗分圧回路が構成されている。この抵抗分
圧回路の中心部の256個の分圧タップ17箇所の行接続線
路1900,1901,1902,1903,……,1916の間に接続された256
個のＰチャネルMOSトランジスタ2000〜2255と256個のＮ
チャネルMOSトランジスタ3000〜3255によってスイッチ
ングマトリクスが構成されている。また、前記行接続線
路1910ならびに1901と出力端子50の間にはＰチャネルMO
Sトランジスタ101,102とＮチャネルMOSトランジスタ10
3,104と高抵抗106,108、さらには前記高抵抗106,108の
３倍の抵抗値を有する高抵抗105,107によって構成され
た副分圧回路100が接続され、前記行接続線路1901〜191
5と前記出力端子50の間にも同様の副分圧回路110〜250
が接続されている。さらに、前記抵抗分圧回路のプラス
側の６個の分圧タップと前記出力端子50の間にはプラス
側コーススイッチング回路300が接続され、前記抵抗分
圧回路のマイナス側の６個の分圧タップと前記出力端子
50の間にはマイナス側コーススイッチング回路350が接
続されている。
ビット分解能のディジタル−アナログ変換装置の構成図
を示したものである。第１図において、中央部に配置さ
れた256個の同一抵抗値の低抵抗1000〜1255と、低抵抗
列の一端とプラス側給電端子30の間に直列に接続された
７個の同一抵抗値の抵抗1800〜1806と、低抵抗列の他端
とマイナス側給電端子40の間に直列に接続された７個の
同一抵抗値の抵抗1810〜1816によって268個の分圧タッ
プを有する抵抗分圧回路が構成されている。この抵抗分
圧回路の中心部の256個の分圧タップ17箇所の行接続線
路1900,1901,1902,1903,……,1916の間に接続された256
個のＰチャネルMOSトランジスタ2000〜2255と256個のＮ
チャネルMOSトランジスタ3000〜3255によってスイッチ
ングマトリクスが構成されている。また、前記行接続線
路1910ならびに1901と出力端子50の間にはＰチャネルMO
Sトランジスタ101,102とＮチャネルMOSトランジスタ10
3,104と高抵抗106,108、さらには前記高抵抗106,108の
３倍の抵抗値を有する高抵抗105,107によって構成され
た副分圧回路100が接続され、前記行接続線路1901〜191
5と前記出力端子50の間にも同様の副分圧回路110〜250
が接続されている。さらに、前記抵抗分圧回路のプラス
側の６個の分圧タップと前記出力端子50の間にはプラス
側コーススイッチング回路300が接続され、前記抵抗分
圧回路のマイナス側の６個の分圧タップと前記出力端子
50の間にはマイナス側コーススイッチング回路350が接
続されている。
一方、データ入力端子10〜21に供給される入力データ
D0〜D11のうち上位４ビットのデータD8〜D11が前記プラ
ス側コーススイッチング回路300および前記マイナス側
コーススイッチング回路350をコントロールするコース
デコーダ400に供給され、また、上位10ビットのデータD
2〜D11が前記ＰチャネルMOSトランジスタ2000〜2255お
よび前記ＮチャネルMOSトランジスタ3000〜3255をオン
オフする主デコーダ500に供給され、下位２ビットのデ
ータD0〜D1が前記幅分圧回路100〜250の分圧比を選択す
る幅デコーダ600〜750に供給されている。
D0〜D11のうち上位４ビットのデータD8〜D11が前記プラ
ス側コーススイッチング回路300および前記マイナス側
コーススイッチング回路350をコントロールするコース
デコーダ400に供給され、また、上位10ビットのデータD
2〜D11が前記ＰチャネルMOSトランジスタ2000〜2255お
よび前記ＮチャネルMOSトランジスタ3000〜3255をオン
オフする主デコーダ500に供給され、下位２ビットのデ
ータD0〜D1が前記幅分圧回路100〜250の分圧比を選択す
る幅デコーダ600〜750に供給されている。
以上のように構成されたディジタル−アナログ変換装
置についてその動作を説明する。
置についてその動作を説明する。
まず、データ入力端子21〜10に供給される12ビットの
入力データが［011×××××××××］のとき（×は
不定）には主デコーダ500の３入力NANDゲート502の出力
レベルが‘0'となり、［100×××××××××］のと
きには３入力NANDゲート501の出力レベルが‘0'となる
ので、入力ゲートが［011000000000］から［1001111111
11］の範囲にあるときにはNANDゲート503の出力レベル
が‘1'に移行して主デコーダ500によるＰチャネルMOSト
ランジスタ2000〜2255およびＮチャネルMOSトランジス
タ3000〜3255の選択が有効となる。
入力データが［011×××××××××］のとき（×は
不定）には主デコーダ500の３入力NANDゲート502の出力
レベルが‘0'となり、［100×××××××××］のと
きには３入力NANDゲート501の出力レベルが‘0'となる
ので、入力ゲートが［011000000000］から［1001111111
11］の範囲にあるときにはNANDゲート503の出力レベル
が‘1'に移行して主デコーダ500によるＰチャネルMOSト
ランジスタ2000〜2255およびＮチャネルMOSトランジス
タ3000〜3255の選択が有効となる。
これに対してデータ入力端子21〜10に供給される12ビ
ットの入力データが前記範囲外のときにはコースデコー
ダ400によってプラス側コーススイッチング回路300ある
いはマイナス側コーススイッチング回路350を構成する
スイッチングトランジスタ対のどれかがオン状態にな
る。
ットの入力データが前記範囲外のときにはコースデコー
ダ400によってプラス側コーススイッチング回路300ある
いはマイナス側コーススイッチング回路350を構成する
スイッチングトランジスタ対のどれかがオン状態にな
る。
さて、12ビットの入力データが前記範囲内のときには
その７ビット目から10ビット目までのデータD6〜D9の内
容に応じて主デコーダ500を構成する４入力NANDゲート5
10〜525のいずれかの出力レベルが‘1'に移行し、16列1
6行のマトリクス状に配置されたＰチャネルMOSトランジ
スタ2000〜2255およびＮチャネルMOSトランジスタ3000
〜3255のいずれかの列グループが選択される。また、３
ビット目から６ビット目までのデータD2〜D5の内容に応
じて主デコーダ500を構成する４入力NANDゲート550〜56
5のいずれかの出力レベルが‘1'に移行して副デコーダ6
00〜750を介して副分圧回路100〜250のいずれかが活性
状態にされる。
その７ビット目から10ビット目までのデータD6〜D9の内
容に応じて主デコーダ500を構成する４入力NANDゲート5
10〜525のいずれかの出力レベルが‘1'に移行し、16列1
6行のマトリクス状に配置されたＰチャネルMOSトランジ
スタ2000〜2255およびＮチャネルMOSトランジスタ3000
〜3255のいずれかの列グループが選択される。また、３
ビット目から６ビット目までのデータD2〜D5の内容に応
じて主デコーダ500を構成する４入力NANDゲート550〜56
5のいずれかの出力レベルが‘1'に移行して副デコーダ6
00〜750を介して副分圧回路100〜250のいずれかが活性
状態にされる。
さらに、副デコーダ600と副分圧回路100が接続された
行接続線路1900,1901を例にとって説明すると、１ビッ
ト目と２ビット目のデータD0〜D1の内容に応じて副デコ
ーダ600を構成する４個のANDゲートまたはNANDゲート60
1〜603の出力レベルが決定されて副分圧回路100構成す
る４個のMOSトランジスタ101〜104のオン，オフがコン
トロールされる。例えば、［D1D0］の内容が［00］のと
きにはANDゲート604のみが活性状態になってMOSトラン
ジスタ104だけがオン状態になるが［01］のときにはAND
ゲート604とNANDゲート601が活性状態になってMOSトラ
ンジスタ104とMOSトランジスタ101の両方がオン状態に
なり、［10］のときにはANDゲート604とNANDゲート602
が活性状態になってMOSトランジスタ104,102がオン状態
になり、［11］のときにはNANDゲート602とANDゲート60
3が活性状態になってMOSトランジスタ102,103がオン状
態になる。その結果、出力端子50には入力データの下位
２ビットの内容に応じてステップ的に変化する電位が得
られ、１ステップあたりの電圧は行接続線路1900と行接
続線路1901の電位差を４分割した値となる。
行接続線路1900,1901を例にとって説明すると、１ビッ
ト目と２ビット目のデータD0〜D1の内容に応じて副デコ
ーダ600を構成する４個のANDゲートまたはNANDゲート60
1〜603の出力レベルが決定されて副分圧回路100構成す
る４個のMOSトランジスタ101〜104のオン，オフがコン
トロールされる。例えば、［D1D0］の内容が［00］のと
きにはANDゲート604のみが活性状態になってMOSトラン
ジスタ104だけがオン状態になるが［01］のときにはAND
ゲート604とNANDゲート601が活性状態になってMOSトラ
ンジスタ104とMOSトランジスタ101の両方がオン状態に
なり、［10］のときにはANDゲート604とNANDゲート602
が活性状態になってMOSトランジスタ104,102がオン状態
になり、［11］のときにはNANDゲート602とANDゲート60
3が活性状態になってMOSトランジスタ102,103がオン状
態になる。その結果、出力端子50には入力データの下位
２ビットの内容に応じてステップ的に変化する電位が得
られ、１ステップあたりの電圧は行接続線路1900と行接
続線路1901の電位差を４分割した値となる。
このようにして、第１図に示したディジタル−アナロ
グ変換装置では少ない分圧タップ数でありながらデータ
入力端子21〜10に供給される12ビット分の入力データに
よって12ビット相当の分解能を有する出力電圧が得られ
る。
グ変換装置では少ない分圧タップ数でありながらデータ
入力端子21〜10に供給される12ビット分の入力データに
よって12ビット相当の分解能を有する出力電圧が得られ
る。
つぎに、第２図は本発明の別の実施例におけるディジ
タル−アナログ変換装置の構成図を示したものである。
第１図の装置ではMOSトランジスタと高抵抗の直列回路
によって副分圧回路100〜250を構成しているのに対し
て、第２図の装置では直列に接続されたMOSトランジス
タのオン抵抗を利用して副分圧回路100〜250を構成して
いる。すなわち、すべてのMOSトランジスタのオン抵抗
がほぼ等しくなるように設定されているものとすると、
副デコーダ600を構成するNANDゲート601が活性状態にな
ったときの抵抗分圧回路の分圧タップから出力端子50ま
での抵抗値はNANDゲート602が活性状態になったときの
それに比べて３倍となり、第１図の副分圧回路100にお
いて抵抗105,106の抵抗値を各MOSトランジスタのオン抵
抗が無視できる程度にまで大きくするのと同等の特性が
得られる。
タル−アナログ変換装置の構成図を示したものである。
第１図の装置ではMOSトランジスタと高抵抗の直列回路
によって副分圧回路100〜250を構成しているのに対し
て、第２図の装置では直列に接続されたMOSトランジス
タのオン抵抗を利用して副分圧回路100〜250を構成して
いる。すなわち、すべてのMOSトランジスタのオン抵抗
がほぼ等しくなるように設定されているものとすると、
副デコーダ600を構成するNANDゲート601が活性状態にな
ったときの抵抗分圧回路の分圧タップから出力端子50ま
での抵抗値はNANDゲート602が活性状態になったときの
それに比べて３倍となり、第１図の副分圧回路100にお
いて抵抗105,106の抵抗値を各MOSトランジスタのオン抵
抗が無視できる程度にまで大きくするのと同等の特性が
得られる。
発明の効果 本発明のディジタル−アナログ変換装置は以上の説明
からも明らかなように、抵抗1000〜1255によって構成さ
れ、複数の抵抗体が直列に接続されてその接続点に分圧
タップが設けられた抵抗手段と、前記分圧タップを入力
データの中間ビット群の値に対応させてグループ分けし
た数と同数の行接続線路1900〜1916と、前記分圧タップ
と該当するグループの行接続線路の間に接続された複数
のスイッチング手段（実施例においてはＰチャネルMOS
トランジスタ2000〜2255とＮチャネルMOSトランジスタ3
000〜3255によって構成されている。）と、入力データ
の上位ビット群のデータに対応して前記スイッチング手
段を列方向にグループ分けしてそのオンオフをコントロ
ールする第１の主デコーダ（主デコーダ500の中のANDゲ
ート510〜525によって構成される。）と、すべての隣接
する前記行接続線路間ごとに接続されてその間の電圧を
少なくとも４段階に分圧する複数の副分圧回路100〜250
と、入力データの下位ビット群のデータに対応して前記
副分圧回路の分圧比を選択せしめる副デコーダ600〜750
と、入力データの中間ビット群のデータに対応して前記
副分圧回路のうちいずれかの出力を選択して出力端子に
送出させる第２の主デコーダ（主デコーダ500の中のAND
ゲート550〜565によって構成される。）を備えたことを
特徴とするもので、分圧タップ数を増加させることな
く、簡単な構成で高精度のディジタル−アナログ変換装
置を得ることができ、大なる効果を奏する。
からも明らかなように、抵抗1000〜1255によって構成さ
れ、複数の抵抗体が直列に接続されてその接続点に分圧
タップが設けられた抵抗手段と、前記分圧タップを入力
データの中間ビット群の値に対応させてグループ分けし
た数と同数の行接続線路1900〜1916と、前記分圧タップ
と該当するグループの行接続線路の間に接続された複数
のスイッチング手段（実施例においてはＰチャネルMOS
トランジスタ2000〜2255とＮチャネルMOSトランジスタ3
000〜3255によって構成されている。）と、入力データ
の上位ビット群のデータに対応して前記スイッチング手
段を列方向にグループ分けしてそのオンオフをコントロ
ールする第１の主デコーダ（主デコーダ500の中のANDゲ
ート510〜525によって構成される。）と、すべての隣接
する前記行接続線路間ごとに接続されてその間の電圧を
少なくとも４段階に分圧する複数の副分圧回路100〜250
と、入力データの下位ビット群のデータに対応して前記
副分圧回路の分圧比を選択せしめる副デコーダ600〜750
と、入力データの中間ビット群のデータに対応して前記
副分圧回路のうちいずれかの出力を選択して出力端子に
送出させる第２の主デコーダ（主デコーダ500の中のAND
ゲート550〜565によって構成される。）を備えたことを
特徴とするもので、分圧タップ数を増加させることな
く、簡単な構成で高精度のディジタル−アナログ変換装
置を得ることができ、大なる効果を奏する。
第１図は本発明の一実施例におけるディジタル−アナロ
グ変換装置の構成図、第２図は本発明の別の実施例にお
けるディジタル−アナログ変換装置の構成図である。 100〜250……副分圧回路、500……主デコーダ、600〜75
0……副デコーダ、1000〜1255……抵抗、2000〜2255…
…MOSトランジスタ、3000〜3255……MOSトランジスタ。
グ変換装置の構成図、第２図は本発明の別の実施例にお
けるディジタル−アナログ変換装置の構成図である。 100〜250……副分圧回路、500……主デコーダ、600〜75
0……副デコーダ、1000〜1255……抵抗、2000〜2255…
…MOSトランジスタ、3000〜3255……MOSトランジスタ。
Claims (1)
- 【請求項１】複数の抵抗体が直列に接続されてその接続
点に分圧タップが設けられた抵抗手段と、前記分圧タッ
プを入力データの中間ビット群の値に対応させてグルー
プ分けした数と同数の行接続線路と、前記分圧タップと
該当するグループの行接続線路の間に接続された複数の
スイッチング手段と、入力データの上位ビット群のデー
タに対応して前記スイッチング手段を列方向にグループ
分けしてそのオンオフをコントロールする第１の主デコ
ーダと、すべての隣接する前記行接続線路間ごとに接続
されてその間の電圧を少なくとも４段階に分圧する複数
の副分圧回路と、入力データの下位ビット群のデータに
対応して前記副分圧回路の分圧比を選択せしめる副デコ
ーダと、入力データの中間ビット群のデータに対応して
前記副分圧回路のうちいずれかの出力を選択して出力端
子に送出させる第２の主デコーダを備えてなるディジタ
ル−アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238302A JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238302A JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6392130A JPS6392130A (ja) | 1988-04-22 |
| JPH0824266B2 true JPH0824266B2 (ja) | 1996-03-06 |
Family
ID=17028180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238302A Expired - Lifetime JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824266B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613829A (en) * | 1979-07-13 | 1981-02-10 | Nec Corp | Voltage dividing circuit |
| JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
| JPS59208427A (ja) * | 1983-05-13 | 1984-11-26 | Tokyo Electric Co Ltd | ロ−ドセル |
| US4543560A (en) * | 1984-02-17 | 1985-09-24 | Analog Devices, Incorporated | Two-stage high resolution digital-to-analog converter |
-
1986
- 1986-10-07 JP JP61238302A patent/JPH0824266B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6392130A (ja) | 1988-04-22 |
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