JPH08220557A - 液晶表示装置、その検査方法及び静電気防止方法 - Google Patents
液晶表示装置、その検査方法及び静電気防止方法Info
- Publication number
- JPH08220557A JPH08220557A JP2154095A JP2154095A JPH08220557A JP H08220557 A JPH08220557 A JP H08220557A JP 2154095 A JP2154095 A JP 2154095A JP 2154095 A JP2154095 A JP 2154095A JP H08220557 A JPH08220557 A JP H08220557A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- display device
- crystal display
- array substrate
- photo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Thin Film Transistor (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【目的】 液晶表示装置の薄膜トランジスタを非接触で
検査することができる液晶表示装置及びその検査方法を
提供するとともに、ショートリング構造をとることな
く、静電気による上記薄膜トランジスタの静電気による
絶縁破壊を防止できる静電気防止方法を提供する。 【構成】 ソース信号線ａ1〜ａn及びゲート信号線ｂ1
〜ｂmそれぞれに光抵抗素子Ｐ1〜Ｐn及びｐ1〜ｐmの出
力端子側を接続するとともに、入力端子側を短絡線Ｓで
短絡し、短絡線Ｓそれぞれにソース駆動回路８及びゲー
ト駆動回路９を接続した構成である。
検査することができる液晶表示装置及びその検査方法を
提供するとともに、ショートリング構造をとることな
く、静電気による上記薄膜トランジスタの静電気による
絶縁破壊を防止できる静電気防止方法を提供する。 【構成】 ソース信号線ａ1〜ａn及びゲート信号線ｂ1
〜ｂmそれぞれに光抵抗素子Ｐ1〜Ｐn及びｐ1〜ｐmの出
力端子側を接続するとともに、入力端子側を短絡線Ｓで
短絡し、短絡線Ｓそれぞれにソース駆動回路８及びゲー
ト駆動回路９を接続した構成である。
Description
【０００１】
【産業上の利用分野】本発明は、マトリクス型の液晶表
示装置の表示画面の検査方法及び検査装置に関し、特に
非接触の検査方法及び検査装置に関するものである。
示装置の表示画面の検査方法及び検査装置に関し、特に
非接触の検査方法及び検査装置に関するものである。
【０００２】
【従来の技術】マトリクス型の液晶表示装置は、一般的
に、図５（ａ）に示すように、一方のガラス板からなる
アレイ基板１上に複数の行信号線ｂ1〜ｂmと複数の列信
号線ａ1〜ａnとを交差させ、この交差部にスイッチング
素子ｃ11〜ｃnmを設けて多数の画素２を形成し、図５
（ｂ）に示すように、透明電極４を有する他方のガラス
基板からなる対向基板３をアレイ基板１に対向させ、こ
の間に液晶５を挟持させてなる。
に、図５（ａ）に示すように、一方のガラス板からなる
アレイ基板１上に複数の行信号線ｂ1〜ｂmと複数の列信
号線ａ1〜ａnとを交差させ、この交差部にスイッチング
素子ｃ11〜ｃnmを設けて多数の画素２を形成し、図５
（ｂ）に示すように、透明電極４を有する他方のガラス
基板からなる対向基板３をアレイ基板１に対向させ、こ
の間に液晶５を挟持させてなる。
【０００３】上記マトリクス型の液晶表示装置において
は、表示画面の大型化にともない、画素子数が増大し、
大きな表示領域に数万ないし数十万個のスイッチング素
子を配置しなければならず、上記スイッチング素子をす
べて無欠陥に形成することは困難であるので、欠陥の有
無および欠陥の位置の検査がますます重要になってい
る。
は、表示画面の大型化にともない、画素子数が増大し、
大きな表示領域に数万ないし数十万個のスイッチング素
子を配置しなければならず、上記スイッチング素子をす
べて無欠陥に形成することは困難であるので、欠陥の有
無および欠陥の位置の検査がますます重要になってい
る。
【０００４】従来のマトリクス型液晶表示装置の検査方
法は、実開平４―５５５３５号公報に示されているよう
に、マトリクス型液晶表示装置を駆動させるのに必要な
電圧（以下駆動信号と略す）を行及び列信号線に印加ず
るために、各信号線端にプローブを接触させて駆動信号
を印加するもので、図５（ａ）に示したように、行信号
線ｂ1〜ｂmおよび列信号線ａ1〜ａnが互いに独立してい
るために上記プローブは各信号線ｂ1〜ｂmおよびａ1〜
ａnの数だけ必要である。
法は、実開平４―５５５３５号公報に示されているよう
に、マトリクス型液晶表示装置を駆動させるのに必要な
電圧（以下駆動信号と略す）を行及び列信号線に印加ず
るために、各信号線端にプローブを接触させて駆動信号
を印加するもので、図５（ａ）に示したように、行信号
線ｂ1〜ｂmおよび列信号線ａ1〜ａnが互いに独立してい
るために上記プローブは各信号線ｂ1〜ｂmおよびａ1〜
ａnの数だけ必要である。
【０００５】図５において、スイッチング素子ｃ11〜ｃ
nmに薄膜トランジスタ（以下ＴＦＴと略す）を用い、行
信号線ｂ1〜ｂmをゲート信号線、列信号線ａ1〜ａnをソ
ース信号線とする。
nmに薄膜トランジスタ（以下ＴＦＴと略す）を用い、行
信号線ｂ1〜ｂmをゲート信号線、列信号線ａ1〜ａnをソ
ース信号線とする。
【０００６】駆動用ＩＣを備えたプローブをソース信号
線ａ1〜ａnとゲート信号線ｂ1〜ｂmに接触させ、駆動用
ＩＣからＴＦＴをＯＮにする画素２に対応するソース信
号とゲート信号が印加される。
線ａ1〜ａnとゲート信号線ｂ1〜ｂmに接触させ、駆動用
ＩＣからＴＦＴをＯＮにする画素２に対応するソース信
号とゲート信号が印加される。
【０００７】図６は、図５に示したソース信号線ａ1〜
ａn上にあるＴＦＴｃ11〜ｃnmに印加するソース信号と
ゲート信号のタイミングチャート例を示し、６はソース
信号線ａ1〜ａnに印加されるソース信号、７はゲート信
号線ｂ1〜ｂmに印加するゲート信号を示し、Ｔａ1〜Ｔ
ａnはそれぞれソース信号線ａ1〜ａnに印加されるソー
ス信号６の印加時間、Ｔｂ1〜Ｔｂmはそれぞれゲート信
号線ｂ1〜ｂmに印加されるゲート信号７がＨｉになって
いる時間、即ちＴＦＴｃ11〜ｃnmがＯＮになっている時
間であり、上記各信号６および７の印加時間は駆動ＩＣ
によって制御される。
ａn上にあるＴＦＴｃ11〜ｃnmに印加するソース信号と
ゲート信号のタイミングチャート例を示し、６はソース
信号線ａ1〜ａnに印加されるソース信号、７はゲート信
号線ｂ1〜ｂmに印加するゲート信号を示し、Ｔａ1〜Ｔ
ａnはそれぞれソース信号線ａ1〜ａnに印加されるソー
ス信号６の印加時間、Ｔｂ1〜Ｔｂmはそれぞれゲート信
号線ｂ1〜ｂmに印加されるゲート信号７がＨｉになって
いる時間、即ちＴＦＴｃ11〜ｃnmがＯＮになっている時
間であり、上記各信号６および７の印加時間は駆動ＩＣ
によって制御される。
【０００８】ゲート信号線ｂ1〜ｂmに順次ゲート信号７
が印加されるとＴＦＴｃ11〜ｃnmが順次ＯＮになり、順
次選択された画素のソース信号線ａ1〜ａnにソース信号
６を印加することによって各画素（ＴＦＴ）を表示させ
ることができる。
が印加されるとＴＦＴｃ11〜ｃnmが順次ＯＮになり、順
次選択された画素のソース信号線ａ1〜ａnにソース信号
６を印加することによって各画素（ＴＦＴ）を表示させ
ることができる。
【０００９】
【発明が解決しようとする課題】以上説明したように、
従来のマトリクス型液晶表示装置の検査方法では、各ソ
ース信号線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmにプロ
ーブを接触させてソース信号６およびゲート信号７を印
加する方法は、接触不良が問題となる。特に、画素数の
増大にともないプローブ数が多くなり、接触不良がます
ます起こり易くなり、検査もれが問題となる。
従来のマトリクス型液晶表示装置の検査方法では、各ソ
ース信号線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmにプロ
ーブを接触させてソース信号６およびゲート信号７を印
加する方法は、接触不良が問題となる。特に、画素数の
増大にともないプローブ数が多くなり、接触不良がます
ます起こり易くなり、検査もれが問題となる。
【００１０】また、近年各ソース信号線ａ1〜ａnおよび
ゲート信号線ｂ1〜ｂmの間隔が５０μｍ以下となり、各
ソース信号線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmにプ
ローブを接触させて導通を得ることが困難になりつつあ
る。
ゲート信号線ｂ1〜ｂmの間隔が５０μｍ以下となり、各
ソース信号線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmにプ
ローブを接触させて導通を得ることが困難になりつつあ
る。
【００１１】また、検査回数が増えるとプローブの接触
回数が増え、プローブ先端が摩耗して接触不良になると
いう問題があった。
回数が増え、プローブ先端が摩耗して接触不良になると
いう問題があった。
【００１２】さらに、各ソース信号線ａ1〜ａnおよびゲ
ート信号線ｂ1〜ｂmはそれぞれ電気的に切り離されてい
るのでＴＦＴｃ11〜ｃnmのような非線形素子を用いた場
合、静電気によるＴＦＴｃ11〜ｃnmの絶縁破壊が起こり
易く、上記絶縁破壊を防止するために、従来は各ソース
信号線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmを短絡する
ショートリング構造がとられ、製造工程を複雑にしてい
た。
ート信号線ｂ1〜ｂmはそれぞれ電気的に切り離されてい
るのでＴＦＴｃ11〜ｃnmのような非線形素子を用いた場
合、静電気によるＴＦＴｃ11〜ｃnmの絶縁破壊が起こり
易く、上記絶縁破壊を防止するために、従来は各ソース
信号線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmを短絡する
ショートリング構造がとられ、製造工程を複雑にしてい
た。
【００１３】本発明は、上記のような問題点を解決する
ためになされたもので、非接触で各ソース信号線ａ1〜
ａnおよびゲート信号線にソース信号およびゲート信号
を印加して検査することができる液晶表示装置及びその
検査方法を提供することを目的とする。
ためになされたもので、非接触で各ソース信号線ａ1〜
ａnおよびゲート信号線にソース信号およびゲート信号
を印加して検査することができる液晶表示装置及びその
検査方法を提供することを目的とする。
【００１４】また、各ソース信号線およびゲート信号線
を短絡するショートリング構造をとることなく、静電気
によるＴＦＴの絶縁破壊を防止できる液晶表示装置の静
電気防止方法を提供することを目的とする。
を短絡するショートリング構造をとることなく、静電気
によるＴＦＴの絶縁破壊を防止できる液晶表示装置の静
電気防止方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】請求項１に係る発明は、
複数のゲート信号線と複数のソース信号線とを交差させ
て形成し、上記交差部に薄膜トランジスタを配設したア
レイ基板、このアレイ基板に対向して配設した対向基
板、この対向基板と上記アレイ基板との間に挟持された
液晶、上記ゲート信号線にその出力端子を接続しその入
力端子を短絡線で短絡した複数の光抵抗素子、上記ソー
ス信号線にその出力端子を接続しその入力端子を短絡線
で短絡した複数の光抵抗素子、上記短絡線に接続された
ゲート駆動回路およびソース駆動回路を備え液晶表示装
置である。
複数のゲート信号線と複数のソース信号線とを交差させ
て形成し、上記交差部に薄膜トランジスタを配設したア
レイ基板、このアレイ基板に対向して配設した対向基
板、この対向基板と上記アレイ基板との間に挟持された
液晶、上記ゲート信号線にその出力端子を接続しその入
力端子を短絡線で短絡した複数の光抵抗素子、上記ソー
ス信号線にその出力端子を接続しその入力端子を短絡線
で短絡した複数の光抵抗素子、上記短絡線に接続された
ゲート駆動回路およびソース駆動回路を備え液晶表示装
置である。
【００１６】請求項２に係る発明は、請求項１記載の液
晶表示装置において、光抵抗素子は、アレイ基板と異な
る基板上に形成されたものである。
晶表示装置において、光抵抗素子は、アレイ基板と異な
る基板上に形成されたものである。
【００１７】請求項３に係る発明は、請求項１記載の液
晶表示装置において、光抵抗素子は、アレイ基板上に形
成されたものである。
晶表示装置において、光抵抗素子は、アレイ基板上に形
成されたものである。
【００１８】請求項４に係る発明は、請求項１、２また
は３のいずれかに記載の液晶表示装置において、光抵抗
素子は、アモルファスシリコンｉ層、金属からなる入力
端子と接続され上記アモルファスシリコンｉ層上に形成
されたアモルファスシリコンｎ層、金属からなる出力端
子と接続され上記アモルファスシリコンｉ層上に形成さ
れたアモルファスシリコンｎ層を備えたものである。
は３のいずれかに記載の液晶表示装置において、光抵抗
素子は、アモルファスシリコンｉ層、金属からなる入力
端子と接続され上記アモルファスシリコンｉ層上に形成
されたアモルファスシリコンｎ層、金属からなる出力端
子と接続され上記アモルファスシリコンｉ層上に形成さ
れたアモルファスシリコンｎ層を備えたものである。
【００１９】請求項５に係る発明は、複数のゲート信号
線と複数のソース信号線とを交差させて形成し、上記交
差部に薄膜トランジスタを配設したアレイ基板、このア
レイ基板に対向して配設した対向基板、この対向基板と
上記アレイ基板との間に挟持された液晶を備えた液晶表
示装置の上記ゲート信号線および上記ソース信号線それ
ぞれに複数の光抵抗素子の出力端子を接続し、上記複数
の光抵抗素子の入力端子を短絡線で短絡し、この短絡線
にゲート駆動回路およびソース駆動回路を接続し、上記
光抵抗素子に光を照射することによって上記ゲート駆動
回路およびソース駆動回路の駆動信号をそれぞれ上記ゲ
ート信号線およびソース信号線を介して上記薄膜トラン
ジスタに印加する液晶表示装置の検査方法である。
線と複数のソース信号線とを交差させて形成し、上記交
差部に薄膜トランジスタを配設したアレイ基板、このア
レイ基板に対向して配設した対向基板、この対向基板と
上記アレイ基板との間に挟持された液晶を備えた液晶表
示装置の上記ゲート信号線および上記ソース信号線それ
ぞれに複数の光抵抗素子の出力端子を接続し、上記複数
の光抵抗素子の入力端子を短絡線で短絡し、この短絡線
にゲート駆動回路およびソース駆動回路を接続し、上記
光抵抗素子に光を照射することによって上記ゲート駆動
回路およびソース駆動回路の駆動信号をそれぞれ上記ゲ
ート信号線およびソース信号線を介して上記薄膜トラン
ジスタに印加する液晶表示装置の検査方法である。
【００２０】請求項６に係る発明は、請求項５記載の液
晶表示装置の検査方法において、光抵抗素子は、アレイ
基板と異なる基板上に形成されたものである。
晶表示装置の検査方法において、光抵抗素子は、アレイ
基板と異なる基板上に形成されたものである。
【００２１】請求項７に係る発明は、請求項５記載の液
晶表示装置の検査方法において、光抵抗素子は、アレイ
基板上に形成されたものである。
晶表示装置の検査方法において、光抵抗素子は、アレイ
基板上に形成されたものである。
【００２２】請求項８に係る発明は、請求項５、６また
は７のいずれかに記載の液晶表示装置の検査方法におい
て、光抵抗素子は、アモルファスシリコンｉ層、金属か
らなる入力端子と接続され上記アモルファスシリコンｉ
層上に形成されたアモルファスシリコンｎ層、金属から
なる出力端子と接続され上記アモルファスシリコンｉ層
上に形成されたアモルファスシリコンｎ層を備えたもの
である。
は７のいずれかに記載の液晶表示装置の検査方法におい
て、光抵抗素子は、アモルファスシリコンｉ層、金属か
らなる入力端子と接続され上記アモルファスシリコンｉ
層上に形成されたアモルファスシリコンｎ層、金属から
なる出力端子と接続され上記アモルファスシリコンｉ層
上に形成されたアモルファスシリコンｎ層を備えたもの
である。
【００２３】請求項９に係る発明は、複数のゲート信号
線と複数のソース信号線とを交差させて形成し、上記交
差部に薄膜トランジスタを配設したアレイ基板、このア
レイ基板に対向して配設した対向基板、この対向基板と
上記アレイ基板との間に挟持された液晶を備えた液晶表
示装置の上記ゲート信号線および上記ソース信号線それ
ぞれに複数の光抵抗素子の出力端子を接続し、上記複数
の光抵抗素子の入力端子を短絡線で短絡し、上記光抵抗
素子のすべてに光を照射する液晶表示装置の静電気防止
方法である。
線と複数のソース信号線とを交差させて形成し、上記交
差部に薄膜トランジスタを配設したアレイ基板、このア
レイ基板に対向して配設した対向基板、この対向基板と
上記アレイ基板との間に挟持された液晶を備えた液晶表
示装置の上記ゲート信号線および上記ソース信号線それ
ぞれに複数の光抵抗素子の出力端子を接続し、上記複数
の光抵抗素子の入力端子を短絡線で短絡し、上記光抵抗
素子のすべてに光を照射する液晶表示装置の静電気防止
方法である。
【００２４】請求項１０に係る発明は、請求項９記載の
液晶表示装置の静電気防止方法において、短絡線を接地
するものである。
液晶表示装置の静電気防止方法において、短絡線を接地
するものである。
【００２５】請求項１１に係る発明は、請求項９記載の
液晶表示装置の静電気防止方法において、光抵抗素子
は、アレイ基板と異なる基板上に形成されたものであ
る。
液晶表示装置の静電気防止方法において、光抵抗素子
は、アレイ基板と異なる基板上に形成されたものであ
る。
【００２６】請求項１２に係る発明は、請求項９記載の
液晶表示装置の静電気防止方法において、光抵抗素子
は、アレイ基板上に形成されたものである。
液晶表示装置の静電気防止方法において、光抵抗素子
は、アレイ基板上に形成されたものである。
【００２７】請求項１３に係る発明は、請求項９、１１
または１２のいずれかに記載の液晶表示装置の静電気防
止方法において、光抵抗素子は、アモルファスシリコン
ｉ層、金属からなる入力端子と接続され上記アモルファ
スシリコンｉ層上に形成されたアモルファスシリコンｎ
層、金属からなる出力端子と接続され上記アモルファス
シリコンｉ層上に形成されたアモルファスシリコンｎ層
を備えたものである。
または１２のいずれかに記載の液晶表示装置の静電気防
止方法において、光抵抗素子は、アモルファスシリコン
ｉ層、金属からなる入力端子と接続され上記アモルファ
スシリコンｉ層上に形成されたアモルファスシリコンｎ
層、金属からなる出力端子と接続され上記アモルファス
シリコンｉ層上に形成されたアモルファスシリコンｎ層
を備えたものである。
【００２８】
【作用】請求項１〜８に係る発明によれば、ゲート信号
線およびソース信号線それぞれに複数の光抵抗素子の出
力端子を接続し、上記複数の光抵抗素子の入力端子を短
絡線で短絡し、この短絡線にゲート駆動回路およびソー
ス駆動回路を接続しているので、上記光抵抗素子のうち
駆動信号を印加したいゲート信号線およびソース信号線
に接続された光抵抗素子に光を照射してこの基狩抵抗素
子の抵抗を小さくし、上記ゲート駆動回路およびソース
駆動回路の駆動信号をそれぞれ上記抵抗が小さくなった
光抵抗素子から上記ゲート信号線およびソース信号線を
介して上記薄膜トランジスタに印加することによって、
非接触で薄膜トランジスタの欠陥を検査することができ
る。
線およびソース信号線それぞれに複数の光抵抗素子の出
力端子を接続し、上記複数の光抵抗素子の入力端子を短
絡線で短絡し、この短絡線にゲート駆動回路およびソー
ス駆動回路を接続しているので、上記光抵抗素子のうち
駆動信号を印加したいゲート信号線およびソース信号線
に接続された光抵抗素子に光を照射してこの基狩抵抗素
子の抵抗を小さくし、上記ゲート駆動回路およびソース
駆動回路の駆動信号をそれぞれ上記抵抗が小さくなった
光抵抗素子から上記ゲート信号線およびソース信号線を
介して上記薄膜トランジスタに印加することによって、
非接触で薄膜トランジスタの欠陥を検査することができ
る。
【００２９】また、プローブを必要とせず、光抵抗素子
の形成によって検査ができるので、ゲート信号線および
ソース信号線の狭ピッチ化に容易に対応することができ
る。
の形成によって検査ができるので、ゲート信号線および
ソース信号線の狭ピッチ化に容易に対応することができ
る。
【００３０】請求項３、４、７、８、１２および１３に
係る発明によれば、薄膜トランジスタの形成工程と同一
の工程で光抵抗素子を形成することができる。
係る発明によれば、薄膜トランジスタの形成工程と同一
の工程で光抵抗素子を形成することができる。
【００３１】請求項９〜１３に係る発明によれば、光抵
抗素子のすべてに光を照射することによって、ゲート信
号線およびソース信号線それぞれを接続して同電位に
し、静電気による薄膜トランジスタの破壊を防止するこ
とができる。
抗素子のすべてに光を照射することによって、ゲート信
号線およびソース信号線それぞれを接続して同電位に
し、静電気による薄膜トランジスタの破壊を防止するこ
とができる。
【００３２】請求項１０に係る発明によれば、短絡線を
接地することによって、帯電電荷を除去して液晶の特性
劣化を防止することができる。
接地することによって、帯電電荷を除去して液晶の特性
劣化を防止することができる。
【００３３】
実施例１．図１（ａ）および（ｂ）は本発明の一実施例
になる液晶表示装置の等価回路を示す。図において、１
は一方のガラス基板からなるアレイ基板、ａ1〜ａnはソ
ース信号線、ｂ1〜ｂmはゲート信号線、ｃ11〜ｃnmはソ
ース信号線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmの交差
部に接続されたＴＦＴ、２は画素、３は透明電極４を有
する他方のガラス基板からなる対向基板、５はアレイ基
板１と対向基板３との間に挟持させた液晶、Ｐ1〜Ｐnは
ソース信号線ａ1〜ａnの端部に接続するようにアレイ基
板１上に形成された光抵抗素子、ｐ1〜ｐmはゲート信号
線ｂ1〜ｂmの端部に接続するようにアレイ基板１上に形
成された光抵抗素子、８はソース駆動回路、９はゲート
駆動回路、Ｓは光抵抗素子Ｐ1〜Ｐnおよびｐ1〜ｐmの入
力端子それぞれにソース駆動回路８およびゲート駆動回
路９を短絡し接続する短絡線である。
になる液晶表示装置の等価回路を示す。図において、１
は一方のガラス基板からなるアレイ基板、ａ1〜ａnはソ
ース信号線、ｂ1〜ｂmはゲート信号線、ｃ11〜ｃnmはソ
ース信号線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmの交差
部に接続されたＴＦＴ、２は画素、３は透明電極４を有
する他方のガラス基板からなる対向基板、５はアレイ基
板１と対向基板３との間に挟持させた液晶、Ｐ1〜Ｐnは
ソース信号線ａ1〜ａnの端部に接続するようにアレイ基
板１上に形成された光抵抗素子、ｐ1〜ｐmはゲート信号
線ｂ1〜ｂmの端部に接続するようにアレイ基板１上に形
成された光抵抗素子、８はソース駆動回路、９はゲート
駆動回路、Ｓは光抵抗素子Ｐ1〜Ｐnおよびｐ1〜ｐmの入
力端子それぞれにソース駆動回路８およびゲート駆動回
路９を短絡し接続する短絡線である。
【００３４】図２は、図１に示した液晶表示装置の各画
素２（ＴＦＴ）を検査する検査方法を説明する構成図で
ある。図において、１、３、８、９およびＳはそれぞれ
図１に示したアレイ基板、対向基板、ソース駆動回路、
ゲート駆動回路および短絡線、１０はアレイ基板１に形
成された光抵抗素子Ｐ1〜Ｐnおよびｐ1〜ｐm（図示せ
ず）に一対一に対応する光照射窓（図示せず）を有する
光照射装置、１１は光照射装置１０のＯＮ／ＯＦＦの制
御を行う制御コンピュータである。
素２（ＴＦＴ）を検査する検査方法を説明する構成図で
ある。図において、１、３、８、９およびＳはそれぞれ
図１に示したアレイ基板、対向基板、ソース駆動回路、
ゲート駆動回路および短絡線、１０はアレイ基板１に形
成された光抵抗素子Ｐ1〜Ｐnおよびｐ1〜ｐm（図示せ
ず）に一対一に対応する光照射窓（図示せず）を有する
光照射装置、１１は光照射装置１０のＯＮ／ＯＦＦの制
御を行う制御コンピュータである。
【００３５】図１に示したＴＦＴｃ11をＯＮにするため
には、図６に示したＴａ1時間だけ光抵抗素子Ｐ1に対応
する光照射装置１０の光照射窓から光抵抗素子Ｐ1に光
を照射すると同時に、Ｔｂ1時間だけ光抵抗素子ｐ1にこ
れに対応する光照射窓から光を照射する。光を照射する
光抵抗素子Ｐ1〜Ｐnおよびｐ1〜ｐmの選択および制御
は、制御コンピュータ１１により行う。
には、図６に示したＴａ1時間だけ光抵抗素子Ｐ1に対応
する光照射装置１０の光照射窓から光抵抗素子Ｐ1に光
を照射すると同時に、Ｔｂ1時間だけ光抵抗素子ｐ1にこ
れに対応する光照射窓から光を照射する。光を照射する
光抵抗素子Ｐ1〜Ｐnおよびｐ1〜ｐmの選択および制御
は、制御コンピュータ１１により行う。
【００３６】光を照射された光抵抗素子Ｐ1およびｐ1の
抵抗が低下して、それぞれソース駆動回路８およびゲー
ト駆動回路９のソース信号およびゲート信号が印加され
てＴＦＴｃ11がＯＮになりる。このように順次光抵抗素
子ｐ1〜ｐmと光抵抗素子Ｐ1〜Ｐnの組み合わせで光照射
を繰り返して全画素２（ＴＦＴ）の動作が正常であるか
どうか検査される。
抵抗が低下して、それぞれソース駆動回路８およびゲー
ト駆動回路９のソース信号およびゲート信号が印加され
てＴＦＴｃ11がＯＮになりる。このように順次光抵抗素
子ｐ1〜ｐmと光抵抗素子Ｐ1〜Ｐnの組み合わせで光照射
を繰り返して全画素２（ＴＦＴ）の動作が正常であるか
どうか検査される。
【００３７】本実施例によれば、ソース信号線ａ1〜ａn
およびゲート信号線ｂ1〜ｂmの端部に接続するようにア
レイ基板１上に形成された光抵抗素子Ｐ1〜Ｐnおよびｐ
1〜ｐmに光照射装置１０の光照射窓から光を順次照射す
ることによって、それぞれソース駆動回路８およびゲー
ト駆動回路９のソース信号およびゲート信号をＴＦＴｃ
11〜ｃnmに印加してその動作を順次非接触で検査するこ
とができる。
およびゲート信号線ｂ1〜ｂmの端部に接続するようにア
レイ基板１上に形成された光抵抗素子Ｐ1〜Ｐnおよびｐ
1〜ｐmに光照射装置１０の光照射窓から光を順次照射す
ることによって、それぞれソース駆動回路８およびゲー
ト駆動回路９のソース信号およびゲート信号をＴＦＴｃ
11〜ｃnmに印加してその動作を順次非接触で検査するこ
とができる。
【００３８】図３は本実施例に用いる光抵抗素子の構造
を示す断面図で、アレイ基板１上にアモルファスシリコ
ンｉ層１２、アモルファスシリコンｎ層１３、金属から
なりソース信号線ａ1〜ａnまたはゲート信号線ｂ1〜ｂm
に接続された出力端子１４、金属からなる入力端子１５
を順次成膜しパターニングした構成である。図４はＴＦ
Ｔの構造を示す断面図で、アレイ基板１上に、ゲート信
号線ｂ1〜ｂm、層間絶縁膜１７、アモルファスシリコン
ｉ層１２、上部保護膜１６、アモルファスシリコンｎ層
１３、ＩＴＯからなる画素電極１８、ソース信号線ａ1
〜ａnおよび保護膜１９の順にパターニングした構造で
ある。
を示す断面図で、アレイ基板１上にアモルファスシリコ
ンｉ層１２、アモルファスシリコンｎ層１３、金属から
なりソース信号線ａ1〜ａnまたはゲート信号線ｂ1〜ｂm
に接続された出力端子１４、金属からなる入力端子１５
を順次成膜しパターニングした構成である。図４はＴＦ
Ｔの構造を示す断面図で、アレイ基板１上に、ゲート信
号線ｂ1〜ｂm、層間絶縁膜１７、アモルファスシリコン
ｉ層１２、上部保護膜１６、アモルファスシリコンｎ層
１３、ＩＴＯからなる画素電極１８、ソース信号線ａ1
〜ａnおよび保護膜１９の順にパターニングした構造で
ある。
【００３９】図３に示した光抵抗素子は、図４に示した
ＴＦＴの製造工程においけるゲート信号線ｂ1〜ｂm、ア
モルファスシリコンｉ層１２、アモルファスシリコンｎ
層１３およびソース信号線ａ1〜ａnの製造工程において
形成することができ、光抵抗素子とＴＦＴは同一工程で
製造することができる。
ＴＦＴの製造工程においけるゲート信号線ｂ1〜ｂm、ア
モルファスシリコンｉ層１２、アモルファスシリコンｎ
層１３およびソース信号線ａ1〜ａnの製造工程において
形成することができ、光抵抗素子とＴＦＴは同一工程で
製造することができる。
【００４０】なお、本実施例において、光抵抗素子Ｐ1
〜Ｐnおよびｐ1〜ｐmをアレイ基板１上に形成した例を
示したが、別の基板に形成した光抵抗素子Ｐ1〜Ｐnおよ
びｐ1〜ｐmをそれぞれソース信号線ａ1〜ａnおよびゲー
ト信号線ｂ1〜ｂmに接続してもよいことは言うまでもな
い。
〜Ｐnおよびｐ1〜ｐmをアレイ基板１上に形成した例を
示したが、別の基板に形成した光抵抗素子Ｐ1〜Ｐnおよ
びｐ1〜ｐmをそれぞれソース信号線ａ1〜ａnおよびゲー
ト信号線ｂ1〜ｂmに接続してもよいことは言うまでもな
い。
【００４１】実施例２．図１（ａ）に示したソース信号
線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmに接続した光抵
抗素子Ｐ1〜Ｐnおよびｐ1〜ｐmすべてに同時に光を照射
することによって、ソース信号線ａ1〜ａnおよびゲート
信号線ｂ1〜ｂmすべてが短絡線Ｓを通じて導通されるの
で同電位にすることができ、静電気によるＴＦＴｃ11〜
ｃnmの破壊を防止することができる。なお、本実施例に
おいて、ソース駆動回路８およびゲート駆動回路９は必
要としない。
線ａ1〜ａnおよびゲート信号線ｂ1〜ｂmに接続した光抵
抗素子Ｐ1〜Ｐnおよびｐ1〜ｐmすべてに同時に光を照射
することによって、ソース信号線ａ1〜ａnおよびゲート
信号線ｂ1〜ｂmすべてが短絡線Ｓを通じて導通されるの
で同電位にすることができ、静電気によるＴＦＴｃ11〜
ｃnmの破壊を防止することができる。なお、本実施例に
おいて、ソース駆動回路８およびゲート駆動回路９は必
要としない。
【００４２】実施例３．図１（ｂ）に示したように、液
晶表示装置はアレイ基板１と対向基板３の間に液晶５を
挟持させた構造となっている。図１（ａ）に示したソー
ス信号線ａ1〜ａnまたはゲート信号線ｂ1〜ｂmの電位の
中で異なった電位の部分があるまま放置すると、透明電
極４と上記異なった電位のソース信号線ａ1〜ａnまたは
ゲート信号線ｂ1〜ｂmに沿って直流電圧が印加された状
態になって液晶が分極したり、あるいは図４に示したＴ
ＦＴに電荷がトラップされ、液晶の特性が変化し、輝線
あるいは暗線が発生するようになる。
晶表示装置はアレイ基板１と対向基板３の間に液晶５を
挟持させた構造となっている。図１（ａ）に示したソー
ス信号線ａ1〜ａnまたはゲート信号線ｂ1〜ｂmの電位の
中で異なった電位の部分があるまま放置すると、透明電
極４と上記異なった電位のソース信号線ａ1〜ａnまたは
ゲート信号線ｂ1〜ｂmに沿って直流電圧が印加された状
態になって液晶が分極したり、あるいは図４に示したＴ
ＦＴに電荷がトラップされ、液晶の特性が変化し、輝線
あるいは暗線が発生するようになる。
【００４３】そこで、検査が終了した後、実施例２と同
様に、光抵抗素子Ｐ1〜Ｐnおよびｐ1〜ｐmすべてに同時
に光を照射することによって、ソース信号線ａ1〜ａnお
よびゲート信号線ｂ1〜ｂmすべてを短絡線Ｓを通じて導
通させるとともに、短絡線Ｓの少なくともいずれかを接
地することによって、アレイ基板１に残存する電荷を除
去し、液晶の特性劣化を防止することができる。
様に、光抵抗素子Ｐ1〜Ｐnおよびｐ1〜ｐmすべてに同時
に光を照射することによって、ソース信号線ａ1〜ａnお
よびゲート信号線ｂ1〜ｂmすべてを短絡線Ｓを通じて導
通させるとともに、短絡線Ｓの少なくともいずれかを接
地することによって、アレイ基板１に残存する電荷を除
去し、液晶の特性劣化を防止することができる。
【００４４】
【発明の効果】請求項１〜８に係る発明によれば、ゲー
ト信号線およびソース信号線それぞれに複数の光抵抗素
子の出力端子を接続し、上記複数の光抵抗素子の入力端
子を短絡線で短絡し、この短絡線にゲート駆動回路およ
びソース駆動回路を接続しているので、上記光抵抗素子
のうち駆動信号を印加したいゲート信号線およびソース
信号線に接続された光抵抗素子に光を照射してこの光抵
抗素子の抵抗を小さくし、上記ゲート駆動回路およびソ
ース駆動回路の駆動信号をそれぞれ上記抵抗が小さくな
った光抵抗素子から上記ゲート信号線およびソース信号
線を介して上記薄膜トランジスタに印加することによっ
て、非接触で薄膜トランジスタの欠陥を検査することが
できる。
ト信号線およびソース信号線それぞれに複数の光抵抗素
子の出力端子を接続し、上記複数の光抵抗素子の入力端
子を短絡線で短絡し、この短絡線にゲート駆動回路およ
びソース駆動回路を接続しているので、上記光抵抗素子
のうち駆動信号を印加したいゲート信号線およびソース
信号線に接続された光抵抗素子に光を照射してこの光抵
抗素子の抵抗を小さくし、上記ゲート駆動回路およびソ
ース駆動回路の駆動信号をそれぞれ上記抵抗が小さくな
った光抵抗素子から上記ゲート信号線およびソース信号
線を介して上記薄膜トランジスタに印加することによっ
て、非接触で薄膜トランジスタの欠陥を検査することが
できる。
【００４５】また、光抵抗素子の形成によって検査がで
きるので、ゲート信号線およびソース信号線の狭ピッチ
化に容易に対応することができる。
きるので、ゲート信号線およびソース信号線の狭ピッチ
化に容易に対応することができる。
【００４６】請求項３、４、７、８、１２および１３に
係る発明によれば、薄膜トランジスタの形成工程と同一
の工程で光抵抗素子を形成することができる。
係る発明によれば、薄膜トランジスタの形成工程と同一
の工程で光抵抗素子を形成することができる。
【００４７】請求項９〜１３に係る発明によれば、光抵
抗素子のすべてに光を照射することによって、ゲート信
号線およびソース信号線それぞれを接続して同電位に
し、静電気による薄膜トランジスタの破壊を防止するこ
とができる。
抗素子のすべてに光を照射することによって、ゲート信
号線およびソース信号線それぞれを接続して同電位に
し、静電気による薄膜トランジスタの破壊を防止するこ
とができる。
【００４８】請求項１０に係る発明によれば、短絡線を
接地することによって、帯電電荷を除去して液晶の特性
劣化を防止することができる。
接地することによって、帯電電荷を除去して液晶の特性
劣化を防止することができる。
【図１】 本発明の一実施例になる液晶表示装置の平面
図（ａ）及び断面図（ｂ）である。
図（ａ）及び断面図（ｂ）である。
【図２】 本発明の液晶表示装置の各画素（ＴＦＴ）を
検査する検査方法を説明する構成図である。
検査する検査方法を説明する構成図である。
【図３】 光抵抗素子の構成を示す断面図である。
【図４】 ＴＦＴの構成を示す断面図である。
【図５】 従来の液晶表示装置の平面図（ａ）及び断面
図（ｂ）である。
図（ｂ）である。
【図６】 ソース信号とゲート信号のタイミングチャー
トを示す図である。
トを示す図である。
１ アレイ基板、２ 画素、３ 対向基板、４ 透明電
極、５ 液晶、６ ソース信号、７ ゲート信号、８
ソース駆動回路、９ ゲート駆動回路、１０光照射装
置、１１ 制御コンピュータ、１２ アモルファスシリ
コンｉ層、１３アモルファスシリコンｎ層、１４ 出力
端子、１５ 入力端子、１６ 上部保護膜、１７ 層間
絶縁膜、１８ 画素電極、１９ 保護膜、ａ1〜ａn ソ
ース信号線（列信号線）、ｂ1〜ｂm ゲート信号線（行
信号線）、ｃ11〜ｃnm 薄膜トランジスタ（ＴＦＴ、ス
イッチング素子）、Ｐ1〜Ｐnおよびｐ1〜ｐm 光抵抗素
子、Ｓ 短絡線
極、５ 液晶、６ ソース信号、７ ゲート信号、８
ソース駆動回路、９ ゲート駆動回路、１０光照射装
置、１１ 制御コンピュータ、１２ アモルファスシリ
コンｉ層、１３アモルファスシリコンｎ層、１４ 出力
端子、１５ 入力端子、１６ 上部保護膜、１７ 層間
絶縁膜、１８ 画素電極、１９ 保護膜、ａ1〜ａn ソ
ース信号線（列信号線）、ｂ1〜ｂm ゲート信号線（行
信号線）、ｃ11〜ｃnm 薄膜トランジスタ（ＴＦＴ、ス
イッチング素子）、Ｐ1〜Ｐnおよびｐ1〜ｐm 光抵抗素
子、Ｓ 短絡線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｈ０１Ｌ 27/12 Ｔ 27/12 Ｇ０１Ｒ 31/28 Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２３Ａ (72)発明者 横溝 政幸 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内 (72)発明者 井上 一樹 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内
Claims (13)
- 【請求項１】 複数のゲート信号線と複数のソース信号
線とを交差させて形成し、上記交差部に薄膜トランジス
タを配設したアレイ基板、このアレイ基板に対向して配
設した対向基板、この対向基板と上記アレイ基板との間
に挟持された液晶、上記ゲート信号線にその出力端子を
接続しその入力端子を短絡線で短絡した複数の光抵抗素
子、上記ソース信号線にその出力端子を接続しその入力
端子を短絡線で短絡した複数の光抵抗素子、上記短絡線
に接続されたゲート駆動回路およびソース駆動回路を備
えたことを特徴とする液晶表示装置。 - 【請求項２】 光抵抗素子は、アレイ基板と異なる基板
上に形成されたことを特徴とする請求項１記載の液晶表
示装置。 - 【請求項３】 光抵抗素子は、アレイ基板上に形成され
たことを特徴とする請求項１記載の液晶表示装置。 - 【請求項４】 光抵抗素子は、アモルファスシリコンｉ
層、金属からなる入力端子と接続され上記アモルファス
シリコンｉ層上に形成されたアモルファスシリコンｎ
層、金属からなる出力端子と接続され上記アモルファス
シリコンｉ層上に形成されたアモルファスシリコンｎ層
を備えたことを特徴とする請求項１、２または３のいず
れかに記載の液晶表示装置。 - 【請求項５】 複数のゲート信号線と複数のソース信号
線とを交差させて形成し、上記交差部に薄膜トランジス
タを配設したアレイ基板、このアレイ基板に対向して配
設した対向基板、この対向基板と上記アレイ基板との間
に挟持された液晶を備えた液晶表示装置の上記ゲート信
号線および上記ソース信号線それぞれに複数の光抵抗素
子の出力端子を接続し、上記複数の光抵抗素子の入力端
子を短絡線で短絡し、この短絡線にゲート駆動回路およ
びソース駆動回路を接続し、上記光抵抗素子に光を照射
することによって上記ゲート駆動回路およびソース駆動
回路の駆動信号をそれぞれ上記ゲート信号線およびソー
ス信号線を介して上記薄膜トランジスタに印加すること
を特徴とする液晶表示装置の検査方法。 - 【請求項６】 光抵抗素子は、アレイ基板と異なる基板
上に形成されたことを特徴とする請求項５記載の液晶表
示装置の検査方法。 - 【請求項７】 光抵抗素子は、アレイ基板上に形成され
たことを特徴とする請求項５記載の液晶表示装置の検査
方法。 - 【請求項８】 光抵抗素子は、アモルファスシリコンｉ
層、金属からなる入力端子と接続され上記アモルファス
シリコンｉ層上に形成されたアモルファスシリコンｎ
層、金属からなる出力端子と接続され上記アモルファス
シリコンｉ層上に形成されたアモルファスシリコンｎ層
を備えたことを特徴とする請求項５、６または７のいず
れかに記載の液晶表示装置の検査方法。 - 【請求項９】 複数のゲート信号線と複数のソース信号
線とを交差させて形成し、上記交差部に薄膜トランジス
タを配設したアレイ基板、このアレイ基板に対向して配
設した対向基板、この対向基板と上記アレイ基板との間
に挟持された液晶を備えた液晶表示装置の上記ゲート信
号線および上記ソース信号線それぞれに複数の光抵抗素
子の出力端子を接続し、上記複数の光抵抗素子の入力端
子を短絡線で短絡し、上記光抵抗素子のすべてに光を照
射することを特徴とする液晶表示装置の静電気防止方
法。 - 【請求項１０】 短絡線を接地することを特徴とする請
求項９記載の液晶表示装置の静電気防止方法。 - 【請求項１１】 光抵抗素子は、アレイ基板と異なる基
板上に形成されたことを特徴とする請求項９記載の液晶
表示装置の静電気防止方法。 - 【請求項１２】 光抵抗素子は、アレイ基板上に形成さ
れたことを特徴とする請求項９記載の液晶表示装置の静
電気防止方法。 - 【請求項１３】 光抵抗素子は、アモルファスシリコン
ｉ層、金属からなる入力端子と接続され上記アモルファ
スシリコンｉ層上に形成されたアモルファスシリコンｎ
層、金属からなる出力端子と接続され上記アモルファス
シリコンｉ層上に形成されたアモルファスシリコンｎ層
を備えたことを特徴とする請求項９、１１または１２の
いずれかに記載の液晶表示装置の静電気防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154095A JPH08220557A (ja) | 1995-02-09 | 1995-02-09 | 液晶表示装置、その検査方法及び静電気防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154095A JPH08220557A (ja) | 1995-02-09 | 1995-02-09 | 液晶表示装置、その検査方法及び静電気防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08220557A true JPH08220557A (ja) | 1996-08-30 |
Family
ID=12057814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154095A Pending JPH08220557A (ja) | 1995-02-09 | 1995-02-09 | 液晶表示装置、その検査方法及び静電気防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08220557A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100449318C (zh) * | 2006-04-11 | 2009-01-07 | 友达光电股份有限公司 | 检测线路阵列是否短路的装置及其方法 |
| JP2009544053A (ja) * | 2006-07-17 | 2009-12-10 | スキャニメトリクス，インコーポレイテッド | 検査回路を有する薄膜トランジスタアレイ |
| JP2011232539A (ja) * | 2010-04-27 | 2011-11-17 | Fujifilm Corp | 電子装置 |
-
1995
- 1995-02-09 JP JP2154095A patent/JPH08220557A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100449318C (zh) * | 2006-04-11 | 2009-01-07 | 友达光电股份有限公司 | 检测线路阵列是否短路的装置及其方法 |
| JP2009544053A (ja) * | 2006-07-17 | 2009-12-10 | スキャニメトリクス，インコーポレイテッド | 検査回路を有する薄膜トランジスタアレイ |
| KR101425846B1 (ko) * | 2006-07-17 | 2014-08-05 | 스캐니메트릭스 인크. | 테스트 회로를 구비하는 박막 트랜지스터 어레이 |
| JP2011232539A (ja) * | 2010-04-27 | 2011-11-17 | Fujifilm Corp | 電子装置 |
| KR101446829B1 (ko) * | 2010-04-27 | 2014-10-01 | 후지필름 가부시키가이샤 | 전자 장치 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6624857B1 (en) | Active-matrix-type liquid crystal display panel and method of inspecting the same | |
| US4930874A (en) | Liquid crystal display device | |
| US5668032A (en) | Active matrix ESD protection and testing scheme | |
| JP3379896B2 (ja) | 液晶表示装置及びその検査方法 | |
| JP2715936B2 (ja) | 薄膜トランジスタ型液晶表示装置とその製造方法 | |
| US4820222A (en) | Method of manufacturing flat panel backplanes including improved testing and yields thereof and displays made thereby | |
| US6172410B1 (en) | Collective substrate of active-matrix substrates, manufacturing method thereof and inspecting method thereof | |
| US5335102A (en) | Liquid crystal display element and method for treating defective pixels therein | |
| US6613650B1 (en) | Active matrix ESD protection and testing scheme | |
| JPH06110069A (ja) | 電子部品の欠陥修復方法および欠陥修復装置 | |
| KR101187200B1 (ko) | 스위칭 소자와 연결되는 테스트 라인을 구비하는액정표시장치 | |
| EP1008177B1 (en) | Improved active matrix esd protection and testing scheme | |
| US6677171B1 (en) | Manufacturing method of collective substrate of active-matrix substrates, manufacturing method of active-matrix substrates, and inspecting method of collective substrates of active-matrix substrates | |
| JP4252528B2 (ja) | アクティブマトリクス型液晶表示パネル及びその検査方法 | |
| KR100576629B1 (ko) | 액정표시장치의 ｔｆｔ어레이 기판 및 그 검사방법 | |
| JPH0545034B2 (ja) | ||
| JPH0519294A (ja) | アクテイブマトリクス表示装置の線欠陥修正方法 | |
| JPH08220557A (ja) | 液晶表示装置、その検査方法及び静電気防止方法 | |
| JP4772196B2 (ja) | 液晶表示装置及び画面表示応用装置 | |
| JP4516244B2 (ja) | アクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置 | |
| KR101102020B1 (ko) | 액정표시패널 및 그 제조방법 | |
| JPH05333370A (ja) | アクティブマトリクス型液晶表示素子 | |
| JP3912856B2 (ja) | 液晶表示装置の検査方法および液晶表示装置 | |
| JP3014915B2 (ja) | 多面取り薄膜トランジスタアレイ基板及びその検査方法 | |
| JPH10104647A (ja) | 液晶表示装置 |