JPH08213427A - Semiconductor chip and multi-chip semiconductor module - Google Patents

Semiconductor chip and multi-chip semiconductor module

Info

Publication number
JPH08213427A
JPH08213427A JP1927195A JP1927195A JPH08213427A JP H08213427 A JPH08213427 A JP H08213427A JP 1927195 A JP1927195 A JP 1927195A JP 1927195 A JP1927195 A JP 1927195A JP H08213427 A JPH08213427 A JP H08213427A
Authority
JP
Japan
Prior art keywords
chip
semiconductor chip
semiconductor
substrate
multi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1927195A
Other languages
Japanese (ja)
Other versions
JP3186941B2 (en
Inventor
Naoyuki Tajima
直之 田島
Original Assignee
Sharp Corp
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp, シャープ株式会社 filed Critical Sharp Corp
Priority to JP1927195A priority Critical patent/JP3186941B2/en
Publication of JPH08213427A publication Critical patent/JPH08213427A/en
Application granted granted Critical
Publication of JP3186941B2 publication Critical patent/JP3186941B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Lifetime legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

PURPOSE: To provide a multi-chip semiconductor module in which the mounting density per unit volume can be enhanced and which has excellent response characteristics, low cost, small restrictions in chip design and product design with repair of a defective chip. CONSTITUTION: A semiconductor chip 16A is formed with a through hole 7 reaching the rear surface of an electrode pad 9 from the rear surface side of a substrate 1, and with a metal bump 10 protruding to the rear side via the hole 7 in contact with the rear surface of the pad 9. The chip 16A is provided in the state that stacked on another semiconductor chip 15A having an electrode pad 14 at the front side of a substrate 6. The metal bump 10 of the chip 16A is connected to the pad 14 of the chip 15A via an anisotropic conductive film 13 opposed to each other.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、複数の半導体チップが積み重ねられた構造を持つマルチチップ半導体モジュールに関する。 BACKGROUND OF THE INVENTION This invention relates to multi-chip semiconductor module having a plurality of semiconductor chips are stacked structure. また、そのようなマルチチップ半導体モジュールを構成するのに用いられる半導体チップに関する。 Further, a semiconductor chip used to construct such a multi-chip semiconductor module.

【0002】なお、この発明のマルチチップ半導体モジュールは、半導体チップ同士が積層されている点で、1 [0002] Incidentally, the multi-chip semiconductor module of the present invention, in that the semiconductor chips are stacked, 1
枚のリードフレームの両面に半導体チップが配置されたようなデバイスとは異なる。 Sheets different from the devices such as semiconductor chips are arranged on both sides of the lead frame. また、この発明のマルチチップ半導体モジュールは、各半導体チップがウエハプロセスによって個々のチップとして形成される点で、1枚の半導体基板上に順次配線層や層間絶縁層を積層して構成される所謂3次元IC(集積回路)とは異なる。 Moreover, multi-chip semiconductor module of the present invention, each of the semiconductor chip in that they are formed as individual chips by the wafer process, a single sequential wiring layer on a semiconductor substrate and an interlayer constituted plants with an insulating layer laminated called 3D IC is different from the (integrated circuit).

【0003】 [0003]

【従来の技術】マルチチップ半導体モジュールは、半導体チップを2次元的に配列したものと、半導体チップを積み重ねて3次元的に配列したものと、それらを複合した配置を取るものとに大別される。 BACKGROUND ART Multi-chip semiconductor module, and that an array of semiconductor chips are two-dimensionally, and those arranged three-dimensionally by stacking semiconductor chips are roughly separated into those taking them complexed arranged that. また、それぞれの半導体チップの電極をどのような方式で接続するかによっても分類される。 Further, it classified by either connecting in what manner the electrodes of the semiconductor chips.

【0004】2次元的配列のマルチチップ半導体モジュールとしては、例えば半導体チップの電極をプリント基板にワイヤボンディングによって直接接続したCOB [0004] As the multi-chip semiconductor module 2 dimensional array, for example directly connected by wire bonding to electrodes of the semiconductor chip to the printed circuit board COB
(チップ・オン・ボード)方式のものが知られている。 It is known that the (chip-on-board) system.
このCOB方式は、メモリーカード等の比較的安価な民生品に古くから使用されている。 The COB method is used for a long time in a relatively inexpensive consumer products such as a memory card. また、半導体チップを一旦TAB(テープ・オートメイテッド・ボンディング)方式によって実装し、そのリードをプリント基板やセラミック基板、シリコン基板に半田付けや合金接合により接続したものも実用化されている。 Moreover, once implemented by TAB (tape automated Ted bonding) method of a semiconductor chip, it has been practically obtained by connecting the leads printed board or a ceramic substrate by soldering or alloy bonded to a silicon substrate. また、半導体チップの電極パッド上に半田や金、ニッケル銅などからなる金属バンプを形成し、プリント基板やセラミック基板、シリコン基板にフェイスダウンボンディングして接続したもの(フリップチップ方式)も知られている。 Further, solder or gold on the semiconductor chip on the electrode pads, forming a metal bump made of nickel copper, printed board or a ceramic substrate, that is connected by facedown bonding to a silicon substrate (flip-chip) also known there. このフリップチップ方式はコンピュータ用のデバイスからメモリーカード等の民生品に至るまで使用されている(特開昭63−42157等)。 The flip chip method is used the device for a computer up to the consumer products such as a memory card (JP 63-42157, etc.). もちろん、これらの複数の接続技術を組み合わせて実装したものも多い(特開平04−44256等)。 Of course, many of implementing a combination of these multiple access technologies (JP-A 04-44256, etc.).

【0005】3次元的配列のマルチチップ半導体モジュールとしては、米国エヌ・チップ(nCHIP)社が開発した、サイズが大きい半導体チップ上にサイズが小さい半導体チップを接着剤等を介して積み重ねて、上下のチップの電極パッド同士をワイヤボンディングで接続したものが有名である。 [0005] As the multi-chip semiconductor module of the three-dimensional arrangement, USA N. chip (NChIP) developed by the company, size small size semiconductor chips is large semiconductor chip are stacked with an adhesive or the like, upper and lower of the electrode pads to each other of the chip that is connected by wire bonding is well known. また、TCP(テープ・キャリア・パッケージ)を積み重ねて、各TCPのリード同士を接続したものもある(特開平01−309362、 Further, by stacking the TCP (tape carrier package), some of which were connected to lead of the respective TCP (JP-A 01-309362,
平02−134859)。 Flat 02-134859). また、半導体ウエハ上にスルーホールを設けた半導体ウエハを重ねて、このスルーホールを金属で埋め込んで各チップの電極同士を接続したもの(特開昭63−213943)や、半導体ウエハ上に、金属で埋め込んだスルーホールを持つ半導体ウエハを重ねて、この金属で各チップの電極同士を接続したものがある(特開平05−55454)。 Further, overlapping the semiconductor wafer provided with a through hole on a semiconductor wafer, the through-holes that connect the electrodes of each chip embedded in the metal or (JP 63-213943), on a semiconductor wafer, metal overlapping a semiconductor wafer having a through hole is embedded in, there is connected the electrodes of each chip in the metal (JP-a-05-55454). また、これらのスルーホールの一部又は全部をトレンチ(溝)で代用したものも提案されている(特開平05−4147 Furthermore, those with some or all of these through-holes were replaced by trenches (grooves) have also been proposed (JP-A-05-4147
8、特開平05−198738)。 8, JP-A-05-198738).

【0006】 [0006]

【発明が解決しようとする課題】上記従来のマルチチップ半導体モジュールには次のような問題がある。 The above-described conventional multi-chip semiconductor module [0006] has the following problems.

【0007】まず、2次元的配列のマルチチップ半導体モジュールは、上記いずれの方式のものであっても単位面積当たりの実装密度に限界がある。 [0007] First, the multi-chip semiconductor module of two-dimensional array, there is a limit to the mounting density per unit area be of any of the above methods. 最も密度の上がるフリップチップ方式のものにしても3次元的配列のものには及ばない。 Most also to those of the flip-chip rise density falls short of a three-dimensional array. また、チップの電極につながる配線が平面方向に延びて長くなるため、高周波に対する応答特性が良くないという問題がある。 Further, since the wiring connected to the electrode of the chip becomes longer extend in the plane direction, there is a problem that the response characteristic for the high frequency is not good.

【0008】また、3次元的配列のマルチチップ半導体モジュールのうち、半導体チップを積み重ねて、上下のチップの電極同士をワイヤボンディングで接続したもの(上記)は、不良チップが存在した場合にワイヤを簡単には取り除くことができず、不良チップのリペア(交換等の作業)ができないという問題がある。 Further, among the multi-chip semiconductor module of the three-dimensional arrangement, a stack of semiconductor chips, which the electrodes of the upper and lower chips are connected by wire bonding (above), the wire when a defective chip is present easy to can not be removed, there is a problem that can not be bad chip repair of the (work of exchange, etc.). また、ワイヤボンディングが可能な位置、すなわちチップ周辺に電極パッドを形成する必要があるため、チップ設計上の制約が大きくなる。 Furthermore, wire bonding can be located, i.e. it is necessary to form an electrode pad in the peripheral chip, constraints on chip design is increased. また、ワイヤ接続本数が増えるにつれて、実装時間が比較的長くなり、実装コストが高くなるという問題がある。 Also, as the wire connection number increases, the mounting time becomes relatively long, there is a problem that implementation cost becomes high.

【0009】また、TCPを積み重ねて、各TCPのリード同士を接続したもの(上記)は、不良チップのリペアは可能だが、各半導体チップを一旦TCPに実装するため、実装密度が低くなり、かつ実装コストが高くつくという問題がある。 Further, by stacking TCP, obtained by connecting the leads of the respective TCP (above), defective chip repair is a possible, but for temporarily mounted on TCP each semiconductor chip, mounting density is low, and there is a problem that implementation cost is expensive. また、サイズの異なるTCPを複数個重ねることが困難であり、製品設計上の制約が大きい。 In addition, it is difficult to superimpose a plurality of different TCP sizes, large constraints on product design.

【0010】また、半導体ウエハを重ねて、スルーホールやトレンチ内の金属によってチップの電極同士を接続したもの(上記,,)は、スルーホールやトレンチを金属で埋め込んでいるので、不良チップのリペアができない。 Further, overlapping the semiconductor wafer, obtained by connecting the electrodes of the chip by a metal of the through hole and the trench (above ,,), since embedding a through hole or a trench with metal, defective chip repair can not. また、ウエハプロセスで積層構造が形成されるため、ウエハプロセスが複雑でチップコストが高くつく。 Moreover, since the stacked structure is formed by a wafer process, a wafer process is expensive complex and chip cost. しかも、組立プロセスにおいて様々な種類の半導体チップを組み合わせ得るという自由がなく、製品設計に制約がある。 Moreover, there is no freedom to be combined with different types of semiconductor chips in the assembly process, there are restrictions on product design.

【0011】そこで、この発明の目的は、単位体積当たりの実装密度を高めることができ、応答特性に優れ、不良チップのリペアを行うことができ、コストを低減でき、かつチップ設計上および製品設計上の制約を少なくすることができるマルチチップ半導体モジュールを提供することにある。 [0011] It is an object of the present invention, it is possible to increase the packing density per unit volume, good response characteristics, it is possible to perform repair of the defective chip, can reduce the cost, and the chip design and product design to provide a multi-chip semiconductor module can be reduced constraints above. また、そのようなマルチチップ半導体モジュールを構成するのに適した半導体チップを提供することにある。 Another object is to provide a semiconductor chip suitable for constructing such a multi-chip semiconductor module.

【0012】 [0012]

【課題を解決するための手段】上記目的を達成するため、請求項1に記載の半導体チップは、基板と、この基板の表面側に設けられた電極パッドを備え、上記基板に、この基板の裏面側から上記電極パッドの裏面に達する貫通穴が形成され、上記電極パッドの上記裏面に接触し、上記貫通穴を通して上記基板の裏面側に突出する金属バンプが設けられていることを特徴としている。 To achieve the above object, according to an aspect of the semiconductor chip according to claim 1, comprising a substrate, an electrode pad provided on the surface side of the substrate, on the substrate, the substrate through holes reaching to the rear surface of the electrode pad is formed from the back side, in contact with the back surface of the electrode pad, and wherein a metal bump projecting on the back side of the substrate is provided through the through hole .

【0013】また、請求項2に記載の半導体チップは、 [0013] The semiconductor chip of claim 2,
請求項1に記載の半導体チップにおいて、上記金属バンプの上記基板裏面側の露出面が、上記金属バンプの材料よりも低融点の材料からなるメッキ層で覆われていることを特徴としている。 The semiconductor chip of claim 1, the exposed surface of the substrate rear surface side of the metal bump is characterized by being covered with a plated layer consisting of low melting point material than the material of the metal bump.

【0014】また、請求項3に記載のマルチチップ半導体モジュールは、請求項1または2に記載の一の半導体チップを、基板の表面側に電極パッドを有する別の半導体チップ上に積み重ねられた状態で備え、上記一の半導体チップの裏面側の上記金属バンプと、上記一の半導体チップの下側に存する半導体チップの表面側の上記電極パッドとが、互いに対向して異方性導電膜を介して接続されていることを特徴としている。 Further, state multi-chip semiconductor module according to claim 3, in which one of the semiconductor chip according to claim 1 or 2, stacked on another semiconductor chip having an electrode pad on the surface side of the substrate in comprising, a back surface side of the metal bumps of said first semiconductor chip, and the electrode pads of the surface side of the semiconductor chip residing in the lower side of the one semiconductor chip, through an anisotropic conductive film so as to face each other It is characterized by being connected Te.

【0015】また、請求項4に記載のマルチチップ半導体モジュールは、請求項2に記載の一の半導体チップを、基板の表面側に電極パッドを有する別の半導体チップ上に積み重ねられた状態で備え、上記金属バンプと上記電極パッドとが上記メッキ層を介して接続されていることを特徴としている。 Further, the multi-chip semiconductor module according to claim 4, comprising in a state where one of the semiconductor chip according to claim 2, stacked on another semiconductor chip having an electrode pad on the surface side of the substrate the metal bump and the said electrode pad is characterized by being connected through the plated layer.

【0016】また、請求項5に記載のマルチチップ半導体モジュールは、請求項4に記載のマルチチップ半導体モジュールにおいて、上記下側に存する半導体チップの上記電極パッドの表面に、上記金属バンプのメッキ層の材料と合金を形成し得る材料からなるメッキ層が設けられていることを特徴としている。 Further, the multi-chip semiconductor module according to claim 5, in the multi-chip semiconductor module according to claim 4, the surface of the electrode pads of the semiconductor chip residing in the lower plating layer of the metal bumps It is characterized in that the plating layer made of a material as an alloy capable of forming is provided.

【0017】 [0017]

【作用】請求項1の半導体チップは、基板の表面側に電極パッドを有するとともに、基板の裏面側に突出する金属バンプを有している。 [Action] of claim 1 semiconductor chip, which has an electrode pad on the surface side of the substrate, and a metal bump which protrudes on the back side of the substrate. したがって、例えばこの半導体チップを、基板の表面側に電極パッドを有する別の半導体チップ上に異方性導電膜を挟んで積み重ねることによって、請求項3のようなマルチチップ半導体モジュールが簡単かつ容易に構成される。 Thus, for example, the semiconductor chip, by stacking across an anisotropic conductive film on another semiconductor chip having an electrode pad on the surface side of the substrate, is simply and easily multi-chip semiconductor module as claimed in claim 3 constructed. また、この半導体チップを複数積み重ねたものを、さらに基板の表面側に電極パッドを有する別の半導体チップや配線基板上に積み重ねても良い。 Moreover, those stacked plurality of semiconductor chips may further stacked on another semiconductor chip or wiring board having an electrode pad on the surface side of the substrate. この他にも自由な組み合わせが可能である。 In addition to this can also be a free combination.
このように、この半導体チップによれば、様々な種類のマルチチップ半導体モジュールが簡単かつ容易に構成される。 Thus, according to this semiconductor chip, it is simply and easily constructed of various types of multi-chip semiconductor module.

【0018】請求項2の半導体チップは、上記金属バンプの上記基板裏面側の露出面が、上記金属バンプの材料よりも低融点の材料からなるメッキ層で覆われている。 [0018] The semiconductor chip of claim 2, the exposed surface of the substrate rear surface side of the metal bump is covered with a plating layer consisting of low melting point material than the material of the metal bump.
したがって、例えばこの半導体チップを、基板の表面側に電極パッドを有する別の半導体チップ上に積み重ね、 Thus, for example, the semiconductor chip, stacked on another semiconductor chip having an electrode pad on the surface side of the substrate,
上記メッキ層が溶融する温度に加熱することによって、 By heating to a temperature of the plating layer is melted,
請求項4のようなマルチチップ半導体モジュールが簡単かつ容易に構成される。 Multi-chip semiconductor module simply and easily constructed as claimed in claim 4. また、この半導体チップを複数積み重ねたものを、さらに基板の表面側に電極パッドを有する別の半導体チップや配線基板上に積み重ねても良い。 Moreover, those stacked plurality of semiconductor chips may further stacked on another semiconductor chip or wiring board having an electrode pad on the surface side of the substrate. この他にも自由な組み合わせが可能である。 In addition to this can also be a free combination. このように、この半導体チップによれば、様々な種類のマルチチップ半導体モジュールが簡単かつ容易に構成される。 Thus, according to this semiconductor chip, it is simply and easily constructed of various types of multi-chip semiconductor module.

【0019】請求項3のマルチチップ半導体モジュールは、請求項1または請求項2の一の半導体チップと、別の半導体チップとを積み重ねられた状態で備えているので、半導体チップを2次元的に配列する場合や一旦TC The multi-chip semiconductor module according to claim 3, the one semiconductor chip according to claim 1 or claim 2, since the provided while being stacked with another semiconductor chip, the semiconductor chip 2 dimensionally If you want to array Ya once TC
Pに実装する場合に比して、単位体積当たりの実装密度が高まる。 As compared with the case of mounting the P, it increased packing density per unit volume. また、金属バンプがチップの電極同士をつなぐ配線となることから、平面方向に配線が設けられる場合に比して配線の長さが短くなって、高周波に対する応答特性が良好になる。 Further, since the metal bump is wiring connecting the electrodes of the chip, shorter length of the wiring in comparison with the case where the wiring is provided in the planar direction, the response characteristic with respect to frequency is improved. また、一の半導体チップの金属バンプと下側に存する半導体チップの電極パッドとの接続は、接続に用いた異方性導電膜を溶解することによって解除され得る。 The connection between the semiconductor chip electrode pads of existing in the metal bumps and the lower one of the semiconductor chips can be released by dissolving the anisotropic conductive film used for the connection. したがって、不良チップのリペアが容易に行われる。 Accordingly, defective chips repair can be easily performed. また、積層構造がウエハプロセスではなく組立プロセスで形成されるので、チップコストが低減される。 The stacked structure because it is formed by the assembly process rather than a wafer process, the chip cost can be reduced. しかも、チップの電極同士が金属バンプによって一括ボンディングされるので、実装時間が短くなる。 Moreover, since the electrodes of the chip are collectively bonded by a metal bump, the mounting time is shortened. また、このマルチチップ半導体モジュールは、半導体チップを一旦TCPに実装することなく、各半導体チップを直接積み重ねて構成される。 Further, the multi-chip semiconductor module, once without implementing the TCP, constructed by stacking the semiconductor chips directly semiconductor chip. したがって、チップコストとともに実装コストが低減される。 Therefore, mounting cost is reduced along with the chip cost. また、ワイヤボンディングを行わないので、電極パッドをチップ内の任意の領域に設けて良く、チップ設計上の制約が少ない。 Also, since not performed wire bonding may be provided with an electrode pad on any area of ​​the chip is less constraint on the chip design. しかも、組立プロセスにおいて様々な種類の半導体チップを組み合わせ得るので、製品設計上の制約も少なくなる。 Moreover, since it can combine different types of semiconductor chips in the assembly process, even less restrictions on product design.

【0020】請求項4のマルチチップ半導体モジュールは、請求項2の一の半導体チップと、別の半導体チップとを積み重ねられた状態で備えているので、半導体チップを2次元的に配列する場合や一旦TCPに実装する場合に比して、単位体積当たりの実装密度が高まる。 The multi-chip semiconductor module according to claim 4, the one semiconductor chip according to claim 2, since the provided while being stacked with another semiconductor chip, Ya when arranging the semiconductor chip in a two-dimensional once in comparison with the case of mounting the TCP, it increased packing density per unit volume. また、金属バンプがチップの電極同士をつなぐ配線となることから、平面方向に配線が設けられる場合に比して配線の長さが短くなって、高周波に対する応答特性が良好になる。 Further, since the metal bump is wiring connecting the electrodes of the chip, shorter length of the wiring in comparison with the case where the wiring is provided in the planar direction, the response characteristic with respect to frequency is improved. また、上記下側に存する半導体チップを裏面側から加熱して、上記金属バンプを覆っているメッキ層を溶融させることによって、上記一の半導体チップの金属バンプと下側に存する半導体チップの電極パッドとの接続が解除され得る。 Further, by heating the semiconductor chip residing in the lower from the back side, by melting the plating layer covering the metal bump, the electrode pads of the semiconductor chip residing in the metal bumps and the lower side of the one semiconductor chip connection with may be released. したがって、不良チップのリペアが容易に行われる。 Accordingly, defective chips repair can be easily performed. また、積層構造がウエハプロセスではなく組立プロセスで形成されるので、チップコストが低減される。 The stacked structure because it is formed by the assembly process rather than a wafer process, the chip cost can be reduced. しかも、チップの電極同士が金属バンプによって一括ボンディングされるので、実装時間が短くなる。 Moreover, since the electrodes of the chip are collectively bonded by a metal bump, the mounting time is shortened. また、このマルチチップ半導体モジュールは、半導体チップを一旦TCPに実装することなく、各半導体チップを直接積み重ねて構成される。 Further, the multi-chip semiconductor module, once without implementing the TCP, constructed by stacking the semiconductor chips directly semiconductor chip. したがって、チップコストとともに実装コストが低減される。 Therefore, mounting cost is reduced along with the chip cost. また、ワイヤボンディングを行わないので、電極パッドをチップ内の任意の領域に設けて良く、チップ設計上の制約が少ない。 Also, since not performed wire bonding may be provided with an electrode pad on any area of ​​the chip is less constraint on the chip design. しかも、組立プロセスにおいて様々な種類の半導体チップを組み合わせ得るので、製品設計上の制約も少なくなる。 Moreover, since it can combine different types of semiconductor chips in the assembly process, even less restrictions on product design.

【0021】請求項5のマルチチップ半導体モジュールは、上記下側に存する半導体チップの上記電極パッドの表面に、上記金属バンプのメッキ層の材料と合金を形成し得る材料からなるメッキ層が設けられている。 The multi-chip semiconductor module according to claim 5, the surface of the electrode pads of the semiconductor chip residing in the lower plating layer is provided made of a material capable of forming a material and alloy plating layer of the metal bumps ing. したがって、組立時に、上記一の半導体チップの金属バンプのメッキ層と、上記下側に存する半導体チップの電極パッドのメッキ層とを接触させ、加熱もしくは加圧またはその両方を行うことによって容易に接続が行われる。 Accordingly, easily connected during assembly, and the plated layer of metal bumps of the first semiconductor chip is brought into contact with the plating layer of the electrode pads of the semiconductor chip residing in the lower, by carrying out the heating or pressure or both It is carried out.

【0022】 [0022]

【実施例】以下、この発明を実施例により詳細に説明する。 EXAMPLES Hereinafter, described in more detail the invention through examples.

【0023】まず、この発明の一実施例の半導体チップについて説明する。 [0023] First, a description will be given of a semiconductor chip of one embodiment of the present invention.

【0024】図1は一実施例の半導体チップの作製過程を示している。 [0024] Figure 1 shows the manufacturing process of the semiconductor chip of an embodiment.

【0025】まず、同図(a)に示すように、厚み62 Firstly, as shown in FIG. 6 (a), thickness 62
5μmのシリコン基板1の表面側に、CMOS(相補型MOS)プロセスにより、図示しないMOSトランジスタ等の能動素子を形成するとともに、Alからなる第1 On the surface of the silicon substrate 1 of 5 [mu] m, the CMOS (complementary MOS) process, thereby forming an active element of the MOS transistor or the like (not shown), first made of Al 1
メタル配線層2と、層間絶縁膜3と、第2メタル配線層4と、保護膜5とを形成する。 A metal wiring layer 2 is formed an interlayer insulating film 3, a second metal wiring layer 4, a protective film 5. なお、9は第1メタル配線層2の電極パッド部分を示し、41は第2メタル配線層4の電極パッド部分を示している。 Incidentally, 9 denotes a first electrode pad portion of the metal wiring layer 2, 41 denotes an electrode pad portion of the second metal wiring layer 4.

【0026】次に、同図(b)に示すように、シリコン基板1を所定の厚み、好ましくは厚み40μmになるまで研磨する。 Next, as shown in FIG. (B), the silicon substrate 1 a predetermined thickness, preferably polished until the thickness of 40 [mu] m. 研磨方法としては、まず通常の裏面研磨装置(図示せず)により機械研磨を行って基板1の厚みが200μmになるまで研磨し、その後、基板1の表面側をワックス90等で保護した状態で、基板1の裏面側をさらにKOH,NaOHもしくはフッ硝酸等を用いてケミカルエッチングする方法で行う。 As the polishing method, polishing until the thickness of the substrate 1 is 200μm performing mechanical polishing first by conventional backside polishing apparatus (not shown), then the surface side of the substrate 1 in a state protected with wax 90 or the like , carried out by a method of chemical etching using a back surface side of the substrate 1 further KOH, NaOH or hydrofluoric nitric acid. この際、チップのスクライブラインもエッチングしておけば、実装時にダイシングする必要がない。 In this case, if the scribe line also etching of the chip, there is no need to dicing at the time of implementation.

【0027】次に、基板1の裏面にフォトレジスト9 Next, the photoresist 9 on the back surface of the substrate 1
1をコートし、露光および現像を行って、フォトレジスト91のうち電極パッド9に対応する部分を除去して開口91aを形成する。 1 coated with, by performing exposure and development to remove the portion corresponding to the electrode pads 9 of the photoresist 91 to form an opening 91a. しかる後、同図(c)に示すように、KOH,NaOHもしくはフッ硝酸等を用いて基板1を選択的にエッチングして、基板1に、この基板の裏面側から電極パッド9,9の裏面に達する貫通穴7,7 Thereafter, as shown in FIG. (C), KOH, selectively etching the substrate 1 with NaOH or hydrofluoric nitric acid, the substrate 1, the back surface of the electrode pads 9, 9 from the rear surface side of the substrate to reach through holes 7, 7
を形成する。 To form. このとき、貫通穴7,7は裏面側から表面側へ向かって断面寸法が次第に小さくなるテーパー状に仕上がる。 At this time, the through-holes 7, 7 finished in a tapered shape the cross-sectional dimension toward the back side to the surface side gradually becomes small. ここで開口91aは、電極パッド9内に位置するように形成すると、開口91aの面積は電極パッド9の面積よりも小さくなり、基板に対して垂直な貫通穴を形成すると、後に形成する金属バンプの突出部の面積も小さくなり、他のチップや配線基板等の電極との接触面積も小さくなって、適切な接触抵抗が得られない恐れがある。 Here the opening 91a, when formed so as to be located in the electrode pad 9, the area of ​​the opening 91a is smaller than the area of ​​the electrode pads 9, a metal bump to be formed later, to form a vertical through hole with respect to the substrate of the area of ​​the protruding portion becomes small, the contact area between the other chip and the wiring board or the like of the electrode is also smaller, may not appropriate contact resistance is obtained. 本発明では貫通穴の開口を電極パッド9の露出部よりも面積を大きくして、接触部の面積を適正化できる。 In the present invention by increasing the area than the exposed portion of the electrode pads 9 the opening of the through hole, it can optimize the area of ​​the contact portion. また、貫通穴を垂直形状とすると、他の電極と金属バンプとの接触面積を確保するためには電極パッド9の面積を希望する接触面積と同程度以上としなければならず、微細化に適さないが、本発明のようにテーパー形状とすることで電極パッド9の面積を小さくできる。 Further, when the through-hole and vertical shape, must be the contact area equal to or higher than the desired area of ​​the electrode pad 9 in order to ensure the contact area between the other electrode and the metal bump, suitable for miniaturization no, but it can reduce the area of ​​the electrode pads 9 by a tapered shape as in the present invention. 更に他のチップ等の電極と接続する際の加圧に対し、基板の厚さのばらつきや金属バンプの高さのばらつきにより特定の金属バンプに荷重が集中する場合も考えられるが、 Further with respect to the pressure in connecting the electrode such as another chip, it is conceivable when a load on the particular metal bumps due to variations in the thickness variations and the metal bump height of the substrate is concentrated,
通常より高い荷重が加わった場合でも、貫通穴にテーパーを持つので電極9だけでなくテーパー面でも荷重を受けとめることになり、電極9へのダメージを緩和できる。 Even when a load is applied higher than usual, also will be receiving a load in the tapered surface as well electrode 9 because it has a taper the through hole can be alleviated damage to the electrode 9.

【0028】次に、同図(d)に示すように、レジスト91を剥離して除去した後、CVD(化学気相成長)法等により、基板1の裏面にSiO 2 ,SiN等からなる絶縁膜8を全面(貫通穴7の内壁を含む)に形成する。 Next, as shown in FIG. 2 (d), after removal by peeling off the resist 91, by CVD (chemical vapor deposition) method or the like, made of SiO 2, SiN, or the like on the rear surface of the substrate 1 an insulating to form a film 8 on the entire surface (including the inner walls of the through holes 7). この絶縁膜8はチップ裏面の保護膜となる。 The insulating film 8 serves as a protective film for the back surface of the chip. 続いて、同図 Then, the figure
(e)に示すように、ドライエッチングにより、絶縁膜8 (E), the dry etching, the insulating film 8
のうち電極パッド9に対応する部分を除去して、電極パッド9の裏面を露出させる。 A portion corresponding to the electrode pads 9 is removed out of, exposing the back surface of the electrode pad 9.

【0029】なお、基板1の裏面に保護膜を形成する方法として、基板1の裏面に感光性ポリイミド等の樹脂をコートし、露出および現像を行って、電極パッド9に対応する部分のみを除去する方法もある。 [0029] As a method for forming a protective film on the back surface of the substrate 1, coated with a resin such as a photosensitive polyimide on the backside of the substrate 1 by performing exposure and development, only the removed portion corresponding to the electrode pads 9 also how to there.

【0030】次に、この状態の基板1をZnの無電解メッキ液に浸漬して、電極パッド9の裏面に厚さ0.3 Next, the substrate 1 in this state was immersed in an electroless plating solution of Zn, the thickness on the back surface of the electrode pads 9 0.3
〜0.5μmのZnメッキ(図示せず)を形成する。 Forming a Zn plating ~0.5Myuemu (not shown). この処理によりAl面の酸化膜を除去して、Znメッキ界面に清浄なAl面を確保することができる。 To remove an oxide film on the Al surface by this process, it is possible to ensure a clean Al surface Zn plating interface. この後、同図(f) After this, the figure (f)
に示すように、この状態の基板1を温度90℃、ph4. As shown in, the substrate 1 in this state temperature 90 ° C., ph4.
5のNi無電解メッキ液に2時間浸漬して、電極パッド9の裏面に無電解Niメッキ10を成長させる。 It was immersed for 2 hours in Ni electroless plating solution of 5, growing the electroless Ni plating 10 on the back surface of the electrode pad 9. これにより、電極パッド9の裏面に接触し、貫通穴7を通して基板1の裏面側に10μmだけ突出したNiバンプ10を形成することができる。 Thus, in contact with the back surface of the electrode pads 9, it is possible to form the Ni bump 10 that protrudes by 10μm on the back side of the substrate 1 through the through-hole 7. さらに、Niバンプ10,10 In addition, Ni bump 10, 10
の露出面に、無電解Auメッキにより厚み0.2μmのAu On the exposed surface, the thickness 0.2μm by an electroless Au plating Au
メッキ層11,11を形成する。 To form a plating layer 11, 11. 金属バンプとしてNi Ni as metal bump
バンプを用いているが、他にも、配線として使用でき、 While using bumps, among others, it can be used as a wiring,
他の電極への接続時に変形を起こさない金属例えば金等を使用することができる。 It can be a metal such as gold or the like does not cause deformation when connecting to other electrodes.

【0031】最後に、基板1の表面側の保護用ワックス90を除去して、半導体チップ16を完成させる。 [0031] Finally, by removing the protective wax 90 on the surface side of the substrate 1, thereby completing the semiconductor chip 16. この半導体チップ1の電気テストは、チップ裏面側のバンプ10,10(正確にはメッキ層11,11)にプローバを接触させて、通常のテスタにより行うことができる。 Electrical Testing of the semiconductor chip 1 is (correctly plating layer 11, 11) back of the chip side bump 10, 10 by contacting a prober can be carried out by conventional tester.

【0032】この半導体チップ16によれば、様々な種類のマルチチップ半導体モジュールを簡単かつ容易に構成することができる。 According to this semiconductor chip 16, it is possible to configure various types of multi-chip semiconductor module simply and easily.

【0033】次に、この発明の一実施例のマルチチップ半導体モジュールについて説明する。 Next, a description will be given of a multi-chip semiconductor module of one embodiment of the present invention.

【0034】図2(b)に示すように、このマルチチップ半導体モジュール20Aは、半導体チップ16Aと、別の種類の半導体チップ15Aとを積み重ねられた状態で備えている。 As shown in FIG. 2 (b), the multi-chip semiconductor module 20A includes a semiconductor chip 16A, it is provided in a state of being stacked with another type of semiconductor chip 15A.

【0035】半導体チップ16Aは図1(g)の半導体チップ16と同じものである。 The semiconductor chip 16A is the same as the semiconductor chip 16 of FIG. 1 (g). 一方、半導体チップ15A On the other hand, the semiconductor chip 15A
は、シリコン基板6の表面側に、図示しないMOSトランジスタ等の能動素子を形成するとともに、Alからなる電極パッド14,14を形成したものである。 It is the surface side of the silicon substrate 6, and forming an active element of the MOS transistor, not shown, is obtained by forming the electrode pads 14 and 14 made of Al. 電極パッド14,14は、半導体チップ16AのNiバンプ1 Electrode pads 14 and 14, Ni bumps 1 of the semiconductor chip 16A
0,10と対応する位置に設けられている。 It is provided at positions corresponding to the 0,10. 基板6の表面のうち電極パッド14の周囲の部分は保護膜12で覆われている。 Peripheral portion of the electrode pads 14 of the surface of the substrate 6 is covered with a protective film 12.

【0036】このマルチチップ半導体モジュール20A [0036] The multi-chip semiconductor module 20A
を組み立てる場合、図2(a)に示すように、まず半導体チップ15Aの表面側に、熱硬化性樹脂を母材とする異方性導電膜13を電極パッド14,14を覆うように仮付けする。 When assembling the, as shown in FIG. 2 (a), first, on the surface side of the semiconductor chip 15A, temporarily attached a thermosetting resin as the anisotropic conductive film 13 to the base material to cover the electrode pads 14 and 14 to. 次に、ステージ99上に半導体チップ15A Next, the semiconductor chip 15A on the stage 99
を載置し、その上方に半導体チップ16Aを移動させる。 They were placed, to move the semiconductor chip 16A thereabove. そして、半導体チップ16Aの水平位置を微調整して、半導体チップ16Aの裏面側に突出したNiバンプ10,10と半導体チップ15Aの電極パッド14,1 Then, by finely adjusting the horizontal position of the semiconductor chip 16A, the electrode pads of the Ni bumps 10, 10 and the semiconductor chip 15A having protruded from the back surface of the semiconductor chip 16A 14,1
4とが互いに対向する位置に位置決めする。 4 and are positioned so as to be opposite to each other. 続いて、半導体チップ16Aを下方へ移動させて半導体チップ15 Subsequently, the semiconductor chip 15 by moving the semiconductor chip 16A downward
Aに押し付けて本圧着を行う。 Performing pressure bonding against the A. 圧着条件は、例えば圧力20kg/cm 2 、温度200℃、時間20秒とする。 Crimping conditions, such as pressure 20 kg / cm 2, temperature of 200 ° C., and time 20 seconds. これにより、図2(b)に示すように、半導体チップ16AのNiバンプ10,10と半導体チップ15Aの電極パッド14,14とが異方性導電膜13を介して接続される。 Thus, as shown in FIG. 2 (b), the electrode pads 14, 14 of Ni bumps 10, 10 and the semiconductor chip 15A of the semiconductor chip 16A is connected via an anisotropic conductive film 13. このようにして容易に組み立てが行われる。 In this way, easily assembled is carried out.

【0037】組立完了後、半導体チップ15Aの外部電極パッド41,41にプローバを接触させて、電気テストを行う。 [0037] After completion of assembly, by contacting a prober to the external electrode pads 41 of the semiconductor chip 15A, for electrical testing. テストの結果、いずれかの半導体チップが不良であることが判明した場合は、半導体チップ16Aと15Aの間にリペア用溶剤を注入して、異方性導電膜1 Result of the test, if any of the semiconductor chip is found to be defective, by injecting a repairing solvent between the semiconductor chips 16A and 15A, the anisotropic conductive film 1
3を剥離して除去する。 3 peeled and is removed. これにより、半導体チップ16 As a result, the semiconductor chip 16
AのNiバンプ10,10と半導体チップ15Aの電極パッド14,14との間の接続が解除される。 The connection between the electrode pads 14, 14 of Ni bumps 10, 10 and the semiconductor chip 15A of A is released. したがって、不良チップのリペアを容易に行うことができる。 Therefore, it is possible to easily repair the defective chip.

【0038】また、このマルチチップ半導体モジュール20Aは、半導体チップ16A,15Aを積み重ねられた状態で備えているので、半導体チップを2次元的に配列する場合や一旦TCPに実装する場合に比して、単位体積当たりの実装密度を高めることができる。 Further, the multi-chip semiconductor module 20A, the semiconductor chip 16A, since the provided while being stacked 15A, as compared with the case where Ya temporarily mounted on TCP when arranging the semiconductor chip in a two-dimensional , it is possible to increase the packing density per unit volume. つまり、 That is,
半導体チップ16Aは研磨によって厚み40μm程度になっているので、半導体チップ16A,15Aを重ね合わせた後の厚みもTCPを重ね合わせた構造のものよりかなり薄くすることができる。 Since the semiconductor chip 16A is in a thickness of about 40μm by polishing, can be considerably thinner than that of the semiconductor chip 16A, also the thickness after superposed 15A superposed TCP structure. したがって、このマルチチップ半導体モジュールを実装して製品に用いた場合、 Therefore, when used in products to implement this multi-chip semiconductor module,
製品を小型化することができる。 It is possible to reduce the size of the product.

【0039】また、金属バンプ10がチップの電極14 Further, the metal bumps 10 of the chip electrodes 14
同士をつなぐ配線となることから、平面方向に配線が設けられる場合に比して配線の長さを短くでき、高周波に対する応答特性を良くすることができる。 Since the wiring connects adjacent, it can shorten the length of wiring as compared with the case where the wiring is provided in the planar direction, it is possible to improve the response characteristic with respect to frequency.

【0040】また、半導体チップ15A,16Aの基板材料はいずれもシリコンであるので、周囲温度が多少変化したとしても、熱膨張、特に基板面方向の線膨張によるチップ15A,16A間の歪みが生じにくい。 Further, since the semiconductor chip 15A, the substrate material 16A is a silicon none, even ambient temperature is slightly changed, the thermal expansion, in particular chip 15A by the linear expansion of the substrate surface direction, distortion between 16A occurs Hateful. したがって、異なる基板材料からなるチップを接続する場合に比して接続の信頼性を高めることができる。 Therefore, it is possible to improve the reliability of the connection in comparison to the case of connecting the chips of different substrate materials.

【0041】また、積層構造をウエハプロセスではなく組立プロセスで形成するので、チップコストを低減できる。 Further, since the laminated structure formed in the assembly process rather than a wafer process, thereby reducing the chip cost. しかも、組立プロセスで、チップの電極14同士が金属バンプ10によって一括ボンディングされるので、 Moreover, the assembling process, the electrode 14 between the chips are collectively bonded by a metal bump 10,
実装時間を短くすることができる。 It is possible to shorten the implementation time. また、このマルチチップ半導体モジュール20Aは、半導体チップを一旦T Further, the multi-chip semiconductor module 20A, the semiconductor chip once T
CPに実装することなく、各半導体チップ16A,15 Without implementing the CP, the semiconductor chip 16A, 15
Aを直接積み重ねて構成される。 Composed of a stack of A directly. したがって、チップコストとともに実装コストを低減できる。 Therefore, it is possible to reduce the mounting cost with chip cost.

【0042】また、組立プロセスでワイヤボンディングを行わないので、電極パッド14をチップ内の任意の領域に設けて良く、チップ設計上の制約が少ない。 Further, since not performed wire bonding assembly process may be provided an electrode pad 14 in any area of ​​the chip is less constraint on the chip design. しかも、組立プロセスにおいて様々な半導体チップを組み合わせ得るので、製品設計上の制約も少なくすることができる。 Moreover, since it can combine the various semiconductor chips in the assembly process can be less restrictions on product design.

【0043】次に、上記マルチチップ半導体モジュールの変形例20Bについて説明する。 Next, a description will be given of a variation 20B of the multi-chip semiconductor module.

【0044】図3(b)に示すように、このマルチチップ半導体モジュール20Bは、半導体チップ16Bと、 [0044] As shown in FIG. 3 (b), the multi-chip semiconductor module 20B includes a semiconductor chip 16B,
別の種類の半導体チップ15Bとを積み重ねられた状態で備えている。 It has in a state of being stacked with another type of semiconductor chip 15B.

【0045】半導体チップ16Bは、図1(g)の半導体チップ16と略同等のものである。 The semiconductor chip 16B are those 1 semiconductor chip 16 and substantially equal to (g). ただ、Niバンプ1 However, Ni bumps 1
0,10の露出面に、Auメッキ層11,11に代えて、無電解半田メッキにより厚み5μmの半田メッキ層11B,11Bが形成されている点のみが異なっている。 The exposed surface of 0,10, in place of the Au plated layer 11 and 11, the solder plating layer 11B having a thickness of 5μm by electroless solder plating, only in that 11B is formed is different.

【0046】一方、半導体チップ15Bは、図2(b)中に示した半導体チップ15Aと略同等のものである。 Meanwhile, the semiconductor chip 15B are those of the semiconductor chip 15A substantially similar to those shown in FIG. 2 (b). A
lからなる電極パッド14,14の表面に、それぞれTi On the surface of the electrode pads 14, 14 consisting of l, respectively Ti
/Wからなるバリアメタル層19と、厚み0.5μmのA / A barrier metal layer 19 made of W, a thickness of 0.5μm A
uメッキ層18とが形成されている点のみが異なっている。 Only in that the u-plated layer 18 is formed is different. なお、17はAl層14上にTi/W層19,Au層18を有する電極パッド全体を示している。 Incidentally, 17 denotes the entire electrode pad having a Ti / W layer 19, Au layer 18 on the Al layer 14.

【0047】このマルチチップ半導体モジュール20B [0047] The multi-chip semiconductor module 20B
を組み立てる場合、図3(a)に示すように、温度280 When assembling the, as shown in FIG. 3 (a), the temperature 280
℃に保持されたステージ99上に半導体チップ15Bを載置し、その上方に半導体チップ16Bを移動させる。 ℃ semiconductor chip 15B is mounted on the stage 99 which is held to move the semiconductor chip 16B thereabove.
そして、半導体チップ16Bの水平位置を微調整して、 Then, by finely adjusting the horizontal position of the semiconductor chip 16B,
半導体チップ16BのNiバンプ10,10と半導体チップ15Bの電極パッド17,17とが互いに対向する位置に位置決めする。 The semiconductor chip 16B of Ni bumps 10, 10 and the semiconductor chip 15B of the electrode pads 17 and 17 are positioned so as to be opposite to each other. 続いて、半導体チップ16Bを下方へ移動させて半導体チップ15B上に載置する。 Then, by moving the semiconductor chip 16B downwardly placed on the semiconductor chip 15B by. すると、図3(b)に示すように、Niバンプは変形せず、Ni Then, as shown in FIG. 3 (b), Ni bumps not deformed, Ni
バンプ10,10を覆う半田メッキ層11Bが溶融して、半導体チップ16BのNiバンプ10,10と半導体チップ15Bの電極パッド17,17とが半田11B Solder plating layer 11B covering the bumps 10 and 10 are melted, Ni bumps 10, 10 and the semiconductor chip 15B of the electrode pads 17 and 17 and the solder 11B of the semiconductor chip 16B
を介して接続される。 It is connected via a. このようにして容易に組み立てが行われる。 In this way, easily assembled is carried out.

【0048】組立完了後、半導体チップ15Bの外部電極パッド41,41にプローバを接触させて、電気テストを行う。 [0048] After completion of assembly, by contacting a prober to the external electrode pads 41 of the semiconductor chip 15B, for electrical testing. テストの結果、いずれかの半導体チップが不良であることが判明した場合は、ステージ99を300 If the test is that any one of the semiconductor chips are defective was found, the stage 99 300
℃に加熱して半田11Bを溶融させた状態で、半導体チップ16Bと半導体チップ15Bとを離間させる。 ℃ heated to solder 11B in a state of being melted, thereby separating the semiconductor chip 16B and the semiconductor chip 15B. これにより、不良チップのリペアを容易に行うことができる。 Thus, it is possible to easily repair the defective chip.

【0049】また、このマルチチップ半導体モジュール20Bは、図2に示したマルチチップ半導体モジュール20Aと同様に、単位体積当たりの実装密度を高めることができ、応答特性に優れ、コストを低減でき、かつチップ設計上および製品設計上の制約を少なくすることができる。 [0049] Further, the multi-chip semiconductor module 20B is similar to the multi-chip semiconductor module 20A shown in FIG. 2, it is possible to increase the packing density per unit volume, excellent response characteristics, can reduce the cost, and it is possible to reduce the constraints on the chip design and product design.

【0050】図4は、1枚の大寸の半導体チップ15上に3つの積層構造20A,20B,20Cを設けて構成されたマルチチップ半導体モジュール20を示している。 [0050] Figure 4 shows one of the large dimensions of the semiconductor chip 15 on the three layered structure 20A, 20B, the multi-chip semiconductor module 20 that is configured to provide a 20C.

【0051】ここで、半導体チップ15を構成するシリコン基板6の表面には、積層構造20A,20B,20 [0051] Here, the surface of the silicon substrate 6 of the semiconductor chip 15 is stacked structure 20A, 20B, 20
Cを構成するのに用いられる電極パッド14に加えて、 In addition to the electrode pads 14 used to construct the C,
最外周に電極パッド21,21が設けられている。 The electrode pads 21 and 21 are provided on the outermost periphery.

【0052】3つの積層構造のうち両側に設けられた積層構造20A,20Bは図2,図3に示したものと同一構造となっている。 [0052] Three layered structure 20A provided on both sides of the laminated structure, 20B is 2, has the same structure as that shown in FIG.

【0053】中央に設けられた積層構造20Cは、シリコン基板6上に積み重ねられた2つの半導体チップ16 [0053] layered structure 20C provided in the center, the two semiconductor chips 16 stacked on the silicon substrate 6
E,16Dを備えている。 E, and it is equipped with a 16D. この領域では、シリコン基板6の表面側に、Al層14,Ti/W層19およびAu層20からなる電極パッド17,17が形成されている。 In this region, the surface side of the silicon substrate 6, the electrode pads 17 and 17 made of Al layer 14, Ti / W layer 19 and the Au layer 20 is formed.
電極パッド17,17は半導体チップ16EのNiバンプ10,10と対応する位置に設けられている。 Electrode pads 17 and 17 are provided at positions corresponding to the Ni bumps 10, 10 of the semiconductor chip 16E. 半導体チップ16Eは図3中に示した半導体チップ16Bと略同等のものである。 The semiconductor chip 16E is of a semiconductor chip 16B substantially similar to those shown in FIG. ただ、第2メタル配線層4上の保護膜5に開口が設けられている点のみが異なっている。 However, only in that an opening is provided in the protective film 5 on the second metal wiring layer 4 is different. 半導体チップ16Dは、図1(g)の半導体チップ16と同じものである。 The semiconductor chip 16D is the same as the semiconductor chip 16 of FIG. 1 (g).

【0054】この積層構造20Cを組み立てる場合、まず、半導体チップ16Eは、ステージ99上に半導体チップ16Eを載置し、その上方に半導体チップ16Dを移動させて、半導体チップ16DのNiバンプ10,1 [0054] When assembling the laminated structure 20C, first, the semiconductor chip 16E is mounted the semiconductor chip 16E on the stage 99 to move the semiconductor chip 16D thereabove, Ni bumps of the semiconductor chip 16D 10, 1
0と半導体チップ16Eの電極パッド14,14とが互いに対向する位置に位置決めする。 0 and the electrode pads 14, 14 of the semiconductor chip 16E is positioned so as to be opposite to each other. 続いて、半導体チップ16Dを下方へ移動させて半導体チップ16Eに押し付けて熱圧着を行う。 Subsequently, the thermocompression bonding against the semiconductor chip 16E moves the semiconductor chip 16D downward. 次に、積層された半導体チップ1 Next, the semiconductor chip 1 are stacked
6E,16Dを、半導体チップ16EのNiバンプ1 6E, the 16D, Ni bumps 1 of the semiconductor chip 16E
0,10と基板6側の電極パッド17,17とが互いに対向する位置に位置決めし、温度280℃に加熱された基板6上に載置する。 0,10 and the electrode pads 17 and 17 of the substrate 6 side is positioned so as to be opposite to each other and placed on the substrate 6 which is heated to a temperature 280 ° C.. すると、半導体チップ16EのN Then, N of the semiconductor chip 16E
iバンプ10,10を覆う半田メッキ層11Bが溶融して、半導体チップ16EのNiバンプ10,10と基板6の電極パッド17,17とが半田11Bを介して接続される。 i solder plating layer 11B covering the bumps 10 and 10 are melted, and the electrode pads 17, 17 of Ni bumps 10, 10 and the substrate 6 of the semiconductor chip 16E are connected through the solder 11B. このようにして、この積層構造20Cは容易に組み立てられる。 In this manner, the laminated structure 20C is easily assembled.

【0055】両側に設けられた積層構造20A,20B [0055] layered structure 20A provided on both sides, 20B
も既に述べたように容易に組み立てられる。 It is easily assembled as also already mentioned. したがって、このマルチチップ半導体モジュール20全体が容易に組み立てられる。 Therefore, the entire multi-chip semiconductor module 20 can be easily assembled.

【0056】組立完了後、各積層構造20A,20B, [0056] After completion of the assembly, each laminated structure 20A, 20B,
20Cについて、それぞれ上側に存する半導体チップ1 For 20C, the semiconductor chip 1 respectively existing in the upper
6A,16B,16Dの外部電極パッド41,41にプローバを接触させて、電気テストを行う。 6A, 16B, by contacting a prober to the external electrode pads 41 of the 16D, for electrical testing. テストの結果、積層構造20Aに不良チップが含まれていることが判明した場合は、半導体チップ16Aと基板6との間にリペア用溶剤を注入して、異方性導電膜13を剥離して除去する。 Result of the test, if it is found that contains the defective chip in the stacked structure 20A is injected repair solvent between the semiconductor chip 16A and the substrate 6, by peeling off the anisotropic conductive film 13 Remove. これにより、半導体チップ16AのNiバンプ10,10と基板6の電極パッド14,14との間の接続が解除される。 Accordingly, connection between the Ni bump 10, 10 and the electrode pads 14 and 14 of the substrate 6 of the semiconductor chip 16A is released. また、積層構造20Bに不良チップが含まれていることが判明した場合は、基板6を300 Also, if it is found that contains the defective chip in the stacked structure 20B is a substrate 6 300
℃に加熱して半田11Bを溶融させた状態で、半導体チップ16Bと基板6とを離間させる。 ℃ heated to solder 11B in a state of being melted, thereby separating the semiconductor chip 16B and the substrate 6. また、積層構造2 In addition, the laminated structure 2
0Cに不良チップが含まれていることが判明した場合は、同様に基板6を300℃に加熱して半田11Bを溶融させた状態で、半導体チップ16D,16Eを積層状態のまま基板6からを離間させる。 If it is found that contains the defective chip to 0C, in a state of being melt the solder 11B is heated similarly to the substrate 6 to 300 ° C., a semiconductor chip 16D, the 16E from leaving the substrate 6 in a stacked state It is moved away. これにより、不良チップのリペアを容易に行うことができる。 Thus, it is possible to easily repair the defective chip.

【0057】また、このマルチチップ半導体モジュール20は、積層構造20A,20B単独の場合(図2,図3)と同様に、単位体積当たりの実装密度を高めることができ、応答特性に優れ、コストを低減でき、かつチップ設計上および製品設計上の制約が少なくすることができる。 [0057] Further, the multi-chip semiconductor module 20, the laminated structure 20A, when the 20B alone (FIG. 2, FIG. 3) as well as, it is possible to increase the packing density per unit volume, excellent response characteristics, cost it can be reduced, and it is possible to constraints on and product design chip design is reduced.

【0058】図5は、図4に示したマルチチップ半導体モジュール20をトランスファモールドにより実装した状態を示している。 [0058] FIG. 5 shows a state of mounting by transfer molding a multi-chip semiconductor module 20 shown in FIG. モジュール20は、半導体チップ1 Module 20, the semiconductor chip 1
5を下側にした状態で、リードフレーム24のヘッダ部24aに接続材25によって取り付けられている。 5 in a state that was on the lower side, are attached by a connection member 25 to the header portion 24a of the lead frame 24. 半導体チップ15の最外周電極パッド21と、リードフレーム24のピン部24bとが、ワイヤボンディング方式によりワイヤ22によって接続されている。 The outermost electrode pads 21 of the semiconductor chip 15, and a pin portion 24b of the lead frame 24 are connected by wires 22 by wire bonding method. そして、モジュール20およびリードフレーム24が、ピン部24a Then, the module 20 and the lead frame 24, the pin portion 24a
の先端を除いて、樹脂23によってモールドされている。 Except for the tip, it is molded by a resin 23.

【0059】図6は、図4に示したマルチチップ半導体モジュール20をTCP(テープキャリアパッケージ) [0059] Figure 6 is a multi-chip semiconductor module 20 TCP (tape carrier package) shown in FIG. 4
に実装した状態を示している。 It shows the implementation state to. モジュール20として半導体チップ15の最外周電極パッド21,21の表面に予めAuバンプ29,29を設けたものが用いられている。 Which previously provided the Au bumps 29 on the surface of the outermost electrode pads 21, 21 of the semiconductor chip 15 is used as a module 20. この最外周電極パッド21,21は、Auバンプ2 The outermost electrode pads 21 and 21, Au bumps 2
9,29を介して、ポリイミドフィルム27に取り付けられたCuリード26,26にシンブルポイントボンディング方式により接続されている。 Through 9 and 29, are connected by thimble point bonding method of the Cu leads 26, 26 which is attached to the polyimide film 27. そして、モジュール20の積層構造側、すなわち半導体チップ15の表面側が樹脂28によって封止されている。 Then, the laminated structure of the module 20, that is, the surface side of the semiconductor chip 15 is sealed by a resin 28.

【0060】図7は、図4に示したマルチチップ半導体モジュール20をセラミックパッケージに実装した状態を示している。 [0060] Figure 7 shows a state of mounting the multi-chip semiconductor module 20 shown in FIG. 4 in a ceramic package. モジュール20は、半導体チップ15を下側にした状態で、パッケージの外囲器30内に接続材25によって取り付けられている。 Module 20, in a state where the semiconductor chip 15 on the lower side, are attached by a connection member 25 to the envelope 30 within the package. 半導体チップ15の最外周電極パッド21と、図示しないインナーリード(アウターリード32につながる)とが、ワイヤボンディング方式によりワイヤ22によって接続されている。 The outermost electrode pads 21 of the semiconductor chip 15, an inner lead (not shown) (leading to the outer lead 32), but are connected by a wire 22 by wire bonding method.
そして、このパッケージは、外囲器30にガラス板31 Then, this package, a glass plate envelope 30 31
を貼り付けることによって密封されている。 It is sealed by pasting.

【0061】このように、この発明を適用したマルチチップ半導体モジュール20を用いて様々な製品を作製することができる。 [0061] In this way, it is possible to manufacture a variety of products with a multi-chip semiconductor module 20 according to the present invention.

【0062】図8は、マルチチップ半導体モジュール5 [0062] FIG. 8, a multi-chip semiconductor module 5
0をPWB(印刷回路基板)51上にフェイスダウンボンディング方式により実装した例を示している。 0 on PWB (printed circuit board) 51 shows an example of mounting the face-down bonding method.

【0063】このマルチチップ半導体モジュール50 [0063] The multi-chip semiconductor module 50
は、図4に示したマルチチップ半導体モジュール20の最下層の半導体チップ15に、裏面側に突出する金属バンプ10を設けたものである。 Is the lowest layer of the semiconductor chip 15 of the multi-chip semiconductor module 20 shown in FIG. 4, is provided with a metal bump 10 that protrudes on the back side. すなわち、半導体チップ15は、表面側の配線層の裏面に接触し、貫通穴を通して基板6の裏面側に突出する複数のNiバンプ10を有している。 That is, the semiconductor chip 15 is in contact with the back surface of the wiring layer on the surface side, and has a plurality of Ni bumps 10 protruded from the back surface of the substrate 6 through the through hole. 各Niバンプ10の基板裏面側の露出面は、 The exposed surface of the substrate rear surface side of the Ni bump 10,
半田メッキ層11Bで覆われている。 It is covered with solder plating layer 11B. この半導体チップ15上に積層された半導体チップ16A,16B,15 Laminated on the semiconductor chip 15 semiconductor chips 16A, 16B, 15
6E,16Dは図4に示したものと同一である。 6E, 16D is the same as that shown in FIG.

【0064】一方、PWB51の表面側には、上記半導体チップ15のNiバンプ10に対応した位置に、Al [0064] On the other hand, on the surface side of the PWB51, at positions corresponding to the Ni bumps 10 of the semiconductor chip 15, Al
層,Ti/W層およびAu層からなる電極パッド17,1 Layer, the electrode pads 17, 1 made of Ti / W layer and an Au layer
7が形成されている。 7 is formed.

【0065】実装は、ステージ上にPWB51を載置し、マルチチップ半導体モジュール50を水平方向に移動させて、半導体チップ15のNiバンプ10,10, [0065] Implementations, placing a PWB51 on the stage, to move the multi-chip semiconductor module 50 in the horizontal direction, Ni bumps 10, 10 of the semiconductor chip 15,
…とPWB51側の電極パッド17,17とが互いに対向する位置に位置決めし、PWB51上に載置する。 Positioning ... to a position where the electrode pads 17, 17 and PWB51 side facing each other and mounted on PWB51. そして、リフローにより、半導体チップ15のNiバンプ10,10,…を、半田11Bを介してPWB51側の電極パッド17,17と接続する。 The reflowed by, Ni bumps 10, 10 of the semiconductor chip 15, ..., and is connected to the electrode pads 17 and 17 of PWB51 side via a solder 11B. このようにして、簡単に実装を行うことができる。 In this way, it is possible to perform easy to implement.

【0066】実装完了後の電気テストによって、マルチチップ半導体モジュール50に不良チップが含まれていることが判明した場合、上記マルチチップ半導体モジュール20と同様に、不良チップのリペアを容易に行うことができる。 [0066] by electrical tests after mounting completion, if it is found that contains the defective chip multi-chip semiconductor module 50, similarly to the multi-chip semiconductor module 20, it possible to easily repair the defective chip it can.

【0067】また、このマルチチップ半導体モジュール50は、単位体積当たりの実装密度を高めることができ、応答特性に優れ、コストを低減でき、かつチップ設計上および製品設計上の制約を少なくすることができる。 [0067] Further, the multi-chip semiconductor module 50 can increase the packing density per unit volume, excellent response characteristics, can reduce the cost, and is possible to reduce the constraints on and product design chip design it can.

【0068】なお、この実施例では、各半導体チップ金属バンプ10の露出面のメッキ層をAu11または半田11Bとしたが、これに限られるものではなく、In, [0068] Incidentally, in this embodiment, the plating layer of the exposed surface of the semiconductor chip metal bumps 10 and the Au11 or solder 11B, it is not limited thereto, In,
Suなどとしても良い。 Su may be used as such. また、電極パッド14の最表面のメッキ層をAu18としたが、これに限られるものではなく、Zn,NiもしくはCuまたはこれらの組み合わせとしても良い。 Although the plating layer of the outermost surface of the electrode pad 14 and the Au18, not limited thereto, Zn, Ni or Cu or may be a combination thereof.

【0069】また、金属バンプ10を、電極パッド14 [0069] Also, the metal bump 10, the electrode pads 14
の裏面に接触し、貫通穴7を通して基板の裏面側に突出するものとしたが、これに限られるものではない。 The contacts on the back, has been through the through holes 7 shall be protruded from the back surface of the substrate is not limited thereto. 金属バンプを、貫通穴7側に設けるのではなく、電極パッド14の表面側に上記基板の厚さ寸法を超える高さ寸法で立設しても良い。 The metal bumps, instead of providing the through hole 7 side, may be erected in height on the surface side of the electrode pad 14 exceeds the thickness dimension of the substrate. 例えば、そのような半導体チップを積み重ねてマルチチップ半導体モジュールを構成する場合、一の半導体チップの表面側に立設した金属バンプを、この一の半導体チップの上側に存する別の半導体チップの貫通穴に嵌合し、上記一の半導体チップの金属バンプの先端を上記上側に存する半導体チップの電極パッドの裏面に接続する。 For example, the through-hole of another semiconductor chip case, residing metal bumps erected on the surface side of the one semiconductor chip, on the upper side of the one semiconductor chip constituting the multi-chip semiconductor module by stacking such a semiconductor chip fitted to and connects the tip of the metal bumps of the first semiconductor chip to the back surface of the electrode pads of the semiconductor chip residing in the upper. このようにした場合、金属バンプを貫通穴側に設けた場合と同様に、単位体積当たりの実装密度を高めることができ、応答特性に優れ、不良チップのリペアを行うことができ、コストを低減でき、かつチップ設計上および製品設計上の制約を少なくすることができる。 In such a case, similarly to the case of providing a metal bump on the through hole side, it is possible to increase the packing density per unit volume, good response characteristics, it is possible to perform repair of the defective chip, reducing the cost can, and it is possible to reduce the constraints on and product design chip design.

【0070】 [0070]

【発明の効果】以上より明らかなように、請求項1の半導体チップは、基板の表面側に電極パッドを有するとともに、基板の裏面側に突出する金属バンプを有しているので、様々な種類のマルチチップ半導体モジュールを簡単かつ容易に構成することができる。 As apparent from above, according to the present invention, a semiconductor chip according to claim 1, which has an electrode pad on the surface side of the substrate, since it has a metal bump which protrudes on the back side of the substrate, various types it is possible to construct a multi-chip semiconductor module simply and easily.

【0071】また、請求項2の半導体チップは、上記金属バンプの上記基板裏面側の露出面が、上記金属バンプの材料よりも低融点の材料からなるメッキ層で覆われているので、上記メッキ層が溶融する温度に加熱することによって、上記金属パッドと別の半導体チップの電極パッドとを接続でき、様々な種類のマルチチップ半導体モジュールを簡単かつ容易に構成することができる。 [0071] Further, the semiconductor chip according to claim 2, the exposed surface of the substrate rear surface side of the metal bumps, are covered with a plating layer consisting of low melting point material than the material of the metal bumps, the plating by the layer is heated to a temperature to melt, can be connected to the electrode pads of the metal pad and another semiconductor chip, it is possible to configure various types of multi-chip semiconductor module simply and easily.

【0072】請求項3のマルチチップ半導体モジュールは、請求項1または請求項2の一の半導体チップと、別の半導体チップとを積み重ねられた状態で備えているので、半導体チップを2次元的に配列する場合や一旦TC [0072] multi-chip semiconductor module according to claim 3, the one semiconductor chip according to claim 1 or claim 2, since the provided while being stacked with another semiconductor chip, the semiconductor chip 2 dimensionally If you want to array Ya once TC
Pに実装する場合に比して、単位体積当たりの実装密度を高めることができる。 As compared with the case of mounting the P, it is possible to increase the packing density per unit volume. また、金属バンプがチップの電極同士をつなぐ配線となることから、平面方向に配線が設けられる場合に比して配線の長さを短くでき、高周波に対する応答特性を良くすることができる。 Further, since the metal bump is wiring connecting the electrodes of the chip, can shorten the length of wiring as compared with the case where the wiring is provided in the planar direction, it is possible to improve the response characteristic with respect to frequency. また、一の半導体チップの金属バンプと下側に存する半導体チップの電極パッドとの接続は、接続に用いた異方性導電膜を溶解することによって解除できるので、、不良チップのリペアを容易に行うことができる。 The connection between the semiconductor chip electrode pads of existing in the metal bumps and the lower one of the semiconductor chip, the repair of ,, defective chips easily since it released by dissolving the anisotropic conductive film used in connection It can be carried out. また、積層構造がウエハプロセスではなく組立プロセスで形成されるので、 Further, since the multilayer structure is formed by the assembly process rather than a wafer process,
チップコストを低減できる。 It is possible to reduce the chip cost. しかも、チップの電極同士が金属バンプによって一括ボンディングされるので、実装時間を短くできる。 Moreover, since the electrodes of the chip are collectively bonded by a metal bump, it can be shortened implementation time. また、このマルチチップ半導体モジュールは、半導体チップを一旦TCPに実装することなく、各半導体チップを直接積み重ねて構成される。 Further, the multi-chip semiconductor module, once without implementing the TCP, constructed by stacking the semiconductor chips directly semiconductor chip. したがって、チップコストとともに実装コストを低減できる。 Therefore, it is possible to reduce the mounting cost with chip cost. また、ワイヤボンディングを行わないので、電極パッドをチップ内の任意の領域に設けて良く、チップ設計上の制約を少なくすることができる。 Also, since not performed wire bonding may be provided an electrode pad in an arbitrary area in the chip, it is possible to reduce the constraints on chip design. しかも、組立プロセスにおいて様々な種類の半導体チップを組み合わせ得るので、製品設計上の制約も少なく少なくすることができる。 Moreover, since it can combine different types of semiconductor chips in the assembly process can be reduced less restrictions on product design.

【0073】請求項4のマルチチップ半導体モジュールは、請求項2の一の半導体チップと、別の半導体チップとを積み重ねられた状態で備えているので、半導体チップを2次元的に配列する場合や一旦TCPに実装する場合に比して、単位体積当たりの実装密度を高めることができる。 [0073] multi-chip semiconductor module according to claim 4, the one semiconductor chip according to claim 2, since the provided while being stacked with another semiconductor chip, Ya when arranging the semiconductor chip in a two-dimensional once in comparison with the case of mounting the TCP, it is possible to increase the packing density per unit volume. また、金属バンプがチップの電極同士をつなぐ配線となることから、平面方向に配線が設けられる場合に比して配線の長さを短くでき、高周波に対する応答特性を良くすることができる。 Further, since the metal bump is wiring connecting the electrodes of the chip, can shorten the length of wiring as compared with the case where the wiring is provided in the planar direction, it is possible to improve the response characteristic with respect to frequency. また、上記下側に存する半導体チップを裏面側から加熱して、上記金属バンプを覆っているメッキ層を溶融させることによって、上記一の半導体チップの金属バンプと下側に存する半導体チップの電極パッドとの接続を解除できるので、不良チップのリペアを容易に行うことができる。 Further, by heating the semiconductor chip residing in the lower from the back side, by melting the plating layer covering the metal bump, the electrode pads of the semiconductor chip residing in the metal bumps and the lower side of the one semiconductor chip since it releases the connection between the repair of defective chips can be easily performed. また、積層構造がウエハプロセスではなく組立プロセスで形成されるので、 Further, since the multilayer structure is formed by the assembly process rather than a wafer process,
チップコストを低減できる。 It is possible to reduce the chip cost. しかも、チップの電極同士が金属バンプによって一括ボンディングされるので、実装時間を短くできる。 Moreover, since the electrodes of the chip are collectively bonded by a metal bump, it can be shortened implementation time. また、このマルチチップ半導体モジュールは、半導体チップを一旦TCPに実装することなく、各半導体チップを直接組み合わせて構成される。 Further, the multi-chip semiconductor module, once without implementing the TCP, constructed by combining the semiconductor chip directly semiconductor chip.
したがって、チップコストとともに実装コストを低減できる。 Therefore, it is possible to reduce the mounting cost with chip cost. また、ワイヤボンディングを行わないので、電極パッドをチップ内の任意の領域に設けて良く、チップ設計上の制約を少なくすることができる。 Also, since not performed wire bonding may be provided an electrode pad in an arbitrary area in the chip, it is possible to reduce the constraints on chip design. しかも、組立プロセスにおいて様々な種類の半導体チップを組み合わせ得るので、製品設計上の制約も少なくすることができる。 Moreover, since it can combine different types of semiconductor chips in the assembly process can be less restrictions on product design.

【0074】請求項5のマルチチップ半導体モジュールは、上記下側に存する半導体チップの上記電極パッドの表面に、上記金属バンプのメッキ層の材料と合金を形成し得る材料からなるメッキ層が設けられているので、組立時に、上記一の半導体チップの金属バンプのメッキ層と、上記下側に存する半導体チップの電極パッドのメッキ層とを接触させ、加熱もしくは加圧またはその両方を行うことによって容易に接続を行うことができる。 [0074] multi-chip semiconductor module according to claim 5, the surface of the electrode pads of the semiconductor chip residing in the lower plating layer is provided made of a material capable of forming a material and alloy plating layer of the metal bumps since it is easily during assembly, and the plated layer of metal bumps of the first semiconductor chip is brought into contact with the plating layer of the electrode pads of the semiconductor chip residing in the lower, by carrying out the heating or pressure or both connection can be carried out in.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 この発明の一実施例の半導体チップの作製過程を示す図である。 1 is a diagram showing a manufacturing process of the semiconductor chip of one embodiment of the present invention.

【図2】 この発明の一実施例のマルチチップ半導体モジュールの組立過程を示す図である。 2 is a diagram showing a process of assembling the multi-chip semiconductor module of one embodiment of the present invention.

【図3】 この発明の別の実施例のマルチチップ半導体モジュールの組立過程を示す図である。 3 is a diagram showing an assembly process of another embodiment multi-chip semiconductor module of the present invention.

【図4】 この発明の別の実施例のマルチチップ半導体モジュールを示す図である。 4 is a diagram illustrating a multi-chip semiconductor module of another embodiment of the present invention.

【図5】 図4のマルチチップ半導体モジュールをモールドして実装した例を示す図である。 5 is a diagram molded multi-chip semiconductor module of FIG. 4 shows an example of implementation.

【図6】 図4のマルチチップ半導体モジュールをTC The multi-chip semiconductor module of FIG. 6] FIG. 4 TC
Pに実装した例を示す図である。 Is a diagram showing an example of mounting the P.

【図7】 図4のマルチチップ半導体モジュールをセラミックパッケージに実装した例を示す図である。 [7] The multi-chip semiconductor module of FIG. 4 is a diagram showing an example of mounting the ceramic package.

【図8】 この発明の別の実施例のマルチチップ半導体モジュールをPWBに実装した例を示す図である。 8 is a diagram showing an example of a multi-chip semiconductor module of another embodiment is mounted on a PWB of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,6 シリコン基板 7 貫通穴 9,14,17 電極パッド 10 Niバンプ 11,18 Auメッキ層 11B 半田メッキ層 15,15A,15B,16,16A,16B,16D,16 1,6 silicon substrate 7 through holes 9,14,17 electrode pads 10 Ni bumps 11 and 18 Au plated layer 11B solder plated layer 15,15A, 15B, 16,16A, 16B, 16D, 16
E 半導体チップ 20,20A,20B,50 マルチチップ半導体モジュール E semiconductor chips 20, 20A, 20B, 50 multi-chip semiconductor module

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 25/18 H01L 25/04 Z ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identification symbol Agency in Docket No. FI art display portion H01L 25/18 H01L 25/04 Z

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板と、 この基板の表面側に設けられた複数の電極パッドを備え、 上記基板に、この基板の裏面側から上記電極パッドの少なくとも1つには裏面に達する貫通穴が形成され、 上記電極パッドの上記裏面に接触し、上記貫通穴を通して上記基板の裏面側に突出する金属バンプが設けられていることを特徴とする半導体チップ。 1. A and the substrate, comprising a plurality of electrode pads provided on the surface side of the substrate, on the substrate, at least one through hole which reaches the back surface to the electrode pad from the back side of the substrate is formed is, the semiconductor chip in contact with the back surface of the electrode pad, wherein the metal bumps that protrude on the back side of the substrate is provided through the through hole.
  2. 【請求項2】 請求項1に記載の半導体チップにおいて、 上記金属バンプの上記基板裏面側の露出面が、上記金属バンプの材料よりも低融点の材料からなるメッキ層で覆われていることを特徴とする半導体チップ。 2. A semiconductor chip according to claim 1, that the exposed surface of the substrate rear surface side of the metal bump is covered with a plating layer consisting of low melting point material than the material of the metal bumps semiconductor chip to be characterized.
  3. 【請求項3】 請求項1または2に記載の一の半導体チップを、基板の表面側に電極パッドを有する別の半導体チップ上に積み重ねられた状態で備え、 上記一の半導体チップの裏面側の上記金属バンプと、上記一の半導体チップの下側に存する半導体チップの表面側の上記電極パッドとが、互いに対向して異方性導電膜を介して接続されていることを特徴とするマルチチップ半導体モジュール。 One of the semiconductor chip according to 3. A process according to claim 1 or 2, provided in a state of being stacked on another semiconductor chip having an electrode pad on the surface side of the substrate, the back surface side of the one semiconductor chip multi chip and the metal bumps, and the above electrode pad on the surface side of the semiconductor chip residing in the lower side of the one semiconductor chip, characterized in that it is connected via an anisotropic conductive film so as to face each other semiconductor module.
  4. 【請求項4】 請求項2に記載の一の半導体チップを、 Wherein one of the semiconductor chip according to claim 2,
    基板の表面側に電極パッドを有する別の半導体チップ上に積み重ねられた状態で備え、 上記金属バンプと上記電極パッドとが上記メッキ層を介して接続されていることを特徴とするマルチチップ半導体モジュール。 Multi-chip semiconductor module comprising a state stacked on another semiconductor chip, and said metal bump and the electrode pad characterized in that it is connected through the plated layer having an electrode pad on the surface side of the substrate .
  5. 【請求項5】 請求項4に記載のマルチチップ半導体モジュールにおいて、上記下側に存する半導体チップの上記電極パッドの表面に、上記金属バンプのメッキ層の材料と合金を形成し得る材料からなるメッキ層が設けられていることを特徴とするマルチチップ半導体モジュール。 5. A multi-chip semiconductor module according to claim 4, consisting of material to the surface of the electrode pads of the semiconductor chip residing in the lower, capable of forming a material and alloy plating layer of the metal bump plating multi-chip semiconductor module, wherein the layer is provided.
JP1927195A 1995-02-07 1995-02-07 Semiconductor chip and multi-chip semiconductor module Expired - Lifetime JP3186941B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1927195A JP3186941B2 (en) 1995-02-07 1995-02-07 Semiconductor chip and multi-chip semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1927195A JP3186941B2 (en) 1995-02-07 1995-02-07 Semiconductor chip and multi-chip semiconductor module

Publications (2)

Publication Number Publication Date
JPH08213427A true JPH08213427A (en) 1996-08-20
JP3186941B2 JP3186941B2 (en) 2001-07-11

Family

ID=11994789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1927195A Expired - Lifetime JP3186941B2 (en) 1995-02-07 1995-02-07 Semiconductor chip and multi-chip semiconductor module

Country Status (1)

Country Link
JP (1) JP3186941B2 (en)

Cited By (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277689A (en) * 1999-03-29 2000-10-06 Sony Corp Semiconductor device and manufacture thereof
JP2002222900A (en) * 2001-01-26 2002-08-09 Sony Corp Semiconductor device
US6459150B1 (en) * 2000-08-17 2002-10-01 Industrial Technology Research Institute Electronic substrate having an aperture position through a substrate, conductive pads, and an insulating layer
EP1248295A2 (en) * 2001-04-06 2002-10-09 Shinko Electric Industries Co. Ltd. Semiconductor element, connection structure thereof, semiconductor device using a plurality of such elements and processes for making the same
JP2003503855A (en) * 1999-06-28 2003-01-28 インテル・コーポレーション Interposer and a method of manufacturing the same
JP2003068736A (en) * 2001-08-24 2003-03-07 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2003110084A (en) * 2001-09-28 2003-04-11 Rohm Co Ltd Semiconductor device
US6633081B2 (en) 2001-05-30 2003-10-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device on a packaging substrate
JP2004506324A (en) * 2000-08-08 2004-02-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Back contact for integrated circuits and method of forming the same
WO2004064159A1 (en) * 2003-01-15 2004-07-29 Fujitsu Limited Semiconductor device, three-dimensional mounting semiconductor apparatus, method for manufacturing semiconductor device
US6905951B2 (en) 2002-02-22 2005-06-14 Fujitsu Limited Method of forming a device substrate and semiconductor package including a pyramid contact
JP2005285814A (en) * 2004-03-26 2005-10-13 Sony Corp Solid-state imaging device and its fabrication process, semiconductor integrated circuit device and its fabrication process
JP2005303258A (en) * 2004-03-16 2005-10-27 Fujikura Ltd Device and method for manufacturing the same
JP2005353997A (en) * 2004-06-14 2005-12-22 Ricoh Co Ltd Semiconductor device and its manufacturing method
US6982487B2 (en) 2003-03-25 2006-01-03 Samsung Electronics Co., Ltd. Wafer level package and multi-package stack
US6989605B2 (en) 1997-03-10 2006-01-24 Seiko Epson Corporation Electronic component and semiconductor device, method of fabricating the same, circuit board mounted with the same, and electronic appliance comprising the circuit board
US7123798B2 (en) 2002-03-29 2006-10-17 Ngk Insulators, Ltd. Optical device and method of producing the same
EP0890989A4 (en) * 1997-01-24 2006-11-02 Rohm Co Ltd Semiconductor device and method for manufacturing thereof
US7195402B2 (en) * 2002-12-20 2007-03-27 Ngk Insulators, Ltd. Optical device
JP2007184641A (en) * 1999-02-26 2007-07-19 Rohm Co Ltd Semiconductor device
JP2007221154A (en) * 1999-02-26 2007-08-30 Rohm Co Ltd Semiconductor device
US7308174B2 (en) 2002-12-20 2007-12-11 Ngk Insulators, Ltd. Optical device including a filter member for dividing a portion of signal light
KR100787547B1 (en) * 2005-03-03 2007-12-21 후지쯔 가부시끼가이샤 Semiconductor device, three-dimensional mounting semiconductor apparatus, method for manufacturing semiconductor device
JP2008010759A (en) * 2006-06-30 2008-01-17 Fujitsu Ltd Semiconductor device, and manufacturing method for semiconductor device
US7321703B2 (en) 2002-12-20 2008-01-22 Ngk Insulators, Ltd. Optical device
US7324729B2 (en) 2003-06-02 2008-01-29 Ngk Insulators, Ltd. Optical device
JP2008053429A (en) * 2006-08-24 2008-03-06 Fujikura Ltd Semiconductor device
JP2008072150A (en) * 2007-12-03 2008-03-27 Matsushita Electric Ind Co Ltd Method of manufacturing semiconductor device
US7365426B2 (en) 2001-03-08 2008-04-29 Renesas Technology Corp. Semiconductor device
JP2008546174A (en) * 2005-05-19 2008-12-18 マイクロン テクノロジー, インク. Backside processing method and system for manufacturing semiconductor devices using conductive interconnects
US7498661B2 (en) 2003-03-25 2009-03-03 Seiko Epson Corporation Manufacturing method for semiconductor device, semiconductor device, and electronic apparatus
JP2009094540A (en) * 2001-08-24 2009-04-30 Schott Ag Process for producing contact and printed circuit package
JP2009147068A (en) * 2007-12-13 2009-07-02 Oki Semiconductor Co Ltd Semiconductor device manufacturing method and manufacturing apparatus
JP2009295851A (en) * 2008-06-06 2009-12-17 Nec Electronics Corp Semiconductor device, and method for manufacturing thereof
US7691672B2 (en) 2006-05-25 2010-04-06 Sony Corporation Substrate treating method and method of manufacturing semiconductor apparatus
JP2010520641A (en) * 2007-03-05 2010-06-10 テッセラ,インコーポレイテッド Chip with rear contact connected to front contact by through via
JP2010226146A (en) * 2004-03-16 2010-10-07 Fujikura Ltd Device and manufacturing method of the same
US7888778B2 (en) 2007-09-12 2011-02-15 Kabushiki Kaisha Toshiba Semiconductor device and producing method of the same
US8269315B2 (en) 2007-06-07 2012-09-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
TWI394259B (en) * 2008-07-17 2013-04-21 Powertech Technology Inc Bga package stacked with multiple substrates
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9013044B2 (en) 2005-12-07 2015-04-21 Micron Technology, Inc. Through wire interconnect (TWI) for semiconductor components having wire in via and bonded connection with substrate contact
US9018751B2 (en) 2006-04-24 2015-04-28 Micron Technology, Inc. Semiconductor module system having encapsulated through wire interconnect (TWI)
US9099296B2 (en) 2010-12-02 2015-08-04 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages with plural active chips
US9224649B2 (en) 2010-12-08 2015-12-29 Tessera, Inc. Compliant interconnects in wafers
US9269692B2 (en) 2010-12-02 2016-02-23 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US9355948B2 (en) 2010-09-17 2016-05-31 Tessera, Inc. Multi-function and shielded 3D interconnects
US9548254B2 (en) 2006-11-22 2017-01-17 Tessera, Inc. Packaged semiconductor chips with array
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3908146B2 (en) 2002-10-28 2007-04-25 シャープ株式会社 Semiconductor device and stacked semiconductor device
JP4139803B2 (en) 2004-09-28 2008-08-27 シャープ株式会社 Manufacturing method of semiconductor device
JP4246132B2 (en) 2004-10-04 2009-04-02 シャープ株式会社 Semiconductor device and manufacturing method thereof

Cited By (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0890989A4 (en) * 1997-01-24 2006-11-02 Rohm Co Ltd Semiconductor device and method for manufacturing thereof
US8134237B2 (en) 1997-03-10 2012-03-13 Seiko Epson Corporation Electronic component and semiconductor device, method of fabricating the same, circuit board mounted with the same, and electronic appliance comprising the circuit board
US7436071B2 (en) 1997-03-10 2008-10-14 Seiko Epson Corporation Electronic component and semiconductor device, method of fabricating the same, circuit board mounted with the same, and electronic appliance comprising the circuit board
US6989605B2 (en) 1997-03-10 2006-01-24 Seiko Epson Corporation Electronic component and semiconductor device, method of fabricating the same, circuit board mounted with the same, and electronic appliance comprising the circuit board
US7932612B2 (en) 1997-03-10 2011-04-26 Seiko Epson Corporation Electronic component and semiconductor device, method of fabricating the same, circuit board mounted with the same, and electronic appliance comprising the circuit board
US7598619B2 (en) 1997-03-10 2009-10-06 Seiko Epson Corporation Electronic component and semiconductor device, method of fabricating the same, circuit board mounted with the same, and electronic appliance comprising the circuit board
US7119445B2 (en) 1997-03-10 2006-10-10 Seiko Epson Corporation Electronic component and semiconductor device, method of fabricating the same, circuit board mounted with the same, and electronic appliance comprising the circuit board
JP4520479B2 (en) * 1999-02-26 2010-08-04 ローム株式会社 Semiconductor device
JP2007221154A (en) * 1999-02-26 2007-08-30 Rohm Co Ltd Semiconductor device
JP2007184641A (en) * 1999-02-26 2007-07-19 Rohm Co Ltd Semiconductor device
JP4575928B2 (en) * 1999-02-26 2010-11-04 ローム株式会社 Semiconductor device
JP2000277689A (en) * 1999-03-29 2000-10-06 Sony Corp Semiconductor device and manufacture thereof
JP4547728B2 (en) * 1999-03-29 2010-09-22 ソニー株式会社 Semiconductor device and manufacturing method thereof
JP2003503855A (en) * 1999-06-28 2003-01-28 インテル・コーポレーション Interposer and a method of manufacturing the same
JP2004506324A (en) * 2000-08-08 2004-02-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Back contact for integrated circuits and method of forming the same
US6459150B1 (en) * 2000-08-17 2002-10-01 Industrial Technology Research Institute Electronic substrate having an aperture position through a substrate, conductive pads, and an insulating layer
JP2002222900A (en) * 2001-01-26 2002-08-09 Sony Corp Semiconductor device
US7365426B2 (en) 2001-03-08 2008-04-29 Renesas Technology Corp. Semiconductor device
EP1248295A2 (en) * 2001-04-06 2002-10-09 Shinko Electric Industries Co. Ltd. Semiconductor element, connection structure thereof, semiconductor device using a plurality of such elements and processes for making the same
EP1248295A3 (en) * 2001-04-06 2005-07-13 Shinko Electric Industries Co. Ltd. Semiconductor element, connection structure thereof, semiconductor device using a plurality of such elements and processes for making the same
US6633081B2 (en) 2001-05-30 2003-10-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device on a packaging substrate
JP2003068736A (en) * 2001-08-24 2003-03-07 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2009094540A (en) * 2001-08-24 2009-04-30 Schott Ag Process for producing contact and printed circuit package
US8349707B2 (en) 2001-08-24 2013-01-08 Wafer-Level Packaging Portfolio Llc Process for making contact with and housing integrated circuits
JP2003110084A (en) * 2001-09-28 2003-04-11 Rohm Co Ltd Semiconductor device
US6905951B2 (en) 2002-02-22 2005-06-14 Fujitsu Limited Method of forming a device substrate and semiconductor package including a pyramid contact
KR100847033B1 (en) * 2002-02-22 2008-07-17 후지쯔 가부시끼가이샤 Substrate for semiconductor device, method of manufacturing the same and semiconductor package
US7123798B2 (en) 2002-03-29 2006-10-17 Ngk Insulators, Ltd. Optical device and method of producing the same
US7308174B2 (en) 2002-12-20 2007-12-11 Ngk Insulators, Ltd. Optical device including a filter member for dividing a portion of signal light
US7321703B2 (en) 2002-12-20 2008-01-22 Ngk Insulators, Ltd. Optical device
US7195402B2 (en) * 2002-12-20 2007-03-27 Ngk Insulators, Ltd. Optical device
WO2004064159A1 (en) * 2003-01-15 2004-07-29 Fujitsu Limited Semiconductor device, three-dimensional mounting semiconductor apparatus, method for manufacturing semiconductor device
US8216934B2 (en) 2003-01-15 2012-07-10 Fujitsu Semiconductor Limited Semiconductor device suitable for a stacked structure
US7884459B2 (en) 2003-01-15 2011-02-08 Fujitsu Semiconductor Limited Semiconductor device suitable for a stacked structure
US7335592B2 (en) 2003-03-25 2008-02-26 Samsung Electronics Co., Ltd. Wafer level package, multi-package stack, and method of manufacturing the same
US7498661B2 (en) 2003-03-25 2009-03-03 Seiko Epson Corporation Manufacturing method for semiconductor device, semiconductor device, and electronic apparatus
US6982487B2 (en) 2003-03-25 2006-01-03 Samsung Electronics Co., Ltd. Wafer level package and multi-package stack
US7324729B2 (en) 2003-06-02 2008-01-29 Ngk Insulators, Ltd. Optical device
JP2010226146A (en) * 2004-03-16 2010-10-07 Fujikura Ltd Device and manufacturing method of the same
JP2005303258A (en) * 2004-03-16 2005-10-27 Fujikura Ltd Device and method for manufacturing the same
JP2005285814A (en) * 2004-03-26 2005-10-13 Sony Corp Solid-state imaging device and its fabrication process, semiconductor integrated circuit device and its fabrication process
JP2005353997A (en) * 2004-06-14 2005-12-22 Ricoh Co Ltd Semiconductor device and its manufacturing method
KR100787547B1 (en) * 2005-03-03 2007-12-21 후지쯔 가부시끼가이샤 Semiconductor device, three-dimensional mounting semiconductor apparatus, method for manufacturing semiconductor device
JP2008546174A (en) * 2005-05-19 2008-12-18 マイクロン テクノロジー, インク. Backside processing method and system for manufacturing semiconductor devices using conductive interconnects
US9013044B2 (en) 2005-12-07 2015-04-21 Micron Technology, Inc. Through wire interconnect (TWI) for semiconductor components having wire in via and bonded connection with substrate contact
US9018751B2 (en) 2006-04-24 2015-04-28 Micron Technology, Inc. Semiconductor module system having encapsulated through wire interconnect (TWI)
US7691672B2 (en) 2006-05-25 2010-04-06 Sony Corporation Substrate treating method and method of manufacturing semiconductor apparatus
JP2008010759A (en) * 2006-06-30 2008-01-17 Fujitsu Ltd Semiconductor device, and manufacturing method for semiconductor device
JP2008053429A (en) * 2006-08-24 2008-03-06 Fujikura Ltd Semiconductor device
US9548254B2 (en) 2006-11-22 2017-01-17 Tessera, Inc. Packaged semiconductor chips with array
JP2010520641A (en) * 2007-03-05 2010-06-10 テッセラ,インコーポレイテッド Chip with rear contact connected to front contact by through via
US8269315B2 (en) 2007-06-07 2012-09-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
US7888778B2 (en) 2007-09-12 2011-02-15 Kabushiki Kaisha Toshiba Semiconductor device and producing method of the same
JP4597183B2 (en) * 2007-12-03 2010-12-15 パナソニック株式会社 Manufacturing method of semiconductor device
JP2008072150A (en) * 2007-12-03 2008-03-27 Matsushita Electric Ind Co Ltd Method of manufacturing semiconductor device
JP2009147068A (en) * 2007-12-13 2009-07-02 Oki Semiconductor Co Ltd Semiconductor device manufacturing method and manufacturing apparatus
US8484820B2 (en) 2007-12-13 2013-07-16 Lapis Semiconductor Co., Ltd. Semiconductor device fabricating method and fabricating apparatus
US8003437B2 (en) 2007-12-13 2011-08-23 Oki Semiconductor Co., Ltd. Semiconductor device fabricating method and fabricating apparatus
US8791567B2 (en) 2008-06-06 2014-07-29 Renesas Electronics Corporation Semiconductor device
JP2009295851A (en) * 2008-06-06 2009-12-17 Nec Electronics Corp Semiconductor device, and method for manufacturing thereof
TWI394259B (en) * 2008-07-17 2013-04-21 Powertech Technology Inc Bga package stacked with multiple substrates
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US10354942B2 (en) 2010-09-17 2019-07-16 Tessera, Inc. Staged via formation from both sides of chip
US9847277B2 (en) 2010-09-17 2017-12-19 Tessera, Inc. Staged via formation from both sides of chip
US9355948B2 (en) 2010-09-17 2016-05-31 Tessera, Inc. Multi-function and shielded 3D interconnects
US9362203B2 (en) 2010-09-17 2016-06-07 Tessera, Inc. Staged via formation from both sides of chip
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9269692B2 (en) 2010-12-02 2016-02-23 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US9620437B2 (en) 2010-12-02 2017-04-11 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US9099296B2 (en) 2010-12-02 2015-08-04 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages with plural active chips
US9368476B2 (en) 2010-12-02 2016-06-14 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US9224649B2 (en) 2010-12-08 2015-12-29 Tessera, Inc. Compliant interconnects in wafers

Also Published As

Publication number Publication date
JP3186941B2 (en) 2001-07-11

Similar Documents

Publication Publication Date Title
US7413929B2 (en) Integrated chip package structure using organic substrate and method of manufacturing the same
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US8329581B2 (en) Microelectronic packages and methods therefor
US7271466B2 (en) Semiconductor device with sidewall wiring
US7807502B2 (en) Method for fabricating semiconductor packages with discrete components
US6717248B2 (en) Semiconductor package and method for fabricating the same
US7973310B2 (en) Semiconductor package structure and method for manufacturing the same
US6239496B1 (en) Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
US7808095B2 (en) Ultra slim semiconductor package and method of fabricating the same
US6876074B2 (en) Stack package using flexible double wiring substrate
US7915077B2 (en) Methods of making metal core foldover package structures
JP2546192B2 (en) Film carrier semiconductor device
US5148265A (en) Semiconductor chip assemblies with fan-in leads
TWI260058B (en) Semiconductor device and the method
US9093431B2 (en) Semiconductor device and process for fabricating the same
US7335970B2 (en) Semiconductor device having a chip-size package
US5481133A (en) Three-dimensional multichip package
US6489687B1 (en) Semiconductor device and method of manufacturing the same, manufacturing device, circuit board, and electronic equipment
CN1188906C (en) Manufacturing method of stack chip package
TWI333267B (en) Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
TWI221327B (en) Multi-chip package and process for forming the same
TWI309469B (en) Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US6762488B2 (en) Light thin stacked package semiconductor device and process for fabrication thereof
US5594275A (en) J-leaded semiconductor package having a plurality of stacked ball grid array packages
JP4191167B2 (en) Manufacturing method of memory module

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080511

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090511

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100511

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 11

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 11

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130511

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130511

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term