JP4130277B2

JP4130277B2 - Semiconductor device and manufacturing method of semiconductor device

Info

Publication number: JP4130277B2
Application number: JP18236899A
Authority: JP
Inventors: 知章田窪
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2008-08-06
Anticipated expiration: 2019-06-28
Also published as: JP2001015627A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体チップがパッケージ基板に搭載された半導体装置に関し、より詳しくは高密度に集積された半導体集積回路チップをパッケージ基板に搭載した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体プロセスの微細化が進み、半導体チップに集積される回路の規模が増大している。これに伴って、半導体チップから外部へ引き出される接続端子の数が増すと共に、半導体チップの接続端子の配列ピッチがますます狭くなっていく方向にある。
【０００３】
例えば、シリコン半導体チップ上の最小加工寸法が 0.2μm 程度のとき、10mm角の半導体チップに接続端子として、約1,000 パッドが必要となってきている。半導体チップにおいては、約1,000 個のパッドを10mm角の半導体チップの周辺に沿って、例えば一列に配置すると、パッドのピッチは40μm 程度と非常に狭い間隔になる。
【０００４】
さらに半導体プロセスの微細化の推移に従えば、半導体チップの接続端子のピッチの微細化は、まもなく30μm 程度そして20μm 程度に達することになる。
【０００５】
このため、パッケージ配線の接続端子ピッチを半導体チップのパッドのピッチに合わせて端子接続を行う際に、半導体チップのパッドのピッチが狭くなるに伴い、以下に述べるような技術課題がクローズアップされるようになった。
【０００６】
この技術課題を、TAB(Tape Automated Bonding) によりパッケージングされる半導体装置の具体例に基づいて説明する。TAB では図12に例示した模式的断面図のように、ポリイミド樹脂基板１上に形成されたCu配線２が、ポリイミド樹脂基板１における半導体チップ５を配置する開口部20内へと突き出され、この突き出された配線（インナーリード17）と半導体チップ５の接続電極パッド６上に形成された金バンプとが位置合わせされ、インナーリードの上面からボンディングツールの熱と荷重で接合される。インナーリードにSnメッキが施されている場合には、Au/Sn 合金が接合部に形成され、また金メッキが施されている場合には、Au/Au 接合される。なお図５において、符号10はパッケージ端子をマザーボードに端子接続を行うための接続端子のはんだボールを示す。
【０００７】
ここでバンプとインナーリードの位置合わせ精度は、インナーリードの位置精度、位置合わせ装置の精度、ボンディング時のインナーリード変形による位置精度ずれが総合されて決まる。また、バンプからインナーリードがはみ出さないためには、インナーリードの幅と前記位置精度ずれから、インナーリードの端の位置がバンプの端から出ないような設計にする必要がある。
【０００８】
たとえば、インナーリードの位置精度が 7μm 、装置の精度が 5μm 、インナーリードの幅が20μm 、インナーリード変形による位置ずれが 6μm 、の場合、総合位置精度は、
（７²＋５²＋６²）^1/2＝10.5（μm ）
となり、バンプの幅はインナーリード幅に総合位置精度の２倍を加えた値、即ち
10.5×2 ＋20＝41μm
が必要になる。
【０００９】
従ってこの例では、バンブピッチ50um程度を限界としている。
【００１０】
上記において、より狭いバンプピッチの半導体チップとの端子接続をして、パッケージングを可能にするためには、上記の各精度を高めて、上記限界値を小さくしてゆく必要がある。このため、上記においてインナーリード幅20μm はバンプピッチに応じて小さくし、またインナーリードの変形による位置ずれ 6μm は、加える加重や熱を制御して小さくし、さらに装置の精度 5μm は高精度の位置合わせ装置を用いることによって小さくすることが可能である。
【００１１】
しかしながら、インナーリードの位置精度 7μm は、基板の熱膨張率や湿度膨張率によって決まる量であって、その精度はパッケージ基板材料によって限定されるものであるため、基板材料として例えば上記ポリイミドを用いる限り、小さくすることができない。他方で、パッケージ基板材料として、熱膨張率および湿度膨張率の小さい材料を選ぶことは、これまでのパッケージ基板が使えなくなることによる新たな技術課題を抱えると共に、大幅なコストアップを伴うなどの問題があり、好ましくない。
【００１２】
このような事情はTAB 以外のパッケージについても同様である。
【００１３】
なお、最近では半導体パッケージを小型化するために、チップサイズパッケージ(CSP) に関する開発が盛んである。しかしながら、CSP では半導体チップの端子数100 個以下（将来は300 個以下）、端子ピッチ750 〜800 μm のレベルを対象にしているに過ぎず、上述したような端子数が多く、端子ピッチが狭い半導体チップのパッケージングにおける技術課題を解決に結びつくものではない。
【００１４】
【発明が解決しようとする課題】
上述のように、集積度の高い集積回路チップなど、接続端子が多く、その端子ピッチの狭い半導体チップは、パッケージングに際し、端子の位置精度が得られず、端子接続が困難になることから、このような半導体チップのパッケージングを可能にする新しい技術を得ることが重要な課題であった。
【００１５】
本発明は上述の技術課題を解決するものであって、新たな構成によりパッケージの接続端子の位置精度を高め、電極端子ピッチの狭い半導体チップを端子接続しパッケージングした半導体装置およびその製造方法を提供するものである。
【００１６】
【課題を解決するための手段】
本発明は次の構成により、上述の課題の解決を得たものである。
【００１７】
本発明の半導体装置は、半導体チップと、前記半導体チップが接続されたスケールトランスファー基板と、前記スケールトランスファー基板を保持し前記半導体チップと熱膨張係数が異なる樹脂パッケージ基板とからなり、前記スケールトランスファー基板はシリコン基板、酸化けい素基板及び窒化アルミ基板からなる組から選ばれるいずれかの基板であり、厚さが30μm 以上、150μm 以下であることにより前記半導体チップと樹脂パッケージ基板との間の熱膨張係数差によって生じる応力を緩和し、前記半導体チップに近接して形成された第１の接続端子と前記第１の接続端子よりも前記半導体チップから離れた位置に形成された第２の接続端子とを備えた導電配線を有し、前記第１の接続端子が半導体チップの電極端子に位置合わせされ接合されて接続され、前記第２の接続端子が前記パッケージ基板のインナーリード端子に位置合わせされ接合され接続されていることを特徴とするものである。
【００１８】
本発明におけるスケールトランスファー基板は、半導体チップとパッケージ基板との間に介在させた基板であって、基板上に半導体チップの電極端子パッドのピッチに相当する小さなピッチの接続端子と、パッケージ基板の接続端子に相当する比較的ピッチの大きい接続端子とを有し、これらの端子の間を導電配線によって接続したものである。このような構成により、半導体チップの電極端子とスケールトランスファー基板上の小さなピッチの第１の接続端子との接続を行い、他方で比較的大きなピッチの第２の接続端子とパッケージ基板のインナーリードとを接続するものである。
【００１９】
本発明におけるスケールトランスファー基板は、基板の熱膨張率を半導体チップとほぼ等しくしているので、半導体チップの電極端子とスケールトランスファー基板の第１の接続端子との接続時における温度変化による接続端子の位置ずれの発生を防止でき、また接続後の接続部の熱応力の発生を回避できる。他方でスケールトランスファー基板の第２の接続端子とパッケージ基板のインナーリードとの接続では、スケールトランスファー基板とパッケージ基板との間に熱膨張係数の差があっても、接続端子ピッチを広くしているいので、その端子接続については従来技術で対処できる。
【００２０】
このように、本発明に従い、半導体チップとパッケージ基板の間にスケールトランスファー基板を介在させることによって、半導体チップの接続端子の数が増してそのピッチが狭くなっても、端子接続を行うことが可能となって、パッケージングが可能となる。
【００２１】
本発明において、パッケージ基板は特に限定されるものではなく、樹脂基板であってもよく、またセラミック基板であってもよい。
【００２２】
また、本発明においては、パッケージ基板は半導体基板を配置する開口部を有し、半導体チップがこの開口部内に配置されている形が好ましい。
【００２３】
本発明においては、前記スケールトランスファー基板は熱膨張係数として、半導体チップの熱膨張係数にほぼ等しい2 〜4ppm/ ℃を有することが好ましい。
【００２４】
また本発明においては、前記スケールトランスファー基板の湿度膨張係数が、前記半導体チップの湿度膨張係数とほぼ等しいことがさらに好ましい。
【００２５】
このような本発明に用いるスケールトランスファー基板としては、シリコン基板を好ましく用いることができる。スケールトランスファー基板に半導体チップと同じシリコン基板を用いれば、熱膨張係数および湿度膨張係数を半導体チップに合わせることができる。
【００２６】
また本発明に用いるスケールトランスファー基板として、半導体チップと熱膨張係数がほぼ等しい酸化けい素基板を用いることができる。酸化けい素基板としては、石英基板または石英ガラス基板を好ましく用いることができる。また、熱膨張係数が半導体チップとほぼ等しい窒化アルミニウムの表面に絶縁層を設けた基板や、熱膨張係数を半導体チップとほぼ等しくした低熱膨張係数金属の表面に絶縁層を設けた基板を用いれば、良好な熱伝導性により、半導体チップの発熱に対する放熱効果を得ることができる。
【００２７】
本発明においては、スケールトランスファー基板は厚さを30μm 以上150 μm 以下にすることが好ましい。スケールトランスファー基板の厚さが30μm 未満では機械的強度が低下する。また 150μm を超えると可撓性が減少するので、応力ひずみを吸収させる上で 150μm 以下が好ましい。また、このスケールトランスファー基板は厚さを30μm 以上 100μm 以下にすることがさらに好ましい。
【００２８】
このような薄いスケールトランスファー基板は、従来は製作が困難であったが、特開平11-40520に詳細に記載されたウエーハの分割方法を用いることによって、チッピングを防ぐことができ、製作が可能になった。
【００２９】
以上に述べたように、本発明によれば半導体チップの接続端子と樹脂基板接続端子との間の接続を、半導体チップと熱膨張係数の等しいスケールトランスファー基板の接続端子及び配線を介して行うので、例え半導体チップパッドのピッチが密になっても、接続端子間の位置ずれを回避でき、高集積度の半導体チップの実装が可能である。
【００３０】
本発明の半導体装置においては、樹脂封止やセラミック封止などの封止を行って、半導体チップを保護することができる。
【００３１】
本発明のスケールトランスファー基板を有する半導体装置は、シングルチップパッケージ(SCP) に限らず、マルチチップモジュール(MCM) であってもよい。
【００３２】
次に本発明の半導体装置の製造方法は、半導体チップを、前記半導体チップの電極端子に対応する位置に第１の接続端子が形成され、前記第１の接続端子よりも前記半導体チップから離れた位置に前記第１の接続端子と導電配線により接続された第２の接続端子を有し、シリコン基板、酸化けい素基板及び窒化アルミ基板からなる組から選ばれ厚さが30μm 以上、150 μm 以下のスケールトランスファー基板に、前記半導体チップの電極端子と前記トランスファー基板の第１の接続端子を位置合わせし接合して接続させて搭載する工程と、前記スケールトランスファー基板を、前記半導体チップが嵌入可能な凹部を有し、該凹部近傍にインナーリード端子が形成され、前記インナーリード端子よりも前記凹部から離れた位置に前記インナーリード端子と導電配線により接続されたアウターリード端子を有する樹脂パッケージ基板に、前記半導体チップが前記凹部に嵌入させるともに前記第２の接続端子を前記のインナーリード端子に位置合わせし接合して接続させて保持させる工程とを有することを特徴とするものである。
【００３３】
本発明の半導体装置の製造方法においては、前記半導体チップを、前記スケールトランスファー基板に対してフェースダウン接続することが好ましい。
【００３４】
本発明の製造方法によれば、電極端子ピッチの狭い半導体チップとスケールトランスファー基板の第１の接続端子との接続を行う工程を設けているので、この工程により、半導体チップの電極端子の接続をスケールトランスファー基板の接続端子を通じて、パッケージ基板のインナーリード端子に精度よく接続することができる。
【００３５】
【発明の実施の形態】
図１および図２は、本発明の半導体装置の一実施形態を示し、図１はその模式的断面図である。図１において、パッケージ基板１には開口部２０がその中央部に形成されており、この開口部２０には半導体チップ５が配置されている。そして半導体チップ５とパッケージ基板１とに近接してスケールトランスファー基板３が配置されている。
【００３６】
半導体チップ５の電極端子バンプ６は、スケールトランスファー基板３の中央領域にバンプ６と同じピッチで配置された第１の接続端子１３に接続されている。スケールトランスファー基板３上の第１の接続端子１３は、導電配線によって同じスケールトランスファー基板３上の外周領域に設けられた第２の接続端子１２に接続されている。そして第２の接続端子１２の配列ピッチはパッケージ基板１のインナーリード１１のピッチに合わせて配置されており、従って第１の接続端子１３のピッチに比べると大きい。
【００３７】
スケールトランスファー基板の第２の接続端子12は、パッケージ基板１の開口部２０のインナーリード１１に接続され、さらにパッケージ基板１上の導電配線を経由して、パッケージ基板１のアウターリードに設けた接続端子、例えばはんだボール１０に接続され、マザーボードに接続できるようになっている。ここで多数の端子を配列するためには、接続端子を２次元的に配列したボールグリッドアレイ（BGA)を用いることができる。
【００３８】
なお、図１において符号７は金属薄板であって、例えば熱伝導および電気伝導の良好な銅板が好ましく用いられ、またアルミ板を用いることができる。金属薄板７は接地電位または電源電位に保つことができる。この金属薄板は半導体チップを電気的および機械的保護に用いるとともに、半導体チップの発熱に対して放熱板として機能させることかできる。なお、高集積度を有する半導体チップを搭載するパッケージにおいては、放熱は特に重要である。ここで金属薄板７とパッケージ基板１の接続は、必要に応じ接着剤８を用いることができ、また半導体チップ５と金属薄板７との接続についても接着剤８および接着剤９を用いることができる。半導体チップ５と金属薄板７との熱伝導をよくするために、接着剤９として熱伝導のよい接着剤、例えば銀ペースト接着剤を用いることができる。
【００３９】
また、図１において封止樹脂１７を用いることにより、半導体装置の封止をすることができる。
【００４０】
パッケージ基板１には、耐熱性を有し強靭な樹脂基板として、ポリイミド樹脂が好ましく用いられ、ほかにポリアミドイミドなどの樹脂も好ましく用いることができる。またセラミック基板などを用いることもできる。また導電配線１および２には、銅あるいは銅合金が好ましく用いられ、接続端子は銅または銅合金に錫めっきを施したものが好ましく用いられ、アルミまたはアルミ合金を用いることもできる。
【００４１】
スケールトランスファー基板３としては、シリコン基板を用いれば、半導体チップ５と熱膨張係数をほぼ等しくすることができるので好ましい。またシリコン基板の代わりに、石英や石英ガラスの基板を用いることもできる。また窒化アルミニウムの表面に絶縁層を設けた基板や、熱膨張係数を半導体チップとほぼ等しくした低熱膨張係数金属の表面に絶縁層を設けた基板を用いいてもよい。
【００４２】
半導体チップ５の電極端子バンプ１４とスケールトランスファー基板３上の第１の接続端子１３との接合は、端子同士を位置合わせして向かい合わせた後、温度をおよそ350 〜500 ℃、荷重をｌ接続端子当たりおよそ10〜30g にして行うことが好ましい。また基板１のインナーリード１１の端子とスケールトランスファー基板３上の第２の接続端子１２との接続は、端子同士を位置合わせをして向かい合わせた後に、加熱し加圧して接合することによって行う。加熱温度は250 〜300 ℃程度、加圧はｌ接続端子当たり20〜50g 程度が好ましい。
【００４３】
図２は上記実施例において、スケールトランスファー基板３上の導電配線を模式的に示した図である。半導体チップ５と接続する第１の接続端子１３はスケールトランスファー基板３の中央領域に配置され、パッケージ基板１のインナーリード１１と接続する第２の接続端子１２はスケールトランスファー基板３の周辺領域に配置されている。
【００４４】
図２において、スケールトランスファー基板３の第１の接続端子１３は、半導体チップ５の電極端子のバンプ配列に従って配列されたものである。そのピッチの一例を述べると、半導体チップ５の外形が5.5 〜6mm であって、接続端子数が800 個のもので約25μm である。他方でパッケージ基板１の接続端子１１と接合されるスケールトランスファー基板の接続端子１２のピッチは、パッケージ基板１の接続端子配列に従って配列さたものであって、例えば70μm 程度である。この場合に、半導体チップ５とスケールトランスファー基板３との熱膨張係数が等しく、熱膨張差による位置ずれは回避されるので、例えばスケールトランスファー基板３の大きさを15mm程度に選び、第１の接続端子１３の各々の端子の幅を10μm 程度にして、第１の接続端子部分の変形による位置ずれを 3μm 以内にし、さらに位置合わせ装置の精度を高めることによって、半導体チップの電極端子６のバンプと第１の接続端子１３との接続は、精度に余裕をもって行うことができる。
【００４５】
図３は本発明の半導体装置の他の一実施形態を示す模式的断面図、そして図４はこの半導体装置のスケールトランスファー基板３の平面図である。なお、図面の符号は各図面に共通に用いることによって、同様な符号の説明が重複するのを避けることにする。
【００４６】
スケールトランスファー基板３の第１の接続端子１３は半導体チップ５の電極端子６の配置に従って配置される。従って半導体チップ５の多数の電極端子６のピッチが狭くなるのを緩和するために、電極端子６の配列を直線的に一列に並べるのでなく、例えばジグザグに並べた場合には、これに合わせてスケールトランスファー基板３の第１の接続端子１３の配列を図４に示すように配置することができる。
【００４７】
図５および図６は本発明の半導体装置のさらに他の一実施形態であって、パッケージ基板１の厚さよりも半導体チップ５の厚さが厚い場合の例を示すものである。図５は半導体チップ５を樹脂封止したもの、そして図６はこれにカバープレート１６を設けたもので、カバープレート１６は図１の金属薄板８と同様に、接地電位または電源電位に保って、半導体チップ５を電気的および機械的に保護するとともに、半導体チップ５の発生する熱を放熱する放熱板の役割を果たすことができるものである。
【００４８】
図７は本発明の半導体装置のさらに他の一実施形態であって、マザーボードに接続する接続端子を、はんだボールではなく錐体状の端子１９にして、接続性を改善したものである。
【００４９】
図８および図９は本発明のさらに他の実施形態の半導体装置を示す模式的断面図である。図８および図９において、半導体チップ５の電極バンプ６は、スケールトランスファー基板３上の中央領域にて、第１の接続端子１３に接続され、スケールトランスファー基板３上の導電配線および周辺領域に配置された第２の接続端子１２を経て、ワイヤボンディング１４によってパッケージ基板１のインナーリード１１に接続され、さらにスルーホール１５を通じてはんだボールに接続されている。
【００５０】
このうち、図８は樹脂封止のままのもの、図９はカバープレート１６を設けたものであって、金属薄板が好ましく用いられる。カバープレート１５は半導体チップを機械的あるいは電気的に保護すると同時に、半導体チップ５の発熱に対し、放熱板として機能させることかできる。
【００５１】
スケールトランスファー基板３とパッケージ基板１、および半導体チップ５とカバープレートの間には、それそぞれ接着剤２１および２２を用いることができる。これらの接着剤としては熱伝導性の高い接着剤、例えば銀ペースト接着剤を好ましく用いることができる。
【００５２】
図１０は本発明のさらに他の一実施形態の半導体装置を示す模式的断面図である。図１０において、半導体チップ５の電極バンプ６は、スケールトランスファー基板３上の中央領域にて、第１の接続端子13に接続され、スケールトランスファー基板３上の導電配線および周辺領域に配置された第２の接続端子１２を経て、スルーホール１８によってパッケージ基板１のインナーリード１１に接続され、さらにスルーホール１５を通じてはんだボールに接続されている。
【００５３】
図１１は、本発明の半導体装置のパッケージング工程の一例を示すブロックダイアグラムである。図１１に従って本発明のパッケージング工程を説明する。
【００５４】
まず、図１１の左側の流れに従って、パッケージ基板の基材(100) である樹脂フィルムに開口部を形成する(101) 。次に樹脂フィルムの一方の面に導電体層（例えば金属銅の層）を形成する(102) 。次いで導電体層に対するフォトリソグラフィにより、インナーリードおよびアウターリードを形成する(103) 。次に樹脂フィルムのインナーリードおよびアウターリードを形成した面と反対側の面に金属薄板（例えば銅板）を張りつけて(104) 、開口部にインナーリードを有するパッケージ基板を形成する。
【００５５】
他方で、図１１の右側の流れに従い、ウエーハ（例えばシリコン）(200) をスライス加工して厚さの薄いスケールトランスファー基板を製作する(201) 。次いでこのスケールトランスファー基板に導電膜形成およびフォトリソグラフィにより導電配線と第１および第２の接続端子形成を行う(202) 。このスケールトランスファー基板の第１の接続端子に半導体チップ(300) の電極パッドを位置合わせして端子接続する(203) 。このスケールトランスファー基板の接続端子と半導体チップの電極端子を接続する工程を設けたことにより、端子数が多く、そのピッチが狭い端子接続を歩留まりよく行うことができる。
【００５６】
次に図１１の左右の工程の流れを合流させる。即ち、先に製作したパッケージ基板の開口部のインナーリードに、半導体チップを端子接続したスケールトランスファー基板の第２接続端子を位置合わせして接続(401) し、さらに封止(402) を行うことによって、パッケージングされた半導体装置(500) が得られる。
【００５７】
【発明の効果】
本発明によれば、半導体チップの集積度が高くなり、接続端子の数が多く、そのピッチが狭くなっても、半導体チップとパッケージの端子接続を行う際に、半導体チップと熱膨張率のほぼ等しいスケールトランスファー基板を用いることにより、端子接続における位置ずれを回避することができる。
【００５８】
また、パッケージ基板を接続端子数に対して標準化を行っておき、半導体チップのサイズや接続端子ピッチの相違するものに対しては、スケールトランスファー基板の方を変えることにより対処することができる。こうすることにより、従来のようにパッケージ基板を変更する場合に比べて、より低コスト且つ迅速な対応が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態を示す模式的断面図である。
【図２】本発明の半導体装置の一実施形態におけるスケールトランスファー基板の配線を模式的に示す平面図である。
【図３】本発明の半導体装置の他の一実施形態を示す模式的断面図である。
【図４】本発明の半導体装置の他の一実施形態におけるスケールトランスファー基板の配線を模式的に示す平面図である。
【図５】本発明の半導体装置のさらに他の一実施形態を示す模式的断面図である。
【図６】本発明の半導体装置のさらに他の一実施形態を示す模式的断面図である。
【図７】本発明の半導体装置のさらに他の一実施形態を示す模式的断面図である。
【図８】本発明の半導体装置のさらに他の一実施形態を示す模式的断面図である。
【図９】本発明の半導体装置のさらに他の一実施形態を示す模式的断面図である。
【図１０】本発明の半導体装置のさらに他の一実施形態を示す模式的断面図である。
【図１１】本発明の半導体装置のパッケージング工程の一例を示すブロックダイアグラムである。
【図１２】従来技術による半導体装置の一例を示す模式的断面図である。
【符号の説明】
１‥‥パッケージ基板、２‥‥導電配線、３‥‥スケールトランスファー基板、４‥‥導電配線、５‥‥半導体チップ、６‥‥電極端子（バンプ）、７‥‥金属薄板、８‥‥接着剤、９‥‥接着剤、１０‥‥接続端子（はんだポール）、１１‥‥インナーリード、１２‥‥第２の接続端子、１３‥‥第１の接続端子、１４‥‥ボンディングワイヤ、１５‥‥スルーホール、１６‥‥カバープレート、１７‥‥封止樹脂、１８‥‥スルーホール、１９‥‥錐体状接続端子、２０‥‥開口部、２１‥‥接着剤、２２‥‥接着剤。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which a semiconductor chip is mounted on a package substrate, and more particularly to a semiconductor device in which a semiconductor integrated circuit chip integrated at a high density is mounted on a package substrate and a manufacturing method thereof.
[0002]
[Prior art]
The miniaturization of semiconductor processes has progressed, and the scale of circuits integrated on semiconductor chips has increased. Along with this, the number of connection terminals drawn from the semiconductor chip to the outside increases, and the arrangement pitch of the connection terminals of the semiconductor chip tends to become narrower.
[0003]
For example, when the minimum processing size on a silicon semiconductor chip is about 0.2 μm, about 1,000 pads are required as connection terminals for a 10 mm square semiconductor chip. In a semiconductor chip, when about 1,000 pads are arranged along the periphery of a 10 mm square semiconductor chip, for example, in a line, the pitch of the pads becomes a very narrow interval of about 40 μm.
[0004]
Furthermore, according to the trend of miniaturization of semiconductor processes, the miniaturization of the pitch of connection terminals of semiconductor chips will soon reach about 30 μm and about 20 μm.
[0005]
For this reason, when the terminal connection is performed by matching the connection terminal pitch of the package wiring with the pitch of the pads of the semiconductor chip, the technical problems as described below are highlighted as the pitch of the pads of the semiconductor chip becomes narrower. It became so.
[0006]
This technical problem will be described based on a specific example of a semiconductor device packaged by TAB (Tape Automated Bonding). In the TAB, as shown in the schematic cross-sectional view illustrated in FIG. 12, the Cu wiring 2 formed on the polyimide resin substrate 1 is protruded into the opening 20 in the polyimide resin substrate 1 where the semiconductor chip 5 is disposed. The protruding wiring (inner lead 17) and the gold bump formed on the connection electrode pad 6 of the semiconductor chip 5 are aligned and joined from the upper surface of the inner lead by the heat and load of the bonding tool. When the inner lead is plated with Sn, an Au / Sn alloy is formed at the joint. When the inner lead is plated with gold, Au / Au is bonded. In FIG. 5, reference numeral 10 denotes a solder ball of a connection terminal for connecting the package terminal to the mother board.
[0007]
Here, the positioning accuracy of the bump and the inner lead is determined by combining the positional accuracy of the inner lead, the accuracy of the positioning device, and the positional accuracy shift due to the inner lead deformation during bonding. Further, in order to prevent the inner lead from protruding from the bump, it is necessary to design the inner lead end so that it does not protrude from the end of the bump due to the deviation of the inner lead width and the positional accuracy.
[0008]
For example, if the position accuracy of the inner lead is 7 μm, the accuracy of the device is 5 μm, the width of the inner lead is 20 μm, and the displacement due to inner lead deformation is 6 μm, the total position accuracy is
(7 ² +5 ² +6 ² ) ^1/2 = 10.5 (μm)
The bump width is the inner lead width plus twice the total position accuracy,
10.5 × 2 + 20 = 41μm
Is required.
[0009]
Therefore, in this example, the bump pitch is about 50um.
[0010]
In the above, in order to connect terminals with a semiconductor chip having a narrower bump pitch and enable packaging, it is necessary to increase the accuracy described above and reduce the limit value. Therefore, in the above, the inner lead width 20μm is reduced according to the bump pitch, the displacement 6μm due to deformation of the inner lead is reduced by controlling the applied load and heat, and the accuracy of the device 5μm is the high accuracy position. It is possible to reduce the size by using a matching device.
[0011]
However, the position accuracy of the inner lead of 7 μm is determined by the thermal expansion coefficient and humidity expansion coefficient of the substrate, and the accuracy is limited by the package substrate material. Therefore, as long as the above polyimide is used as the substrate material, for example. Can't be small. On the other hand, selecting a material with a low coefficient of thermal expansion and humidity as the package substrate material has new technical challenges due to the inability to use the conventional package substrate, and a problem such as a significant increase in cost. Is not preferable.
[0012]
The same situation applies to packages other than TAB.
[0013]
Recently, in order to reduce the size of a semiconductor package, development related to a chip size package (CSP) has been actively conducted. However, CSP only targets the level of 100 or fewer semiconductor chips (300 or less in the future) and terminal pitch of 750 to 800 μm, and has a large number of terminals as described above and a narrow terminal pitch. It does not lead to solving technical problems in semiconductor chip packaging.
[0014]
[Problems to be solved by the invention]
As described above, a semiconductor chip with many connection terminals, such as an integrated circuit chip with a high degree of integration, which has a narrow terminal pitch, cannot obtain terminal positional accuracy during packaging, and terminal connection becomes difficult. Obtaining a new technology that enables packaging of such semiconductor chips was an important issue.
[0015]
The present invention solves the above-mentioned technical problem, and improves the positional accuracy of the connection terminals of the package by a new configuration, and a semiconductor device in which a semiconductor chip having a narrow electrode terminal pitch is connected and packaged, and a method of manufacturing the same It is to provide.
[0016]
[Means for Solving the Problems]
The present invention has solved the above-mentioned problems by the following configuration.
[0017]
The semiconductor device of the present invention comprises a semiconductor chip, and a scale transfer substrate on which the semiconductor chip is connected, the holding scale transfer substrate wherein the semi-conductor chip and a thermal expansion coefficient different from the resin package substrate, the scale transfer The substrate is any substrate selected from the group consisting of a silicon substrate, a silicon oxide substrate, and an aluminum nitride substrate, and has a thickness of 30 μm or more and 150 μm or less, whereby heat between the semiconductor chip and the resin package substrate is obtained. A first connection terminal formed in the vicinity of the semiconductor chip and a second connection terminal formed at a position farther from the semiconductor chip than the first connection terminal, relieving stress caused by a difference in expansion coefficient And the first connection terminal is aligned with and bonded to the electrode terminal of the semiconductor chip. And the second connection terminal is aligned with and joined to the inner lead terminal of the package substrate.
[0018]
The scale transfer substrate in the present invention is a substrate interposed between a semiconductor chip and a package substrate, and a connection terminal having a small pitch corresponding to the pitch of electrode terminal pads of the semiconductor chip on the substrate is connected to the package substrate. The connection terminals corresponding to the terminals have a relatively large pitch, and the terminals are connected by conductive wiring. With such a configuration, the connection between the electrode terminal of the semiconductor chip and the first connection terminal having a small pitch on the scale transfer substrate is performed, while the second connection terminal having a relatively large pitch and the inner lead of the package substrate are connected. Are connected.
[0019]
In the scale transfer substrate according to the present invention, since the thermal expansion coefficient of the substrate is substantially equal to that of the semiconductor chip, the connection terminal due to temperature change at the time of connection between the electrode terminal of the semiconductor chip and the first connection terminal of the scale transfer substrate. Generation | occurrence | production of position shift can be prevented and generation | occurrence | production of the thermal stress of the connection part after a connection can be avoided. On the other hand, in the connection between the second connection terminal of the scale transfer substrate and the inner lead of the package substrate, the connection terminal pitch should be wide even if there is a difference in thermal expansion coefficient between the scale transfer substrate and the package substrate. Therefore, the terminal connection can be dealt with by the prior art.
[0020]
As described above, according to the present invention, by interposing the scale transfer substrate between the semiconductor chip and the package substrate, it is possible to perform terminal connection even when the number of connection terminals of the semiconductor chip is increased and the pitch is narrowed. Thus, packaging becomes possible.
[0021]
In the present invention, the package substrate is not particularly limited, and may be a resin substrate or a ceramic substrate.
[0022]
In the present invention, it is preferable that the package substrate has an opening in which the semiconductor substrate is disposed, and the semiconductor chip is disposed in the opening.
[0023]
In the present invention, the scale transfer substrate preferably has a thermal expansion coefficient of 2 to 4 ppm / ° C. which is substantially equal to the thermal expansion coefficient of the semiconductor chip.
[0024]
In the present invention, it is further preferable that a humidity expansion coefficient of the scale transfer substrate is substantially equal to a humidity expansion coefficient of the semiconductor chip.
[0025]
As such a scale transfer substrate used in the present invention, a silicon substrate can be preferably used. If the same silicon substrate as the semiconductor chip is used for the scale transfer substrate, the thermal expansion coefficient and the humidity expansion coefficient can be matched to the semiconductor chip.
[0026]
As the scale transfer substrate used in the present invention, a silicon oxide substrate having substantially the same thermal expansion coefficient as that of the semiconductor chip can be used. As the silicon oxide substrate, a quartz substrate or a quartz glass substrate can be preferably used. Further, if a substrate having an insulating layer provided on the surface of aluminum nitride having a thermal expansion coefficient substantially equal to that of the semiconductor chip or a substrate having an insulating layer provided on the surface of a low thermal expansion coefficient metal having a thermal expansion coefficient substantially equal to that of the semiconductor chip is used. Due to the good thermal conductivity, it is possible to obtain a heat dissipation effect for the heat generation of the semiconductor chip.
[0027]
In the present invention, the scale transfer substrate preferably has a thickness of 30 μm to 150 μm. When the thickness of the scale transfer substrate is less than 30 μm, the mechanical strength decreases. On the other hand, if the thickness exceeds 150 μm, the flexibility is reduced. Therefore, 150 μm or less is preferable for absorbing stress strain. Further, the thickness of the scale transfer substrate is more preferably 30 μm or more and 100 μm or less.
[0028]
Such a thin scale transfer substrate has been difficult to manufacture in the past, but by using the wafer dividing method described in detail in JP-A-11-40520, chipping can be prevented and manufacturing is possible. became.
[0029]
As described above, according to the present invention, the connection between the connection terminal of the semiconductor chip and the resin substrate connection terminal is performed via the connection terminal and the wiring of the scale transfer substrate having the same thermal expansion coefficient as that of the semiconductor chip. Even if the pitch of the semiconductor chip pads becomes dense, it is possible to avoid the positional deviation between the connection terminals, and it is possible to mount a highly integrated semiconductor chip.
[0030]
In the semiconductor device of the present invention, the semiconductor chip can be protected by sealing such as resin sealing or ceramic sealing.
[0031]
The semiconductor device having the scale transfer substrate of the present invention is not limited to a single chip package (SCP) but may be a multichip module (MCM).
[0032]
Next, according to the method for manufacturing a semiconductor device of the present invention, a semiconductor chip is formed such that a first connection terminal is formed at a position corresponding to the electrode terminal of the semiconductor chip, and the semiconductor chip is separated from the semiconductor chip more than the first connection terminal. A second connecting terminal connected to the first connecting terminal by a conductive wiring at a position, and a thickness selected from a group consisting of a silicon substrate, a silicon oxide substrate and an aluminum nitride substrate is 30 μm or more and 150 μm or less And mounting the semiconductor chip electrode terminal and the first connection terminal of the transfer board on the scale transfer board by aligning, bonding and connecting the electrode terminal of the semiconductor chip and the first connection terminal of the transfer board, and mounting the semiconductor chip on the scale transfer board An inner lead terminal is formed in the vicinity of the recess, and the inner lead is located farther from the recess than the inner lead terminal. The semiconductor chip is inserted into the recess and the second connection terminal is aligned with the inner lead terminal and joined to a resin package substrate having an outer lead terminal connected to the child by conductive wiring. And a step of holding.
[0033]
In the semiconductor device manufacturing method of the present invention, it is preferable that the semiconductor chip is face-down connected to the scale transfer substrate.
[0034]
According to the manufacturing method of the present invention, the step of connecting the semiconductor chip having the narrow electrode terminal pitch and the first connection terminal of the scale transfer substrate is provided. Through the connection terminal of the scale transfer substrate, it can be accurately connected to the inner lead terminal of the package substrate.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
1 and 2 show an embodiment of a semiconductor device of the present invention, and FIG. 1 is a schematic sectional view thereof. In FIG. 1, an opening 20 is formed at the center of the package substrate 1, and a semiconductor chip 5 is disposed in the opening 20. A scale transfer substrate 3 is disposed in the vicinity of the semiconductor chip 5 and the package substrate 1.
[0036]
The electrode terminal bumps 6 of the semiconductor chip 5 are connected to first connection terminals 13 arranged at the same pitch as the bumps 6 in the central region of the scale transfer substrate 3. The first connection terminal 13 on the scale transfer substrate 3 is connected to the second connection terminal 12 provided in the outer peripheral region on the same scale transfer substrate 3 by conductive wiring. The arrangement pitch of the second connection terminals 12 is arranged according to the pitch of the inner leads 11 of the package substrate 1, and is therefore larger than the pitch of the first connection terminals 13.
[0037]
The second connection terminal 12 of the scale transfer substrate is connected to the inner lead 11 of the opening 20 of the package substrate 1 and further connected to the outer lead of the package substrate 1 via the conductive wiring on the package substrate 1. It is connected to a terminal, for example, a solder ball 10 and can be connected to a motherboard. Here, in order to arrange a large number of terminals, a ball grid array (BGA) in which connection terminals are two-dimensionally arranged can be used.
[0038]
In FIG. 1, reference numeral 7 is a thin metal plate, and for example, a copper plate having good heat conduction and electrical conduction is preferably used, and an aluminum plate can be used. The thin metal plate 7 can be kept at the ground potential or the power supply potential. The thin metal plate can use the semiconductor chip for electrical and mechanical protection and can function as a heat sink against the heat generated by the semiconductor chip. Note that heat dissipation is particularly important in a package on which a highly integrated semiconductor chip is mounted. Here, the adhesive 8 can be used for the connection between the thin metal plate 7 and the package substrate 1, and the adhesive 8 and the adhesive 9 can also be used for the connection between the semiconductor chip 5 and the thin metal plate 7. . In order to improve the heat conduction between the semiconductor chip 5 and the metal thin plate 7, an adhesive having a good heat conductivity, such as a silver paste adhesive, can be used as the adhesive 9.
[0039]
Further, by using the sealing resin 17 in FIG. 1, the semiconductor device can be sealed.
[0040]
As the package substrate 1, a polyimide resin is preferably used as a tough resin substrate having heat resistance, and a resin such as polyamideimide can also be preferably used. A ceramic substrate or the like can also be used. For the conductive wirings 1 and 2, copper or a copper alloy is preferably used, and the connection terminal is preferably a copper or copper alloy plated with tin, and aluminum or an aluminum alloy can also be used.
[0041]
It is preferable to use a silicon substrate as the scale transfer substrate 3 because the thermal expansion coefficient can be made substantially equal to that of the semiconductor chip 5. Instead of a silicon substrate, a quartz or quartz glass substrate can be used. Further, a substrate provided with an insulating layer on the surface of aluminum nitride, or a substrate provided with an insulating layer on the surface of a low thermal expansion coefficient metal whose thermal expansion coefficient is substantially equal to that of the semiconductor chip may be used.
[0042]
The bonding between the electrode terminal bump 14 of the semiconductor chip 5 and the first connection terminal 13 on the scale transfer substrate 3 is performed by aligning the terminals and facing each other, and then connecting the temperature to about 350 to 500 ° C. and the load l. It is preferable to carry out at about 10 to 30 g per terminal. Further, the terminals of the inner leads 11 of the substrate 1 and the second connection terminals 12 on the scale transfer substrate 3 are connected by aligning the terminals to face each other, and then heating and pressurizing and joining. . The heating temperature is preferably about 250 to 300 ° C., and the pressure is preferably about 20 to 50 g per l connection terminal.
[0043]
FIG. 2 is a diagram schematically showing the conductive wiring on the scale transfer substrate 3 in the above embodiment. The first connection terminal 13 connected to the semiconductor chip 5 is disposed in the central region of the scale transfer substrate 3, and the second connection terminal 12 connected to the inner lead 11 of the package substrate 1 is disposed in the peripheral region of the scale transfer substrate 3. Has been.
[0044]
In FIG. 2, the first connection terminals 13 of the scale transfer substrate 3 are arranged according to the bump arrangement of the electrode terminals of the semiconductor chip 5. As an example of the pitch, the outer shape of the semiconductor chip 5 is 5.5 to 6 mm and the number of connection terminals is 800, which is about 25 μm. On the other hand, the pitch of the connection terminals 12 of the scale transfer substrate joined to the connection terminals 11 of the package substrate 1 is arranged according to the connection terminal arrangement of the package substrate 1 and is, for example, about 70 μm. In this case, the thermal expansion coefficients of the semiconductor chip 5 and the scale transfer substrate 3 are equal, and misalignment due to the difference in thermal expansion is avoided. For example, the size of the scale transfer substrate 3 is selected to be about 15 mm and the first connection is made. The width of each terminal 13 is set to about 10 μm, the displacement due to the deformation of the first connection terminal portion is within 3 μm, and the accuracy of the alignment device is further improved, so that the bumps of the electrode terminals 6 of the semiconductor chip can be reduced. The connection with the first connection terminal 13 can be performed with a margin in accuracy.
[0045]
FIG. 3 is a schematic sectional view showing another embodiment of the semiconductor device of the present invention, and FIG. 4 is a plan view of the scale transfer substrate 3 of this semiconductor device. Note that the reference numerals in the drawings are used in common in each drawing, so that the description of the same reference numerals is not duplicated.
[0046]
The first connection terminals 13 of the scale transfer substrate 3 are arranged according to the arrangement of the electrode terminals 6 of the semiconductor chip 5. Therefore, in order to alleviate the narrowing of the pitch of the large number of electrode terminals 6 of the semiconductor chip 5, the arrangement of the electrode terminals 6 is not arranged in a straight line, but, for example, in a zigzag manner, The arrangement of the first connection terminals 13 of the scale transfer substrate 3 can be arranged as shown in FIG.
[0047]
FIG. 5 and FIG. 6 show still another embodiment of the semiconductor device of the present invention, and shows an example where the thickness of the semiconductor chip 5 is larger than the thickness of the package substrate 1. FIG. 5 shows the semiconductor chip 5 sealed with resin, and FIG. 6 shows the case where a cover plate 16 is provided. The cover plate 16 is kept at the ground potential or the power supply potential in the same manner as the thin metal plate 8 shown in FIG. In addition to protecting the semiconductor chip 5 electrically and mechanically, the semiconductor chip 5 can serve as a heat radiating plate that radiates heat generated by the semiconductor chip 5.
[0048]
FIG. 7 shows still another embodiment of the semiconductor device according to the present invention, in which the connection terminal connected to the mother board is a cone-shaped terminal 19 instead of a solder ball to improve the connectivity.
[0049]
8 and 9 are schematic sectional views showing a semiconductor device according to still another embodiment of the present invention. 8 and 9, the electrode bumps 6 of the semiconductor chip 5 are connected to the first connection terminals 13 in the central region on the scale transfer substrate 3, and are arranged in the conductive wiring and the peripheral region on the scale transfer substrate 3. The second connection terminal 12 is connected to the inner lead 11 of the package substrate 1 by wire bonding 14 and further connected to the solder ball through the through hole 15.
[0050]
Of these, FIG. 8 is a resin-sealed one, and FIG. 9 is provided with a cover plate 16, and a metal thin plate is preferably used. The cover plate 15 can protect the semiconductor chip mechanically or electrically, and at the same time can function as a heat sink against the heat generated by the semiconductor chip 5.
[0051]
Adhesives 21 and 22 can be used between the scale transfer substrate 3 and the package substrate 1 and between the semiconductor chip 5 and the cover plate, respectively. As these adhesives, adhesives with high thermal conductivity, such as silver paste adhesives, can be preferably used.
[0052]
FIG. 10 is a schematic cross-sectional view showing a semiconductor device according to still another embodiment of the present invention. In FIG. 10, the electrode bump 6 of the semiconductor chip 5 is connected to the first connection terminal 13 in the central region on the scale transfer substrate 3, and is disposed on the conductive wiring on the scale transfer substrate 3 and the peripheral region. Through the two connection terminals 12, they are connected to the inner leads 11 of the package substrate 1 through the through holes 18 and further connected to the solder balls through the through holes 15.
[0053]
FIG. 11 is a block diagram showing an example of the packaging process of the semiconductor device of the present invention. The packaging process of the present invention will be described with reference to FIG.
[0054]
First, in accordance with the flow on the left side of FIG. Next, a conductor layer (for example, a metal copper layer) is formed on one surface of the resin film (102). Next, inner leads and outer leads are formed by photolithography on the conductor layer (103). Next, a thin metal plate (for example, a copper plate) is attached to the surface of the resin film opposite to the surface on which the inner leads and outer leads are formed (104) to form a package substrate having inner leads in the openings.
[0055]
On the other hand, a thin scale transfer substrate is manufactured by slicing a wafer (for example, silicon) (200) according to the flow on the right side of FIG. 11 (201). Next, conductive film and first and second connection terminals are formed on the scale transfer substrate by conductive film formation and photolithography (202). The electrode pads of the semiconductor chip (300) are aligned and connected to the first connection terminals of the scale transfer substrate (203). By providing the step of connecting the connection terminal of the scale transfer substrate and the electrode terminal of the semiconductor chip, terminal connection with a large number of terminals and a narrow pitch can be performed with a high yield.
[0056]
Next, the flow of the left and right processes in FIG. 11 are merged. In other words, the second connection terminal of the scale transfer substrate to which the semiconductor chip is terminal-connected is aligned and connected (401) to the inner lead of the opening portion of the package substrate manufactured earlier, and further the sealing (402) is performed. Thus, a packaged semiconductor device (500) is obtained.
[0057]
【The invention's effect】
According to the present invention, even when the degree of integration of the semiconductor chip is increased, the number of connection terminals is large, and the pitch is narrowed, when the terminal connection between the semiconductor chip and the package is performed, the thermal expansion coefficient is almost the same as that of the semiconductor chip. By using the same scale transfer substrate, it is possible to avoid positional deviation in terminal connection.
[0058]
In addition, the package substrate is standardized with respect to the number of connection terminals, and a semiconductor chip having a different size or connection terminal pitch can be dealt with by changing the scale transfer substrate. By doing so, compared with the conventional case where the package substrate is changed, it is possible to respond at a lower cost and more quickly.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing an embodiment of a semiconductor device of the present invention.
FIG. 2 is a plan view schematically showing wiring of a scale transfer substrate in one embodiment of a semiconductor device of the present invention.
FIG. 3 is a schematic cross-sectional view showing another embodiment of the semiconductor device of the present invention.
FIG. 4 is a plan view schematically showing wiring of a scale transfer substrate in another embodiment of the semiconductor device of the present invention.
FIG. 5 is a schematic cross-sectional view showing still another embodiment of the semiconductor device of the present invention.
FIG. 6 is a schematic cross-sectional view showing still another embodiment of the semiconductor device of the present invention.
FIG. 7 is a schematic cross-sectional view showing still another embodiment of the semiconductor device of the present invention.
FIG. 8 is a schematic cross-sectional view showing still another embodiment of the semiconductor device of the present invention.
FIG. 9 is a schematic cross-sectional view showing still another embodiment of the semiconductor device of the present invention.
FIG. 10 is a schematic cross-sectional view showing still another embodiment of the semiconductor device of the present invention.
FIG. 11 is a block diagram showing an example of a packaging process of a semiconductor device of the present invention.
FIG. 12 is a schematic cross-sectional view showing an example of a conventional semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Package board, 2 ... Conductive wiring, 3 ... Scale transfer board, 4 ... Conductive wiring, 5 ... Semiconductor chip, 6 ... Electrode terminal (bump), 7 ... Thin metal plate, 8 ... Adhesion Agent, 9 ... Adhesive, 10 ... Connection terminal (solder pole), 11 ... Inner lead, 12 ... Second connection terminal, 13 ... First connection terminal, 14 ... Bonding wire, 15 ... ··············································································································································

Claims

Consists of a semiconductor chip, and a scale transfer substrate on which the semiconductor chip is connected, the holding scale transfer substrate wherein the semi-conductor chip and a thermal expansion coefficient different from the resin package substrate,
The scale transfer substrate is any substrate selected from the group consisting of a silicon substrate, a silicon oxide substrate, and an aluminum nitride substrate, and has a thickness of 30 μm or more and 150 μm or less, whereby the semiconductor chip and the resin package substrate are The first connection terminal formed close to the semiconductor chip and the second connection terminal formed at a position farther from the semiconductor chip than the first connection terminal are relieved of stress caused by the difference in thermal expansion coefficient between them. The first connection terminal is aligned with and joined to the electrode terminal of the semiconductor chip, and the second connection terminal is connected to the inner lead terminal of the package substrate. A semiconductor device which is aligned, joined and connected.

The semiconductor device according to claim 1, wherein the package substrate has an opening, and the semiconductor chip is disposed in the opening.

3. The semiconductor device according to claim 1, wherein the scale transfer substrate has a thermal expansion coefficient of 2 to 4 ppm / ° C. 4.

4. The semiconductor device according to claim 1, wherein the scale transfer substrate has a humidity expansion coefficient substantially equal to a humidity expansion coefficient of the semiconductor chip.

The transfer substrate has a through hole, the second connecting terminal of the transfer substrate and said inner lead terminals of the package substrate, claims 1, characterized in that it is connected through the through hole 4 The semiconductor device according to any one of the above.

A semiconductor chip is formed with a first connection terminal at a position corresponding to the electrode terminal of the semiconductor chip, and at a position farther from the semiconductor chip than the first connection terminal by the first connection terminal and the conductive wiring. A scale transfer substrate having a second connection terminal connected and having a thickness of 30 μm or more and 150 μm or less selected from the group consisting of a silicon substrate, a silicon oxide substrate and an aluminum nitride substrate, and electrode terminals of the semiconductor chip Aligning, joining and connecting the first connection terminals of the transfer board, and mounting,
The scale transfer substrate has a recess into which the semiconductor chip can be inserted, an inner lead terminal is formed in the vicinity of the recess, and the inner lead terminal and the conductive wiring are located farther from the recess than the inner lead terminal. The resin package substrate having a connected outer lead terminal has the step of fitting the semiconductor chip into the recess and aligning and joining the second connection terminal to the inner lead terminal and holding the second connection terminal. A method for manufacturing a semiconductor device, comprising:

7. The method of manufacturing a semiconductor device according to claim 6 , wherein the semiconductor chip is face-down connected to the scale transfer substrate.